KR20060095260A - 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 - Google Patents

반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 Download PDF

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Abstract

본원 발명은 로우 패스 필터를 가진 모드 발생부를 이용함으로써 외부 클럭의 지터로 인한 영향을 배제하여 클럭의 스턱을 방지할 수 있도록 함에 목적이 있다.
본원의 제1 발명에 따른 레지스터 제어형 지연 고정 루프 회로는, 외부 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출부; 및 상기 위상 검출부로부터 출력되는 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하기 위한 로우 패스 필터를 가진 모드 발생부를 포함할 수 있다.
반도체 기억 소자, 모드 발생부, 로우 패스 필터, 거친 지연, 미세 지연

Description

반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법{DELAY LOCKED LOOP CIRCUIT IN SEMIDUCTOR AND ITS CONTROL METHOD}
도 1은 종래 기술에 따른 지연 고정 루프 회로,
도 2는 종래 기술의 지연 고정 루프 회로 내 미세 지연부의 상세 회로도,
도 3A는 종래 기술에서의 초기 상태의 외부 클럭과 피드백 클럭의 위상 관계도,
도 3B는 종래 기술에서의 다음 상태의 외부 클럭과 피드백 클럭의 위상 관계도,
도 4는 본 발명의 일실시예에 따른 지연 고정 루프 회로의 전체 블럭도,
도 5는 본 발명의 일실시예에 따른 로우 패스 필터를 가진 모드 발생부의 상세 회로도.
* 도면의 주요 부분에 대한 설명 *
410: 제1 입력 버퍼 415: 제2 입력 버퍼
420: 멀티플렉서 425: 제1 거친 지연 라인
430: 제2 거친 지연 라인 435: 미세 지연부
440: 복제 회로 445: 위상 검출부
450: 로우 패스 필터를 가진 모드 발생부
455: 로우 패스 필터 460: 쉬프트 레지스터
본 발명은 반도체 기억 소자의 지연 고정 루프 회로(DLL: Delay Locked Loop)에 관한 것으로서, 구체적으로는 클럭이 스턱(stuck)되는 것을 방지할 수 있는 DLL에 관한 것이다. 여기서, 클럭이 스턱된다는 것은 클럭의 위상이 움직이지 못하고 갇혀버리게 됨을 의미한다.
DLL은 외부 클럭과 데이터, 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 보상하기 위한 클럭 발생 장치로서, 본 발명은 DLL을 사용하는 모든 반도체 장치 혹은 컴퓨터 시스템에 적용가능하다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐; clock skew)이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출 력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.
도 1은 종래 기술에 따른 지연 고정 루프 회로이다.
종래 기술에 따른 지연 고정 루프의 입력 버퍼(110)로부터 출력되는 내부 클럭(iCLK)은 제1 거친 지연 라인(120) 및 제2 거친 지연 라인(130)으로 인가된다.
제1 거친 지연 라인(120) 내 직렬연결된 단위 지연 셀(Unit Delay Cell: UDC)의 개수는 제2 거친 지연 라인(130) 내 직렬연결된 UDC의 개수보다 하나 더 적게 구성된다.
미세 지연부(140)는 쉬프트 레지스터(190)로부터 출력되는 제어 신호에 응답하여 제1 거친 지연 라인(120) 및 제2 거친 지연 라인(130)으로부터 출력되는 입력(IN1) 및 입력(IN2)의 클럭 신호에 가중치를 부여하여 위상을 혼합한다.
지연 모델부(150)는 미세 지연부로부터 출력되는 클럭을 입력받아 외부에서 인가되는 클럭과 실제 내부 클럭 간의 시간 차이를 보상하여 피드백 클럭(CFB)을 출력한다.
위상 검출부(160)는 내부 클럭(iCLK)의 위상과 피드백 클럭(CFB)의 위상을 비교하여 출력한다.
모드 발생부(170)는 내부 클럭(iCLK)의 위상과 피드백 클럭(CFB)의 위상이 소정 범위 이상 벗어난 경우 제1 및 제2 거친 지연 라인(120, 130)을 통해 내부 클럭의 위상을 보정하고, 소정 범위 이내인 경우 미세 지연부(140)를 통해 내부 클럭의 위상을 보정하게 하는 명령을 쉬프트 레지스터(190)로 출력한다.
로우패스필터(180)는 위상 검출부(160)로부터 출력되는 위상 비교값을 필터 링하여 출력한다. 예를 들어, 위상 검출부(160)로부터 출력된 위상 비교값이 소정 회수동안 동일한 Delay-Down 값을 갖는다면 로우패스필터(180)는 Delay-Down 명령을 출력한다. 그러나, 소정 회수동안의 위상 비교값 중 하나라도 상이한 값을 갖는다면 현재 위상 비교값에 노이즈가 포함되어 있다고 판단하여 "invalid"를 출력하게 된다.
도 2는 종래 기술의 지연 고정 루프 회로 내 미세 지연부의 상세 회로도이다.
도 2에 도시된 바와 같이, 미세 지연부(140)는, 입력(IN1)에 가중치를 부여하는 제1 클럭 가중부(210)와 입력(IN2)에 가중치를 부여하는 제2 클럭 가중부(220)를 포함하고, 제1 클럭 가중부(210)와 제2 클럭 가중부(220)는 각각 동일한 개수의 인버터가 병렬 연결된다. 예를 들어, 8개의 인버터가 각각 병렬 연결된다. 그리고, 제1 클럭 가중부(210)와 제2 클럭 가중부(220) 중에서 동시에 턴온되는 인버터는 8개이다. 인버터의 온오프를 제어하기 위한 제어 신호가 쉬프트 레지스터(190)로부터 인가된다. 쉬프트 레지스터(190)로부터 출력되는 제어 신호에 의해 미세 지연부(140)의 가중치(K)가 결정된다.
쉬프트 레지스터(190)로부터 출력되는 제어 신호에 의해 미세 지연부(140)의 가중치(K)가 1이면, 제1 거친 지연 라인(120)을 통과한 클럭 신호가 그대로 출력된다. 그런데, 위상 검출부(160)가 피드백 클럭(CFB)의 위상이 내부 클럭(iCLK)의 위상보다 앞서는 것으로 판단하게 되면, 미세 지연부(140)는 가중치(K)를 점차 감소 시키게 되고, 가중치(K)가 0에 가까워질수록 미세 지연부(140)는 입력1(IN1)과 입력2(IN2)의 두 클럭 신호 중 입력2(IN2)에 인가되는 클럭 신호의 위상에 근접한 클럭 신호를 출력하게 된다.
그러다가 가중치(K)가 0이 되면, 입력2(IN2)에 인가되는 클럭 신호만을 출력한다. 이 때에도 여전히 위상 검출부(160)가 피드백 클럭(CFB)의 위상이 내부 클럭(iCLK)의 위상보다 앞서는 것으로 판단하게 되면, 미세 지연부(140)는 현재 미세 지연부(140)의 입력2(IN2)의 클럭 신호와 무관한 제1 거친 지연 라인(120)에서 쉬프트 레프트(shift left)가 일어나도록 제어한다. 즉, 제1 거친 지연 라인(120)에서는 클럭 신호를 3단의 UDC를 거쳐 출력하다가 5단의 UDC를 거쳐 출력하게 된다. 이 때, 가중치(K)가 0이므로 제2 거친 지연 라인(130)으로부터 출력되는 클럭 신호만이 미세 지연부(140)로부터 출력되므로 제1 거친 지연 라인(120)에서의 지연량의 변화는 미세 지연부(140)의 출력에 아무런 영향을 미치지 않는다. 이에 따라, 심리스 바운더리 스위칭(Seamless Boundary Switching)이 가능하게 된다.
이와 같이 제1 거친 지연 라인(120)에서 쉬프트 레프트(shift left)가 발생한 후에도 피드백 클럭(CFB)에 지연을 증가시킬 필요가 있다면 가중치(K)를 증가시키는 것에 의해 달성 가능하다. 가중치(K)가 증가된다는 것은 미세 지연부(140)의 입력2(IN2)에 인가되는 클럭 신호의 위상으로부터 입력1(IN1)에 인가되는 클럭 신호의 위상으로 근접해간다는 의미한다.
한편, 지연을 감소시키고자 하는 경우에는 위에서 설명한 방법이 역으로 적용됨으로써 달성된다는 것은 당업자에게 자명하므로 구체적인 설명은 피하기로 한 다.
그런데, 종래 기술의 지연 고정 루프는, 모드 발생부(170)에서 필터링 기능을 가지고 있지 않아 외부 클럭의 지터(jitter)가 큰 경우 록킹 상태에 근접하지 않았음에도 불구하고, 록킹 상태에 근접한 것으로 잘못된 판단을 하게 된다.
예를 들어, 외부 클럭의 위상이 피드백 클럭의 위상보다 실제로는 계속적으로 앞서 있었지만 외부 클럭의 지터(jitter)로 인하여 위상 검출부가 외부 클럭의 위상이 피드백 클럭의 위상보다 뒤지다가 앞서는 것으로 오판하는 경우이다.
도 3A는 초기 상태의 외부 클럭과 피드백 클럭의 위상 관계도이고, 도 3B는 다음 상태의 외부 클럭과 피드백 클럭의 위상 관계도이다.
초기에는 피드백 클럭의 라이징 에지에서 외부 클럭을 "L"상태로 인식하지만(도 3A 참조), 다음 상태에서는 피드백 클럭의 라이징 에지에서 외부 클럭을 "H"상태로 인식하게 된다(도 3B 참조). 즉, 피드백 클럭의 라이징 에지시 외부 클럭이 "L"상태에서 "H"상태로 천이한 것으로 판단하여 지연 고정 루프가 록킹 상태에 근접한 것으로 판단하게 되므로, 심지어 클럭이 스턱(stuck)되어 버릴 수도 있다. 다시 말해서, 지연 고정 루프가 록킹 상태에 근접한 것으로 오판하여 모드 발생부가 쉬프트 레지스터에 미세 지연 동작을 수행하도록 명령을 하게 되면 실제로는 거의 반주기에 해당하는 지연 동작을 수행해야 함에도 불구하고 하나의 단위 지연 소자의 길이 이내에서 지연 동작을 수행하게 되므로 지연 고정 루프가 정상적인 동작을 수행할 수 없게 된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본원 발명은 로우 패스 필터를 가진 모드 발생부를 이용함으로써 외부 클럭의 지터로 인한 영향을 배제할 수 있도록 함에 목적이 있다.
또한, 본원 발명은 로우 패스 필터를 가진 모드 발생부를 이용함으로써 클럭의 스턱을 방지할 수 있도록 함에 다른 목적이 있다.
또한, 본원 발명은 외부 클럭을 멀티플렉서를 이용하여 선택적으로 출력함으로써 지연 라인의 길이를 단축시킬 수 있도록 함에 다른 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 레지스터 제어형 지연 고정 루프 회로는, 외부 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출부; 및 상기 위상 검출부로부터 출력되는 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하기 위한 로우 패스 필터를 가진 모드 발생부를 포함할 수 있다.
바람직하게는, 상기 로우 패스 필터를 가진 모드 발생부는, 상기 제1 및 제2 제어신호가 순차적으로 인가되는 동안 상기 비교 신호가 동일한 제1 논리 상태를 유지하다가 이후 제2 논리 상태로 천이하면 상기 록킹 신호를 출력할 수 있다.
바람직하게는, 상기 외부 클럭과 외부 반전 클럭을 입력받아 상기 외부 클럭의 라이징 에지에 동기되는 제1 내부 클럭을 출력하기 위한 제1 입력 버퍼; 상기 외부 클럭과 외부 반전 클럭을 입력받아 상기 외부 클럭의 폴링 에지에 동기되는 제2 내부 클럭을 출력하기 위한 제2 입력 버퍼; 하기 제2 거친 지연 라인으로부터 출력되는 최대 쉬프트 비트 신호에 제어되어 상기 제1 및 제2 내부 클럭 중 어느 하나를 선택하여 출력하기 위한 멀티플렉서; 상기 멀티플렉서로부터 출력되는 내부 클럭을 거친 지연시키고, 대략 최저 동작 주파수의 절반에 해당하는 길이를 갖는 제1 거친 지연 라인; 및 상기 멀티플렉서로부터 출력되는 내부 클럭을 거친 지연시키고, 상기 제1 거친 지연 라인의 길이보다 1 단위지연소자만큼 더 긴 제2 거친 지연 라인을 포함할 수 있다.
또한, 본원의 제2 발명에 따른 레지스터 제어형 지연 고정 루프 회로의 제어 방법은, 외부 클럭과 피드백 클럭의 위상을 비교하여 비교신호를 출력하는 제1 단계; 및 상기 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하는 제2 단계를 포함한다.
바람직하게는, 상기 제1 단계는, 상기 제1 및 제2 제어신호가 순차적으로 인가되는 동안 상기 비교 신호가 동일한 제1 논리 상태를 유지하다가 이후 제2 논리 상태로 천이하면 상기 록킹 신호를 출력할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명의 일실시예에 따른 지연 고정 루프 회로의 전체 블럭도이다.
본 발명의 일실시예에 따른 지연 고정 루프 회로는, 제1 입력 버퍼(410), 제2 입력 버퍼(415), 멀티플렉서(420)를 이용하고, 제1 및 제2 거친 지연 라인(425, 430)의 길이가 1/2tCK로 줄어들며, 로우 패스 필터를 가진 모드 발생부(450)를 포함한 것에 특징이 있다. 나머지 구성요소들은 도 1의 종래 기술에서 사용되는 것과 동일하다.
제1 입력 버퍼(410)는, 외부 클럭과 동일한 위상을 갖는 제1 내부 클럭을 출력하고, 제2 입력 버퍼(415)는 외부 클럭과 반대 위상을 갖는 제2 내부 클럭을 출력하며, 멀티플렉서(420)는 제2 거친 지연 라인(430)으로부터 출력되는 최대 쉬프트 비트 신호(MSB)에 제어되어 제1 내부 클럭과 제2 내부 클럭 중 어느 하나를 선 택하여 출력한다.
클럭의 지연이 최대로 이루어지고도 추가적인 지연이 이루어져야 하는 상황이 되어 제2 거친 지연 라인(430)으로부터 최대 쉬프트 비트 신호(MSB)가 출력되면멀티플렉서(420)가 제1 내부 클럭이 아닌 제2 내부 클럭을 혹은 제2 내부 클럭이 아닌 제1 내부 클럭을 선택한다. 이에 따라 제1 및 제2 거친 지연 라인은 대략 1/2tCK 정도의 길이를 가지는 것으로 충분하다.
한편, 로우 패스 필터를 가진 모드 발생부(450)는 로우 패스 필터를 이용하여 외부 클럭에 포함된 노이즈를 줄임으로써 클럭의 라이징 에지를 검출하는 경우 노이즈에 민감하지 않도록 한다.
도 5는 본 발명의 일실시예에 따른 로우 패스 필터를 가진 모드 발생부의 상세 회로도이다.
본 발명의 일실시예에 따른 로우 패스 필터를 가진 모드 발생부는, 제1 제어신호를 클럭단으로 입력받고, 비교신호를 데이터단으로 입력받기 위한 제1 디플립플롭; 제2 제어신호를 클럭단으로 입력받고, 비교신호를 데이터단으로 입력받기 위한 제2 디플립플롭; 제1 및 제2 디플립플롭의 출력을 입력으로 하는 노아 게이트; 제1 제어신호에 제어되는 제1 엔모스 트랜지스터; 비교신호에 제어되고, 제1 엔모스 트랜지스터와 직렬연결된 제2 엔모스 트랜지스터; 노아 게이트의 출력에 제어되고, 제2 엔모스 트랜지스터와 직렬연결된 제3 엔모스 트랜지스터; 제1 및 제2 디플립플롭을 리셋시키기 위한 리셋신호의 반전신호에 제어되고, 제3 엔모스 트랜지스 터와 전원전압 사이에 직렬연결된 피모스 트랜지스터; 및 제3 엔모스 트랜지스터의 드레인측과 연결되어 록킹 신호를 출력하기 위한 래치를 포함한다.
본 발명에 따른 로우 패스 필터를 가진 모드 발생부(450)는 제1 제어 신호(ctrl1)와 제2 제어 신호(ctrl2) 그리고 위상 검출부(345)로부터 비교신호(lag2)를 인가받는다. 여기서, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 제1 제어 신호(ctrl1)는 예를 들어, 외부 클럭의 20 싸이클마다 한번씩 인에이블되는 클럭 신호이고, 제2 제어 신호는 제1 제어 신호보다 2클럭 뒤져 외부 클럭의 20 싸이클마다 한번씩 인에이블되는 클럭 신호이다. 그리고, 비교신호(lag2)는 피드백 클럭의 라이징 에지시 외부 클럭이 "L"상태이면 "L"상태를 출력하고, 외부 클럭이 "H"상태이면 "H"상태를 출력한다.
본 발명에 따른 로우 패스 필터를 가진 모드 발생부(450)는 다음과 같이 동작한다.
록킹 상태가 아니므로 록킹 신호(lock_state)는 "L"상태를 유지하고, "L" 인에이블되는 제1 제어 신호(ctrl1)가 인가되는 경우, 제1 및 제2 피모스 트랜지스터(P1, P2)가 턴온되고, 제1 엔모스 트랜지스터(N1)는 턴오프된다.
피드백 클럭(CFB)의 라이징 에지에서 외부 클럭(eclk)이 "L"상태이므로 "L"상태를 갖는 비교 신호(lag2)가 제1 및 제2 디플립플롭(DFF1, DFF2)에 인가된다. 제2 제어 신호(ctrl2)가 인가되는 경우에도 비교 신호(lag2)가 "L"상태를 유지하면 제1 및 제2 디플립플롭(DFF1, DFF2)은 "L"상태를 출력한다. 노아게이트(NOR)는 두개의 "L"상태를 입력받아 "H"상태를 출력한다. 이 때까지 비교 신호(lag2)가 "L"상 태이므로 제2 엔모스 트랜지스터(N2)가 오프상태를 유지한다.
그러다가, 피드백 클럭(CFB)의 라이징 에지에서 외부 클럭(eclk)이 "H"상태로 인식되면 비교 신호(lag2)는 비로소 "H"상태를 출력하여 제2 엔모스 트랜지스터(N2)가 턴온된다. 이에 따라 접지 전위가 래치 입력단에 인가되고, 록킹 신호(lock_state)는 "H"상태를 출력하게 된다.
즉, 피드백 클럭의 라이징 에지에서 볼 때, 외부 클럭이 소정 기간 동안 지속적으로 "L"상태를 유지하다가 "H"상태로 천이하면 비로소 록킹 상태에 돌입했다고 판단하는 것이다. 이에 따라 쉬프트 레지스터는 거친 지연 동작을 수행하다가 미세 지연 동작으로 전환하게 된다.
한편, 도 5에 도시된 바와 같은 모드 발생부는 일실시예에 불과하며, 외부 클럭의 지터에 더욱 충분히 대응하기 위해서 디플립플롭을 3개 이상을 두는 것도 가능하다. 이를 위해서 제2 제어 신호보다 소정 시간 지연되어 인에이블되는 제3 제어 신호 등을 추가하는 것만으로 충분하다. 이는 당업자에게 자명한 사항에 불과하므로 더 이상의 구체적인 언급은 피하기로 한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따라 모드 발생부가 로우 패스 필터를 가짐으로 인해 지연 고정 루프의 록킹 영역(locking range)이 확대될 수 있다. 지연 라인의 길이가 축소되므로 면적과 전력소모가 줄어든다. 외부 클럭의 지터에 대하여 내성이 강한 지연 고정 루프를 제공할 수 있다. 또한, 저주파 동작 특성을 확보하여 안정적인 지연 고정 루프의 특성을 확보할 수 있다.

Claims (6)

  1. 외부 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출부; 및
    상기 위상 검출부로부터 출력되는 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하기 위한 로우 패스 필터를 가진 모드 발생부
    를 포함하는 레지스터 제어형 지연 고정 루프 회로.
  2. 제1항에 있어서, 상기 로우 패스 필터를 가진 모드 발생부는,
    상기 제1 및 제2 제어신호가 순차적으로 인가되는 동안 상기 비교 신호가 동일한 제1 논리 상태를 유지하다가 이후 제2 논리 상태로 천이하면 상기 록킹 신호를 출력하는 레지스터 제어형 지연 고정 루프 회로.
  3. 제2항에 있어서, 상기 로우 패스 필터를 가진 모드 발생부는,
    상기 제1 제어신호를 클럭단으로 입력받고, 상기 비교신호를 데이터단으로 입력받기 위한 제1 디플립플롭;
    상기 제2 제어신호를 클럭단으로 입력받고, 상기 비교신호를 데이터단으로 입력받기 위한 제2 디플립플롭;
    상기 제1 및 제2 디플립플롭의 출력을 입력으로 하는 노아 게이트;
    상기 제1 제어신호에 제어되는 제1 엔모스 트랜지스터;
    상기 비교신호에 제어되고, 상기 제1 엔모스 트랜지스터와 직렬연결된 제2 엔모스 트랜지스터;
    상기 노아 게이트의 출력에 제어되고, 상기 제2 엔모스 트랜지스터와 직렬연결된 제3 엔모스 트랜지스터;
    상기 제1 및 제2 디플립플롭을 리셋시키기 위한 리셋신호의 반전신호에 제어되고, 상기 제3 엔모스 트랜지스터와 전원전압 사이에 직렬연결된 피모스 트랜지스터; 및
    상기 제3 엔모스 트랜지스터의 드레인측과 연결되어 상기 록킹 신호를 출력하기 위한 래치
    를 포함하는 레지스터 제어형 지연 고정 루프 회로.
  4. 제3항에 있어서,
    상기 외부 클럭과 외부 반전 클럭을 입력받아 상기 외부 클럭의 라이징 에지에 동기되는 제1 내부 클럭을 출력하기 위한 제1 입력 버퍼;
    상기 외부 클럭과 외부 반전 클럭을 입력받아 상기 외부 클럭의 폴링 에지에 동기되는 제2 내부 클럭을 출력하기 위한 제2 입력 버퍼;
    하기 제2 거친 지연 라인으로부터 출력되는 최대 쉬프트 비트 신호에 제어되어 상기 제1 및 제2 내부 클럭 중 어느 하나를 선택하여 출력하기 위한 멀티플렉서;
    상기 멀티플렉서로부터 출력되는 내부 클럭을 거친 지연시키고, 대략 최저 동작 주파수의 절반에 해당하는 길이를 갖는 제1 거친 지연 라인; 및
    상기 멀티플렉서로부터 출력되는 내부 클럭을 거친 지연시키고, 상기 제1 거친 지연 라인의 길이보다 1 단위지연소자만큼 더 긴 제2 거친 지연 라인
    을 포함하는 레지스터 제어형 지연 고정 루프 회로.
  5. 외부 클럭과 피드백 클럭의 위상을 비교하여 비교신호를 출력하는 제1 단계; 및
    상기 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하는 제2 단계
    를 포함하는 레지스터 제어형 지연 고정 루프 회로의 제어 방법.
  6. 제5항에 있어서, 상기 제1 단계는,
    상기 제1 및 제2 제어신호가 순차적으로 인가되는 동안 상기 비교 신호가 동일한 제1 논리 상태를 유지하다가 이후 제2 논리 상태로 천이하면 상기 록킹 신호를 출력하는 레지스터 제어형 지연 고정 루프 회로의 제어 방법.
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