JP4292917B2

JP4292917B2 - クロック出力回路

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Inventors: 安成降矢
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Description

本発明は、ＰＬＬ回路等に好適なクロック出力回路に関する。

従来、クロックを利用した種々のシステムにおいては、ＰＬＬ回路等を用いて、正確なクロック再生を行っている。クロックを利用した例えばＣＰＵやＤＳＰ等のシステムにおいては、一般的に、正確なパルス幅、デューティ比、規定された周波数のクロックの入力を必要とする。クロックを再生するＰＬＬ回路等においては、発振周波数を容易に制御可能なように、ＶＣＯ（電圧制御発振回路）等を採用している。

ところで、このようなクロックを利用するシステムにおいては、使用クロックの変更を必要とすることがある。例えば、受信信号に基づく再生クロックとシステム内で発生する発振クロックとの切り換えを行う場合、或いは、携帯電話等において送受信用の２つのＰＬＬ回路を切換えて使用する場合等が考えられる。このような場合のために、従来のクロック発生回路においては、クロックを発生していた発振回路に対してパワーダウン信号を供給して、発振回路からのクロックの発生を停止させることができるものがある。

図５はこのようなパワーダウンモードを備えたシステムにおいて採用される従来のクロック出力回路を示す回路図である。

ＶＣＯ等の発振部１はシステムで規定された所定のパルス幅、デューティ比、周波数の発振出力ＦＶＣＯを発生して出力する。発振部１には、パワーダウン信号ＰＤが供給されるようになっている。例えば、パワーダウン信号ＰＤは、ハイアクティブの信号であり、発振部１はパワーダウン信号がローレベル（以下、“Ｌ”という）の場合（発振モード時）には発振出力ＦＶＣＯを出力し、パワーダウン信号ＰＤがハイレベル（以下、“Ｈ”という）の場合には、発振を停止する。

更に、図５のシステムでは、パワーダウンモード時におけるクロック出力の論理レベルを“Ｌ”に維持することができるようになっている。即ち、発振部１の発振出力ＦＶＣＯは、ナンド回路Ｎ１及びインバータ回路Ｉ２の直列回路を介してクロック出力ＣＫＯＵＴとして出力される。ナンド回路Ｎ１の制御端にはパワーダウン信号ＰＤがインバータ回路Ｉ２を介して供給される。パワーダウン信号ＰＤが“Ｌ”の場合には、ナンド回路Ｎ１の制御端には“Ｈ”が供給され、ナンド回路Ｎ１は発振出力ＦＶＣＯを反転させたゲート出力ＣＫ１を出力する。インバータ回路Ｉ１はナンド回路Ｎ１の出力を反転させる。これにより、動作モード時には、発振部１の発振出力ＦＶＣＯがそのままクロック出力ＣＫＯＵＴとして出力される。

一方、パワーダウン信号ＰＤが“Ｈ”になると、ナンド回路Ｎ１の制御端には“Ｌ”が供給され、ナンド回路Ｎ１のゲート出力ＣＫ１は“Ｈ”に固定される。インバータ回路Ｉ１はナンド回路Ｎ１のゲート出力ＣＫ１を反転させ、結局パワーダウンモード時には、クロック出力ＣＫＯＵＴは“Ｌ”に固定される。

こうして、図５の回路では、パワーダウンモードを設定可能であると共に、パワーダウンモードのクロック出力の論理レベルを“Ｌ”に維持することができる。

なお、ビデオ信号に画像をスーパーインポーズする際に用いるドットクロックを、簡単なデジタル回路によって発生するクロック信号発生回路としては、例えば特許文献１に開示されたものがある。
特開平０５−４１８１３号公報

ところで、上述したパワーダウンモードを備えたシステムにおいても、発振回路から発生するクロックに同期させてパワーダウン信号が発生する場合には特には問題はない。しかしながら、パワーダウン信号の発生と発振クロックとが非同期なシステムにおいては、パワーダウンモードへの移行時において、規格外の狭パルスが生じることがあるという問題点があった。

図６はこの問題を説明するためのタイミングチャートである。図６（Ａ）はパワーダウン信号ＰＤを示し、図６（Ｂ）は発振部１からの発振出力ＦＶＣＯを示し、図６（Ｃ）はナンド回路Ｎ１のゲート出力ＣＫ１を示し、図６（Ｄ）はクロック出力ＣＫＯＵＴを示している。

いま、発振部１から図６（Ｂ）に示す発振出力ＦＶＣＯが出力されているものとする。この発振出力ＦＶＣＯはナンド回路Ｎ１及びインバータ回路Ｉ１によって夫々若干遅延し、図６（Ｃ），（Ｄ）に示すゲート出力ＣＫ１及びクロック出力ＣＫＯＵＴが得られる。

ここで、図６のタイミングＴ１において、パワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化するものとする。パワーダウン信号ＰＤの“Ｈ”によって、ナンド回路Ｎ１からのゲート出力ＣＫ１は強制的に“Ｈ”となる。そして、クロック出力ＣＫＯＵＴはパワーダウン信号ＰＤが“Ｈ”に遷移した直後に、“Ｈ”から“Ｌ”に立下る。即ち、パワーダウンモードへの移行時においては、パワーダウン信号の発生によって、規格外の狭パルスが発生して、後段の回路に出力されてしまう。

このような規格外の狭パルスが後段の回路、例えばＣＰＵやＤＳＰ等に入力されると、後段の回路が誤動作して、システムが誤動作することがあるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、発生するクロックとパワーダウン信号とが非同期なシステムであっても、パワーダウンモードへの移行時において規定外の狭パルスが発生することを防止することができるクロック出力回路を提供することを目的とする。

本発明の一態様のクロック出力回路は、発振信号を出力する発振部と、前記発振信号が入力され、クロック信号またはローレベルの電圧を出力する出力部と、制御信号がハイレベルであり、前記クロック信号がハイレベルである場合には、前記クロック信号がローレベルになった後に前記発振信号の出力を停止させる制御部と、を含み、前記制御部は、前記制御信号と、前記クロック信号の反転信号との論理積を出力する論理回路を含むことを特徴とする。
本発明の別の態様のクロック出力回路は、発振信号を出力する発振部と、前記発振信号が入力され、クロック信号またはハイレベルの電圧を出力する出力部と、制御信号がハイレベルであり、前記クロック信号がローレベルである場合には、前記クロック信号がハイレベルになった後に前記発振信号の出力を停止させる制御部と、を含み、前記制御部は、前記制御信号の反転信号と、前記クロック信号の反転信号との否定論理和を出力する論理回路を含むことを特徴とする。
本発明の別の態様のクロック出力回路は、発振信号を出力する発振部と、前記発振信号が入力され、クロック信号またはローレベルの電圧を出力する出力部と、前記制御信号がハイレベルであり、前記クロック信号がハイレベルである場合には、前記クロック信号がローレベルになった後に前記発振信号の出力を停止させる制御部と、を含み、前記出力部は、前記制御信号と第１の信号との否定論理積を出力する第１の論理回路と、前記制御信号と第１の信号との否定論理積と、前記発振信号との否定論理積を前記第１の信号とする第２の論理回路と、を含むことを特徴とする。
本発明の別の態様のクロック出力回路は、発振信号を出力する発振部と、前記発振信号が入力され、クロック信号またはハイレベルの電圧を出力する出力部と、前記制御信号がハイレベルであり、前記クロック信号がローレベルである場合には、前記クロック信号がハイレベルになった後に前記発振信号の出力を停止させる制御部と、を含み、前記出力部は、前記制御信号の反転信号と第１の信号との否定論理和を出力する第１の論理回路と、前記制御信号の反転信号と第１の信号との否定論理和と、前記発振信号との否定論理和を前記第１の信号とする第２の論理回路と、を含むことを特徴とする。
また、上記の本発明に係るクロック出力回路は、パワーダウンを指示する信号に基づいて発振モードからパワーダウンモードに移行して発振出力を停止する発振部と、前記発振モード時には前記発振部からの発振出力をクロック出力として出力し、前記パワーダウンモード時にはクロック出力を規定された論理レベルに固定するパワーダウン時出力固定部と、前記パワーダウンを指示する信号が入力されると、前記クロック出力がパワーダウンモード時に規定された論理レベルでない場合には、前記クロック出力がパワーダウンモード時に規定された論理レベルに変化した後に前記発振部をパワーダウンモードに移行させるパワーダウン許可部とを具備したことを特徴とする。

このような構成によれば、発振モード時には、発振部からの発振出力は、パワーダウン時出力固定部からクロック出力として出力される。クロック出力がパワーダウン時に規定されている論理レベルでない場合にパワーダウンを指示する信号が入力されると、パワーダウン許可部は、クロック出力がパワーダウンモード時に規定された論理レベルに変化した後に発振部をパワーダウンモードに移行させる。こうして、発振部の発振は停止し、パワーダウンモードに移行する。パワーダウンモード時には、パワーダウン時出力固定部によって、クロック出力は規定された論理レベルに固定される。パワーダウンを指示する信号が入力されても、パワーダウン許可部によって、クロック出力の論理レベルが規定された論理レベルとなるまで、発振部のパワーダウンモードへの移行が阻止される。これにより、クロック出力の論理レベルが規定された論理レベルになった後で発振部の発振が停止することになり、パワーダウンモード移行時において狭パルスが発生することを防止することができ、後段の回路の誤動作を防ぐと共に、設計の自由度を向上させることができる。

また、前記パワーダウン許可部は、前記パワーダウンを指示する信号と前記クロック出力とに基づく論理演算によって、前記発振部をパワーダウンモードに移行させることを特徴とする。

このような構成によれば、パワーダウンを指示する信号とクロック出力との論理演算によって、クロック出力の論理レベルが規定された論理レベルとなった後に、発振部をパワーダウンモードに移行させるための信号を発生させることができる。これにより、パワーダウンモード移行時において狭パルスが発生することを防止することができる。

また、前記パワーダウン時出力固定部は、前記パワーダウンを指示する信号が入力されると、前記クロック出力がパワーダウンモード時に規定された論理レベルでない場合には、前記クロック出力がパワーダウンモード時に規定された論理レベルに変化した後に、前記クロック出力を規定された論理レベルに固定することを特徴とする。

このような構成によれば、クロック出力がパワーダウンモード時に規定された論理レベルに変化した後に、クロック出力の論理レベルを固定することができ、パワーダウンモード時において常にクロック出力を規定された論理レベルに固定することができる。

また、前記パワーダウン時出力固定部は、前記パワーダウンを指示する信号と前記発振部の発振出力に基づく信号とに対する論理演算によって、前記クロック出力を規定された論理レベルに固定することを特徴とする。

このような構成によれば、パワーダウンを指示する信号と発振出力との論理演算によって、クロック出力の論理レベルが規定された論理レベルとなった後に、発振部をパワーダウンモードに移行させるための信号を発生させることができる。これにより、パワーダウンモード時において常にクロック出力を規定された論理レベルに固定することができる。

また、前記パワーダウン許可部は、前記発振部がハイレベルの信号によって前記パワーダウンモードに移行すると共に前記パワーダウンモード時に規定された前記クロック出力の論理レベルがローレベルである場合には、前記パワーダウンを指示する信号と前記クロック出力の反転信号との論理積を求めるアンド回路によって構成され、前記発振部がハイレベルの信号によって前記パワーダウンモードに移行すると共に前記パワーダウンモード時に規定された前記クロック出力の論理レベルがハイレベルである場合には、前記パワーダウンを指示する信号の反転信号と前記クロック出力の反転信号との否定論理和を求めるノア回路によって構成されることを特徴とする。

このような構成によれば、アンド回路はパワーダウンを指示する信号とクロック出力の反転信号との論理積を求める。この論理積は、発振部がハイレベルの信号によってパワーダウンモードに移行すると共にパワーダウンモード時に規定されたクロック出力の論理レベルがローレベルである場合においては、クロック出力がローレベルで且つパワーダウンを指示する信号がハイレベルの場合にのみハイレベルとなり、この論理積を発振部に与えることで、規定されたクロック出力が出力された後に発振部の発振を停止させることができる。また、ノア回路はパワーダウンを指示する信号の反転信号とクロック出力の反転信号との否定論理和を求める。この否定論理和は、発振部がハイレベルの信号によってパワーダウンモードに移行すると共にパワーダウンモード時に規定されたクロック出力の論理レベルがハイレベルである場合においては、クロック出力がハイレベルで且つパワーダウンを指示する信号がハイレベルの場合にのみハイレベルとなり、この否定論理和を発振部に与えることで、規定されたクロック出力が出力された後に発振部の発振を停止させることができる。これにより、後段の回路の誤動作を防止すると共に、設計の自由度を向上させることができる。

また、パワーダウン時出力固定部は、前記発振部がハイレベルの信号によって前記パワーダウンモードに移行すると共に前記パワーダウンモード時に規定された前記クロック出力の論理レベルがローレベルである場合には、前記パワーダウンを指示する信号を制御端に取込む第１のナンド回路と、前記第１のナンド回路の出力と前記発振部の発振出力との否定論理積の結果を前記クロック出力又は前記規定された論理レベルとして出力すると共に前記第１のナンド回路にも与える第２のナンド回路とによって構成され、前記発振部がハイレベルの信号によって前記パワーダウンモードに移行すると共に前記パワーダウンモード時に規定された前記クロック出力の論理レベルがハイレベルである場合には、前記パワーダウンを指示する信号の反転信号を制御端に取込む第１のノア回路と、前記第１のノア回路の出力と前記発振部の発振出力との否定論理和の結果を前記クロック出力又は前記規定された論理レベルとして出力すると共に前記第１のノア回路にも与える第２のノア回路とによって構成されることを特徴とする。

このような構成によれば、第１のナンド回路はパワーダウンを指示する信号が制御端に与えられる。第１のナンド回路は、発振部がハイレベルの信号によってパワーダウンモードに移行すると共にパワーダウンモード時に規定されたクロック出力の論理レベルがローレベルである場合においては、パワーダウンを指示する信号がローレベルのときに常にハイレベルの出力を第２のナンド回路に与えて発振部の発振出力をそのままクロック出力として出力させる。第１のナンド回路は、パワーダウンを指示する信号がハイレベルの場合には第２のナンド回路の出力を反転させて第２のナンド回路に与える。これにより、第２のナンド回路の出力がパワーダウンモード時において規定された論理レベルとなった以降において、第１のナンド回路は第２のナンド回路に入力された発振部の発振出力を固定した論理レベルで出力させることができる。また、第１のノア回路はパワーダウンを指示する信号が制御端に与えられる。第１のノア回路は、発振部がハイレベルの信号によってパワーダウンモードに移行すると共にパワーダウンモード時に規定されたクロック出力の論理レベルがハイレベルである場合においては、パワーダウンを指示する信号がローレベルのときに常にローレベルの出力を第２のノア回路に与えて発振部の発振出力をそのままクロック出力として出力させる。第１のノア回路は、パワーダウンを指示する信号がハイレベルの場合には第２のノア回路の出力を反転させて第２のノア回路に与える。これにより、第２のノア回路の出力がパワーダウンモード時において規定された論理レベルとなった以降において、第１のノア回路は第２のノア回路に入力された発振部の発振出力を固定した論理レベルで出力させることができる。これにより、後段の回路の誤動作を防止すると共に、設計の自由度を向上させることができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係るクロック出力回路を示す回路図である。

本実施の形態はハイアクティブのパワーダウン信号ＰＤを用い、パワーダウンモード時にクロック出力を“Ｌ”に固定するようにした例である。

図１において、発振部１はシステムで規定された所定のパルス幅、デューティ比、周波数のクロックを発生して発振出力ＦＶＣＯとして出力する。入力端子２には発振部１の発振を動作又は停止させるためのパワーダウン信号ＰＤが入力される。パワーダウン信号ＰＤは、ハイアクティブの信号であり、“Ｌ”によって通常の発振モードを指示し、“Ｈ”によってパワーダウンモードを指示する。発振部１は制御端に“Ｌ”の信号が印加されている場合には、発振モードで動作して発振出力ＦＶＣＯを出力し、制御端に“Ｈ”の信号が印加されている場合には、パワーダウンモードで動作して発振を停止する。

入力端子２を介して入力されるパワーダウン信号ＰＤは、パワーダウン許可部３及びパワーダウン時出力固定部４に供給される。パワーダウン許可部３はアンド回路Ａ１及びインバータ回路Ｉ５によって構成されている。インバータ回路Ｉ５には後述するインバータ回路Ｉ６からクロック出力ＣＫＯＵＴが供給されており、このクロック出力ＣＫＯＵＴを反転させてアンド回路Ａ１の一方入力端に与える。アンド回路Ａ１の他方入力端にはパワーダウン信号ＰＤが与えられており、アンド回路Ａ１は、インバータ回路Ｉ５の出力が“Ｌ”で、且つパワーダウン信号ＰＤが“Ｈ”の場合にのみ、“Ｈ”のパワーダウン許可信号ＰＤ２を出力し、その他の場合には“Ｌ”のパワーダウン許可信号ＰＤ２を出力するようになっている。ハイアクティブのパワーダウン許可信号ＰＤ２は、発振部１の制御端に供給されるようになっている。

これにより、パワーダウン信号ＰＤによってパワーダウンが指示された場合でも、クロック出力ＣＫＯＵＴが“Ｌ”になるまでは、パワーダウンを許可する“Ｈ”のパワーダウン許可信号ＰＤ２は発生しないようになっている。

パワーダウン時出力固定部４はナンド回路Ｎ５，Ｎ６によって構成されている。ナンド回路Ｎ５には、入力端に発振部１の発振出力ＦＶＣＯが与えられ、制御端にはナンド回路Ｎ６の出力がパワーダウン出力固定信号ＰＤ１として与えられる。ナンド回路Ｎ６には、一方入力端に入力端子２を介して入力されるパワーダウン信号ＰＤが与えられ、他方入力端にナンド回路Ｎ５のゲート出力ＣＫ１が与えられて、出力端はナンド回路Ｎ５の制御端に接続される。

入力端子２を介して入力されるパワーダウン信号ＰＤが“Ｌ”の場合には、ナンド回路Ｎ６の出力であるパワーダウン出力固定信号ＰＤ１は常に“Ｈ”である。パワーダウン出力固定信号ＰＤ１はローアクティブの信号であり、ナンド回路Ｎ５はパワーダウン出力固定信号ＰＤ１が“Ｈ”の場合には、発振部１からの発振出力ＦＶＣＯを反転させたゲート出力ＣＫ１を出力する。ゲート出力ＣＫ１はインバータ回路Ｉ６に供給され、インバータ回路Ｉ６は入力されたゲート出力ＣＫ１を反転させて、クロック出力ＣＫＯＵＴとして出力するようになっている。

ナンド回路Ｎ６は、一方入力端に入力されるパワーダウン信号ＰＤが“Ｈ”で、且つナンド回路Ｎ５のゲート出力ＣＫ１が“Ｈ”の場合にのみ、“Ｌ”のパワーダウン出力固定信号ＰＤ１を出力し、その他の場合には、“Ｈ”のパワーダウン出力固定信号ＰＤ１を出力するようになっている。

これにより、パワーダウン信号ＰＤによってパワーダウンが指示された場合でも、ゲート出力ＣＫ１が“Ｈ”になるまでは、パワーダウンモード時の出力論理レベルを規定する“Ｌ”のパワーダウン出力固定信号は発生しないようになっている。

次に、このように構成された実施の形態の動作について図２のタイミングチャートを参照して説明する。図２（Ａ）はパワーダウン信号ＰＤを示し、図２（Ｂ）は発振部１からの発振出力ＦＶＣＯを示し、図２（Ｃ）はナンド回路Ｎ５からのゲート出力ＣＫ１を示し、図２（Ｄ）はナンド回路Ｎ６からのパワーダウン出力固定信号ＰＤ１を示し、図２（Ｅ）はインバータ回路Ｉ６からのクロック出力ＣＫＯＵＴを示し、図２（Ｆ）はアンド回路Ａ１からのパワーダウン許可信号ＰＤ２を示している。

先ず、発振モード時の動作について説明する。

図２のタイミングＴ１までに示すように、発振モード時においてはパワーダウン信号ＰＤは“Ｌ”である。従って、パワーダウン許可部３のアンド回路Ａ１からのパワーダウン許可信号ＰＤ２は“Ｌ”であり、発振部１は発振出力ＦＶＣＯを出力し続ける。

一方、パワーダウン時出力固定部４のナンド回路Ｎ６は、“Ｌ”のパワーダウン信号ＰＤが入力されることで、常に“Ｈ”のパワーダウン出力固定信号ＰＤ１を出力する。従って、ナンド回路Ｎ５は入力された発振出力ＦＶＣＯを反転させて出力する。ナンド回路Ｎ５のゲート出力ＣＫ１はインバータ回路Ｉ６によって反転される。即ち、この場合には、発振部１の発振出力ＦＶＣＯは、ナンド回路Ｎ５及びインバータ回路Ｉ６の遅延分だけ遅延して、そのままクロック出力ＣＫＯＵＴとして出力される。

次に、発振モードからパワーダウンモードへの移行時の動作について説明する。

発振モードからパワーダウンモードに移行する場合において、クロック出力ＣＫＯＵＴが“Ｈ”の場合と“Ｌ”の場合とがある。いま、クロック出力ＣＫＯＵＴが“Ｈ”の場合に、パワーダウンモードを指示するパワーダウン信号が“Ｈ”に変化するものとする。図２はこの場合の例を示すものであり、図２のタイミングＴ１において、パワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化している（図２（Ａ））。

このパワーダウン信号ＰＤはパワーダウン許可部３のアンド回路Ａ１に与えられる。図２（Ｅ）に示すよう、パワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化した時点において、クロック出力ＣＫＯＵＴが“Ｈ”であるので、インバータ回路Ｉ５の出力は“Ｌ”であり、アンド回路Ａ１からのパワーダウン許可信号ＰＤ２は“Ｌ”を維持する（図２（Ｆ））。即ち、発振部１は、タイミングＴ１以降も発振出力ＦＶＣＯを出力し続ける。

一方、パワーダウン時出力固定部４のナンド回路Ｎ６は、一方入力端に入力されるパワーダウン信号ＰＤが“Ｈ”になると、他方入力端に入力されているゲート出力ＣＫ１を反転させて出力する。タイミングＴ１においては、ゲート出力ＣＫ１は“Ｌ”であるので、ナンド回路Ｎ６の出力であるパワーダウン出力固定信号ＰＤ１は“Ｈ”を維持する（図２（Ｄ））。従って、ナンド回路Ｎ５はタイミングＴ１以降も発振出力ＦＶＣＯを反転出力し続ける。そして、ナンド回路Ｎ５のゲート出力ＣＫ１は、インバータ回路Ｉ６によって反転されて、クロック出力ＣＫＯＵＴが出力され続ける。即ち、ゲート出力ＣＫ１の“Ｌ”期間では、タイミングＴ１以降においても、発振部１は発振をし続け、パワーダウン時出力固定部４は通常の発振モードで動作し続けるので、パワーダウン信号ＰＤが“Ｈ”になった以降においても、通常パルス幅のクロック出力ＣＫＯＵＴが出力される。

発振部１の発振出力ＦＶＣＯは、ナンド回路Ｎ５によって若干遅延し、タイミングＴ２になると、ゲート出力ＣＫ１は“Ｌ”から“Ｈ”に変化する。ゲート出力ＣＫ１はインバータ回路Ｉ６によって若干遅延するので、タイミングＴ２から若干遅延して、クロック出力ＣＫＯＵＴは“Ｈ”から“Ｌ”に立下る。

ゲート出力ＣＫ１が“Ｈ”に変化すると、ナンド回路Ｎ６の出力であるパワーダウン出力固定信号ＰＤ１も“Ｌ”に変化する（図２（Ｄ））。これにより、ナンド回路Ｎ５の出力は“Ｈ”に変化して固定される（図２（Ｃ））。以後、ナンド回路Ｎ６は、パワーダウン信号ＰＤが“Ｌ”に変化するまで“Ｌ”のパワーダウン出力固定信号ＰＤ１を出力し続けるので、ナンド回路Ｎ５の出力も“Ｈ”に固定される。ナンド回路Ｎ５の出力はインバータ回路Ｉ６によって反転され、“Ｌ”のクロック出力ＣＫＯＵＴが出力される（図２（Ｅ））。

クロック出力ＣＫＯＵＴが“Ｌ”に変化することによって、パワーダウン許可部３のインバータ回路Ｉ５の出力は“Ｈ”に変化し、アンド回路Ａ１からは“Ｈ”のパワーダウン許可信号ＰＤ２が出力される（図２（Ｆ））。これにより、発振部１は発振を停止し、パワーダウンモードへの移行が完了する。

次に、クロック出力ＣＫＯＵＴが“Ｌ”の場合においてパワーダウンモードを指示するパワーダウン信号ＰＤが“Ｈ”に変化する場合について説明する。この場合には、パワーダウン信号ＰＤが“Ｈ”に変化した直後においてパワーダウン許可部３からのパワーダウン許可信号ＰＤ２は“Ｈ”になり、発振部１は最後のクロックを出力した後発振を停止する。

一方、パワーダウン時出力固定部４のナンド回路Ｎ６からのパワーダウン出力固定信号ＰＤ１は、パワーダウン信号ＰＤが“Ｈ”に変化した直後において“Ｌ”に変化する。これにより、ナンド回路Ｎ５は、パワーダウン信号ＰＤが“Ｈ”に変化した以後において“Ｈ”出力を維持する。こうして、インバータ回路Ｉ６からのクロック出力ＣＫＯＵＴは“Ｌ”を維持する。

このように、本実施の形態においては、パワーダウン信号によって発振回路の出力停止が指示された場合において、クロック出力が論理レベルがパワーダウン時の論理レベルでないときには、パワーダウン許可部はクロック出力がパワーダウン時の論理レベルに変化した後に発振部に対して発振停止を指示している。また、パワーダウン時出力固定部は、パワーダウン信号によって発振回路の出力停止が指示された場合には、クロック出力をパワーダウン時の論理レベルに固定して出力する。これにより、パワーダウンモード時においてクロック出力の論理レベルをパワーダウン時の論理レベルに固定すると共に、パワーダウンモードへの移行時において、狭パルスが発生することを防止することができ、後段の回路における誤動作を防止すると共に、後段の回路の設計の自由度を向上させることができる。

なお、発振部の発振出力はナンド回路及びインバータ回路によって遅延して伝播されるが、発振出力の遅延量がクロック周期の１／２以下であれば、いずれのタイミングにおいてパワーダウン信号の論理レベルが変化しても、確実に狭パルスの発生を防止することが可能である。

図３は本発明の第２の実施の形態に係るクロック出力回路を示す回路図である。

本実施の形態はハイアクティブのパワーダウン信号ＰＤを用い、パワーダウンモード時にクロック出力を“Ｈ”に固定するようにした例である。

本実施の形態はパワーダウン許可部３及びパワーダウン時出力固定部４に夫々代えてパワーダウン許可部１３及びパワーダウン時出力固定部１４を採用すると共に、インバータ回路Ｉ７を付加した点が第１の実施の形態と異なる。パワーダウン許可部１３は、パワーダウン許可部３のアンド回路Ａ１に代えてノア回路ＮＲ１を採用したものである。また、パワーダウン時出力固定部１４はパワーダウン時出力固定部４のナンド回路Ｎ５，Ｎ６に夫々代えてノア回路ＮＲ２，ＮＲ３を採用したものである。インバータ回路Ｉ７は、入力端子２を介して入力されたパワーダウン信号ＰＤを反転させた後、ノア回路ＮＲ１，ＮＲ３に供給するようになっている。

なお、本実施の形態においては、パワーダウン信号ＰＤ、パワーダウン出力固定信号ＰＤ１及びパワーダウン許可信号ＰＤ２はいずれもハイアクティブの信号である。

次に、このように構成された実施の形態の動作について図４のタイミングチャートを参照して説明する。図４（Ａ）はパワーダウン信号ＰＤを示し、図４（Ｂ）は発振部１からの発振出力ＦＶＣＯを示し、図４（Ｃ）はノア回路ＮＲ２からのゲート出力ＣＫ１を示し、図４（Ｄ）はノア回路ＮＲ３からのパワーダウン出力固定信号ＰＤ１を示し、図４（Ｅ）はインバータ回路Ｉ６からのクロック出力ＣＫＯＵＴを示し、図４（Ｆ）はノア回路ＮＲ１からのパワーダウン許可信号ＰＤ２を示している。

先ず、発振モード時の動作について説明する。

図４のタイミングＴ１までに示すように、発振モード時においてはパワーダウン信号ＰＤは“Ｌ”である。このパワーダウン信号ＰＤはインバータ回路Ｉ７によって反転されて、“Ｈ”の信号がパワーダウン許可部１３のノア回路ＮＲ１に供給される。従って、パワーダウン許可部１３のノア回路ＮＲ１からのパワーダウン許可信号ＰＤ２は“Ｌ”であり、発振部１は発振出力ＦＶＣＯを出力し続ける。

一方、パワーダウン時出力固定部４のノア回路ＮＲ３は、“Ｌ”のパワーダウン信号ＰＤが反転されて入力されることで、常に“Ｌ”のパワーダウン出力固定信号ＰＤ１を出力する。従って、ノア回路ＮＲ２は入力された発振出力ＦＶＣＯを反転させて出力する。ノア回路ＮＲ２のゲート出力ＣＫ１はインバータ回路Ｉ６によって反転される。即ち、この場合には、発振部１の発振出力ＦＶＣＯは、ノア回路ＮＲ２及びインバータ回路Ｉ６の遅延分だけ遅延して、そのままクロック出力ＣＫＯＵＴとして出力される。

発振モードからパワーダウンモードに移行する場合において、クロック出力ＣＫＯＵＴが“Ｈ”の場合と“Ｌ”の場合とがある。いま、クロック出力ＣＫＯＵＴが“Ｌ”の場合に、パワーダウンモードを指示するパワーダウン信号が“Ｈ”に変化するものとする。図４はこの場合の例を示すものであり、図４のタイミングＴ１において、パワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化している（図４（Ａ））。

このパワーダウン信号ＰＤはパワーダウン許可部１３のノア回路ＮＲ１に与えられる。図４（Ｅ）に示すよう、パワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化した時点において、クロック出力ＣＫＯＵＴが“Ｌ”であるので、インバータ回路Ｉ５の出力は“Ｈ”であり、ノア回路ＮＲ１からのパワーダウン許可信号ＰＤ２は“Ｌ”を維持する（図４（Ｆ））。即ち、発振部１は、タイミングＴ１以降も発振出力ＦＶＣＯを出力し続ける。

一方、パワーダウン時出力固定部４のノア回路ＮＲ３は、一方入力端に入力されるパワーダウン信号ＰＤの反転信号が“Ｌ”になると、他方入力端に入力されているゲート出力ＣＫ１を反転させて出力する。タイミングＴ１においては、ゲート出力ＣＫ１は“Ｈ”であるので、ノア回路ＮＲ３の出力であるパワーダウン出力固定信号ＰＤ１は“Ｌ”を維持する（図４（Ｄ））。従って、ノア回路ＮＲ２はタイミングＴ１以降も発振出力ＦＶＣＯを反転出力し続ける。そして、ノア回路ＮＲ２のゲート出力ＣＫ１は、インバータ回路Ｉ６によって反転されて、クロック出力ＣＫＯＵＴが出力され続ける。即ち、ゲート出力ＣＫ１の“Ｈ”期間では、タイミングＴ１以降においても、発振部１は発振をし続け、パワーダウン時出力固定部４は通常の発振モードで動作し続けるので、パワーダウン信号ＰＤが“Ｈ”になった以降においても、通常パルス幅のクロック出力ＣＫＯＵＴが出力される。

発振部１の発振出力ＦＶＣＯは、ノア回路ＮＲ２によって若干遅延し、タイミングＴ２になると、ゲート出力ＣＫ１は“Ｈ”から“Ｌ”に変化する。ゲート出力ＣＫ１はインバータ回路Ｉ６によって若干遅延するので、タイミングＴ２から若干遅延して、クロック出力ＣＫＯＵＴは“Ｌ”から“Ｈ”に立上る。

ゲート出力ＣＫ１が“Ｌ”に変化すると、ノア回路ＮＲ３の出力であるパワーダウン出力固定信号ＰＤ１も“Ｈ”に変化する（図４（Ｄ））。これにより、ノア回路ＮＲ２の出力は“Ｌ”に変化して固定される（図４（Ｃ））。以後、ノア回路ＮＲ３は、パワーダウン信号ＰＤが“Ｌ”に変化するまで“Ｈ”のパワーダウン出力固定信号ＰＤ１を出力し続けるので、ノア回路ＮＲ２の出力も“Ｌ”に固定される。ノア回路ＮＲ２の出力はインバータ回路Ｉ６によって反転され、“Ｈ”のクロック出力ＣＫＯＵＴが出力される（図４（Ｅ））。

クロック出力ＣＫＯＵＴが“Ｈ”に変化することによって、パワーダウン許可部１３のインバータ回路Ｉ５の出力は“Ｈ”に変化し、ノア回路ＮＲ１からは“Ｈ”のパワーダウン許可信号ＰＤ２が出力される（図４（Ｆ））。これにより、発振部１は発振を停止する。

なお、クロック出力ＣＫＯＵＴが“Ｈ”の場合においてパワーダウンモードを指示するパワーダウン信号ＰＤが“Ｈ”に変化することもある。この場合には、パワーダウン信号ＰＤが“Ｈ”に変化した直後においてパワーダウン許可部１３からのパワーダウン許可信号ＰＤ２は“Ｈ”になり、発振部１は最後のクロックを出力した後発振を停止する。

一方、パワーダウン時出力固定部４のノア回路ＮＲ３からのパワーダウン出力固定信号ＰＤ１は、パワーダウン信号ＰＤが“Ｈ”に変化した直後において“Ｈ”に変化する。これにより、ノア回路ＮＲ２は、パワーダウン信号ＰＤが“Ｈ”に変化した以後において“Ｌ”出力を維持する。こうして、インバータ回路Ｉ６からのクロック出力ＣＫＯＵＴは“Ｈ”を維持する。

このように、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。

本発明の第１の実施の形態に係るクロック出力回路を示す回路図。第１の実施の形態の動作を説明するためのタイミングチャート。本発明の第２の実施の形態に係るクロック出力回路を示す回路図。第２の実施の形態の動作を説明するためのタイミングチャート。従来のクロック出力回路を示す回路図。従来例の問題点を説明するためのタイミングチャート。

符号の説明

１…発振部、３…パワーダウン許可部、４…パワーダウン時出力固定部、Ａ１…アンド回路、Ｎ５，Ｎ６…ナンド回路、Ｉ５，Ｉ６…インバータ回路。

Claims

発振信号を出力する発振部と、
前記発振信号が入力され、クロック信号またはローレベルの電圧を出力する出力部と、
制御信号がハイレベルであり、前記クロック信号がハイレベルである場合には、前記クロック信号がローレベルになった後に前記発振信号の出力を停止させる制御部と、
を含み、
前記制御部は、
前記制御信号と、前記クロック信号の反転信号との論理積を出力する論理回路を含むことを特徴とするクロック出力回路。
発振信号を出力する発振部と、
前記発振信号が入力され、クロック信号またはハイレベルの電圧を出力する出力部と、
制御信号がハイレベルであり、前記クロック信号がローレベルである場合には、前記クロック信号がハイレベルになった後に前記発振信号の出力を停止させる制御部と、
を含み、
前記制御部は、
前記制御信号の反転信号と、前記クロック信号の反転信号との否定論理和を出力する論理回路を含むことを特徴とするクロック出力回路。
発振信号を出力する発振部と、
前記発振信号が入力され、クロック信号またはローレベルの電圧を出力する出力部と、
前記制御信号がハイレベルであり、前記クロック信号がハイレベルである場合には、前記クロック信号がローレベルになった後に前記発振信号の出力を停止させる制御部と、
を含み、
前記出力部は、
前記制御信号と第１の信号との否定論理積を出力する第１の論理回路と、
前記制御信号と第１の信号との否定論理積と、前記発振信号との否定論理積を前記第１の信号として出力する第２の論理回路と、
を含むことを特徴とするクロック出力回路。
発振信号を出力する発振部と、
前記発振信号が入力され、クロック信号またはハイレベルの電圧を出力する出力部と、
前記制御信号がハイレベルであり、前記クロック信号がローレベルである場合には、前記クロック信号がハイレベルになった後に前記発振信号の出力を停止させる制御部と、
を含み、
前記出力部は、
前記制御信号の反転信号と第１の信号との否定論理和を出力する第１の論理回路と、
前記制御信号の反転信号と第１の信号との否定論理和と、前記発振信号との否定論理和を前記第１の信号として出力する第２の論理回路と、
を含むことを特徴とするクロック出力回路。