JP6295883B2 - クロックデータリカバリ回路 - Google Patents

Description

本発明は、クロックデータリカバリ回路に関する。

例えば、ＣＤＲ (Clock Data Recovery)技術は、クロック線を用いることなくデータ線のみで通信する技術であり、例えば車両内で用いることで車両内配線数を削減できる。ＣＤＲ技術は、幾つかの回路方式があるが、例えば車両用通信においては、下記の２つの特徴を満たす最適な回路方式を選択すると良い。

第１に高速ロック可能な通信処理を行うことが望ましい。例えば自動車の電子制御システムでは、ある特殊なイベントが生じたときに一定期間内に処理を終えなければ安全性を確保できないなどの場合がある。

例えば衝突安全制御システムが挙げられる。このシステムでは、ＥＣＵ（Electrical Control Unit）が加速度センサにより異常信号を検出したタイミングにおいて、エアバッグ展開処理及びシートベルトの巻取処理を終えるまでの処理を短期に終えなければいけない。したがって、車両通信処理には、レイテンシが少なく高速ロック可能であることが望まれる。

また第２に安価な内蔵発振器を用いることが望ましい。ＣＤＲの回路方式には高価な外部水晶発振器をローカルの基準周波数信号源として使用することを前提としている方式もあるが、例えば車両用通信において部品点数削減のために既存ＩＣ（Integrated Circuit）の中にある内蔵発振器を使うことでＣＤＲが動作することが望ましい。

ここで問題になるのが、ＣＤＲの周波数オフセット耐性である。高価な水晶発振器は周波数誤差が例えば±１００ｐｐｍ程度であるが、車両内蔵の発振器は例えば±５％程度になる。このため、データの送信側と受信側の基準周波数信号源の周波数オフセットが１０％程度存在する場合においても、ＣＤＲ回路が正しく動作しなければならない。このような車両用通信の要件を満たすＣＤＲ回路方式として、Gated Oscillator-Based ＣＤＲと称される方式がある（例えば非特許文献１参照）。

Armin Tajalli, and et al, "A Low-Power, Multichannel Gated Oscillator-Base CDR for Short-Haul Applications" Low Power Electronics and Design, 2005. ISLPED '05. Proceedings of the 2005 International Symposium on

本発明の目的は、データの送信側と受信側の基準周波数信号源の周波数オフセットが大きい場合においても、ＣＤＲ回路の誤動作なしに正常なデータを保持できるようにしたクロックデータリカバリ回路を提供することにある。

請求項１記載の発明によれば、偶数相リング発振器は、２個以上の第１遅延回路と第２遅延回路を交互に複数対縦続接続して構成されリング状にフィードバック接続されることにより発振動作し、４相以上のクロック信号を出力する。第１及び第２の遅延回路の入力変化からクロック信号を出力するまでの遅延時間は、ローカルの基準周波数信号源を用いた周波数制御部によって、通信プロトコルで定められているデータ信号の１データ時間の半分となる所定の遅延時間（０．５Ｔ）になるよう制御されている。以降、所定の遅延時間（０．５Ｔ）の倍の時間を１基本時間Ｔと呼ぶ。発振部の相数を２ｎ相（ｎ≧２）とした場合、発振周波数ｆはｆ＝１／ｎ／Ｔで表され、周波数を制御すれば遅延時間（０．５Ｔ）も制御できる。保持部は、偶数相リング発振器の2個以上の第２遅延回路の出力をクロック信号としデータ信号の値を保持する。エッジ検出部は、データ信号が変化したタイミングでエッジ信号を出力する。タイミング制御部は、偶数多相の発振波形から発振部の位相状態を判断し、２個以上の第２遅延回路のうち、エッジ検出部により検出されたエッジの発生タイミングから１基本時間Ｔ以内にクロックが出力される、つまり、１基本時間Ｔ以上前にクロックを出力した第２遅延回路のみを選択し、クロックが出力されるまでの遅延時間計測開始タイミングをエッジの発生タイミングに同期させる。

すると、このエッジの発生タイミングから所定の遅延時間（０．５Ｔ）経過後、発振器から保持部へクロック信号が出力される。これにより保持部は最もデータ信号が安定している１データ時間の中心となるタイミングでクロックが入力されるため正常なデータを受信できる。ただし、データ信号の変化が起こらないデータの連続区間ではエッジ検出できない。よって、その区間、発振器はエッジ検出による同期を取ることができない。

データの送信側と受信側の基準周波数信号源に周波数オフセットがある場合、この区間において、保持部へのクロックが１データ時間の中心からずれ始め、そのずれが蓄積される。その後、データが変化した場合、発振部がクロック信号を出力した直後にエッジを検出し、再度、同期したクロックの出力が必要となる場合がある。一般的なGated Oscillator-Based ＣＤＲでも、本発明と同様にエッジを検出し、発振部内の遅延回路から出力されるクロックを１データ時間の中心になるよう同期させるが、クロック信号を出力する遅延回路が１個であるため、遅延回路が時間の近い２つのクロックを出力する場合が存在する。この場合、急峻な回路動作が必要となり回路の誤動作につながる。本発明の偶数相リング発振器はリング状に接続された遅延回路の中にクロックを出力する遅延回路を複数持ち、かつ、上記のような急峻な回路動作とならない遅延回路１個を選択し、その遅延回路がクロックを出力するまでの遅延時間計測開始タイミングのみをエッジに同期させることで、回路誤動作を防ぐことを特徴とする。

第１実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図 ヒステリシスディレイ機能付きのＮＯＲゲートの構成例を概略的に示す電気的構成図 リセット信号生成回路の構成例を概略的に示す電気的構成図 ヒステリシスディレイ機能付きのＮＯＲゲートの動作を概略的に示す説明図 偶数相リング発振部の発振動作を概略的に示す動作説明図 位相進み時の位相補償動作を概略的に示す説明図 位相遅れ時の位相補償動作を概略的に示す説明図 第２実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１相当図） ヒステリシスディレイ機能付きのＮＡＮＤゲートの構成例を概略的に示す電気的構成図（図２相当図） リセット信号生成回路の構成例を概略的に示す電気的構成図（図３相当図） ヒステリシスディレイ機能付きのＮＡＮＤゲートの動作を概略的に示す説明図（図４相当図） 偶数相リング発振器の発振動作を概略的に示す動作説明図（図５相当図） 第３実施形態のクロックデータリカバリ回路を概略的に示す電気的構成図（図１相当図） 周波数オフセットを生じていないときの各ノードの信号変化を概略的に示すタイミングチャート 周波数オフセットを生じているときの各ノードの信号変化を概略的に示すタイミングチャート 第４実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図 クロックデータリカバリ回路の比較対象例を概略的に示す電気的構成図 比較対象例において周波数オフセットを生じていないときの各ノードの信号変化を概略的に示すタイミングチャート 比較対象例において周波数オフセットを生じているときの各ノードの信号変化を概略的に示すタイミングチャート

以下、本発明の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一又は類似の構成については同一又は類似の符号を付し、要部の説明のみ行い同一部分の説明を必要に応じて省略する。各実施形態のクロックデータリカバリ回路は、例えばマスタおよびスレーブ間の通信処理において、スレーブ側でデータ信号を受信したときに、データ信号のサンプリングタイミングを規定するためのクロック信号を再生するために用いられる。

（第１実施形態）
図１〜図７は、第１実施形態を示す。図１に示すように、クロックデータリカバリ（Clock Data Recovery：以下、ＣＤＲと略す）回路１は、例えばスレーブ側に構成されるもので、偶数相リング発振器２と、エッジ検出部３と、タイミング制御部としてのリセット信号生成回路４と、ＯＲゲート５と、保持部としてのラッチ回路１００と、を備える。このＣＤＲ回路１は、ディジタル入力端子（以下、入力端子と略す）１ａにマスタの送信部２００からデータ信号を入力する。

エッジ検出部３は、例えばＥＸＯＲゲート３ａ及び遅延回路（第３遅延回路相当）３ｂを用いて図示形態に接続して構成されている。このエッジ検出部３は、マスタの送信部２００から入力端子１ａに入力されたデータ入力信号ＤＩＮの値が変化したときのエッジを検出し、通常「Ｌ」でありエッジ検出時に一瞬「Ｈ」となるエッジ検出信号ＥＤＥＴをリセット信号生成回路４に出力する。リセット信号生成回路４は、エッジ検出信号ＥＤＥＴの発生タイミングに応じて偶数相リング発振器２のクロック出力の位相をリセットするための構成となっている。偶数相リング発振器を構成するＮＯＲゲートＸ１〜Ｘ４の入力信号が変化しクロック信号を出力するまでの遅延時間は、制御信号（バイアス信号相当）Ｔbiasによって可変できる。リセット信号生成回路４は、データのサンプリングクロックを出力するＮＯＲゲートＸ２、Ｘ４のうち、エッジ検出信号ＥＤＥＴから１Ｔ（１基本時間）以内の位相となるタイミングにおいてクロック出力するＮＯＲゲートＸ２又はＸ４の遅延時間計測開始タイミングをエッジ検出信号ＥＤＥＴの発生タイミングに同期させる動作を行う回路であり、詳細動作は後述する。

他方、周波数制御部６は、例えばＰＬＬ回路７と、基準周波数信号源８と、を備える。これらのＣＤＲ回路１及び周波数制御部６は例えばＩＣ（Integrated Circuit：図示せず）化されて構成される。基準周波数信号源８は、例えば部品点数の削減のため、ＩＣ内に含まれる安価な発振器（例えばＣＲ発振器：図示せず）を用いて構成される。

この基準周波数信号源８は、構成素子の誤差分に応じた周波数誤差を含むもので、例えば±５％の周波数誤差を含む。ＰＬＬ回路７は、偶数相リング発振器２のレプリカとして、偶数相リング発振器２と同一構成の偶数相リング発振器９ｃと、その周波数を制御する制御信号Ｔbiasを出力する制御回路９ｂと、偶数相リング発振器９ｃの出力を分周する分周器９ｄと、この分周信号と基準周波数信号との位相を比較する位相比較器９ａから構成される。本ＰＬＬ回路７は、基準周波数信号源８に対し分周後の偶数相リング発振器９ｃの出力をフェーズロック処理（発振位相を同期制御）する。

発振位相が定常的に同期されるとは、つまり、発振器１１の出力周波数が基準周波数信号源８の基準周波数信号の分周比倍に正確に制御されることを意味する。偶数相リング発振器２の制御信号Ｔbiasには、偶数相リング発振器９ｃに接続されている制御回路９ｂの出力と同じものが接続される。これにより、偶数相リング発振器９ｃと２の出力の周波数は同一となり、遅延時間（０．５Ｔ）を基準周波数信号によって正確に制御できる。

一般に遅延回路の遅延時間を直接に計測することは困難であるが、本形態では遅延時間で定まる発振周波数を計測し制御することで遅延時間を制御している。ＰＬＬ回路７を用いた周波数制御部６は遅延時間（０．５Ｔ）制御の一例であり、偶数相リング発振器２の出力を直接計測して動的に調整する構成としてもよいし、最初にトリミング処理を行うことで調整し固定してもよい。

偶数相リング発振器２は、偶数個（２ｎ個）のＮＯＲゲートＸ１〜Ｘ４を用いて構成され、周波数制御部６により周波数制御された状態でクロック出力する。本実施形態では、偶数相リング発振器２が４段構成（ｎ＝２）であるものとして説明を行う。これらのＮＯＲゲートＸ１〜Ｘ４は、偶数段目のＮＯＲゲートＸ２、Ｘ４が第２遅延回路として４入力１出力のゲート回路により構成され、奇数段目のＮＯＲゲートＸ１、Ｘ３が第１遅延回路として２入力１出力のゲート回路により構成される。ＮＯＲゲートＸ１〜Ｘ４は同一構成として、奇数段目のＮＯＲゲートＸ１、Ｘ３は４入力のうち不要な２入力を「Ｌ」＝０Ｖに固定した構成としている。（後述の図２参照）。

偶数相リング発振器２は、奇数段目及び偶数段目のＮＯＲゲートＸ１〜Ｘ４を交互に複数対縦続接続すると共に当該ＮＯＲゲートＸ１〜Ｘ４による遅延ゲートをリング状にフィードバック接続して構成される。偶数相リング発振器２を構成するＮＯＲゲートＸ１〜Ｘ４は、最出力側を１段目、出力側から２番目を２段目、出力側から３番目を３段目、最入力側を４段目として説明する。１〜４段目のＮＯＲゲートＸ１〜Ｘ４からリセット信号生成回路４への各出力をそれぞれ出力信号ＰＨ１〜ＰＨ４（偶数多相クロック信号相当）とする。

１段目のＮＯＲゲートＸ１の出力は、出力信号ＰＨ１としてリセット信号生成回路４に入力されると共に４段目のＮＯＲゲートＸ４の入力信号として与えられる。この１段目のＮＯＲゲートＸ１の入力には、２段目のＮＯＲゲートＸ２の出力が与えられると共に３段目のＮＯＲゲートＸ３の出力が与えられる。

２段目のＮＯＲゲートＸ２の入力には、３段目のＮＯＲゲートＸ３の出力が与えられると共に、４段目のＮＯＲゲートＸ４の出力が与えられ、しかも、ＮＯＲゲートＸ２の入力には、リセット信号生成回路４によるリセット信号ＲＳ１１、ＲＳ２２も与えられている。この２段目のＮＯＲゲートＸ２の出力は、出力信号ＰＨ２としてリセット信号生成回路４に出力されると共にＯＲゲート５に与えられている。

３段目のＮＯＲゲートＸ３の入力には、４段目のＮＯＲゲートＸ４の出力が与えられると共に１段目のＮＯＲゲートＸ１の出力が与えられている。この３段目のＮＯＲゲートＸ３の出力は、出力信号ＰＨ３としてリセット信号生成回路４に出力されている。

４段目のＮＯＲゲートＸ４の入力には、１段目のＮＯＲゲートＸ１の出力が与えられると共に、２段目のＮＯＲゲートＸ２の出力が与えられ、しかも、リセット信号生成回路４によるリセット信号ＲＳ１２、ＲＳ２１も与えられている。この４段目のＮＯＲゲートＸ４の出力は、出力信号ＰＨ４としてリセット信号生成回路４に出力されると共にＯＲゲート５に与えられている。２段目のＮＯＲゲートＸ２と４段目のＮＯＲゲートＸ４は、上記リセット信号（ＲＳ１１、ＲＳ１２、ＲＳ２１、ＲＳ２２）によって、入力信号が変化してからクロック信号を出力するまでの遅延時間の計測開始タイミングをリセット制御する機能を備えている。ＯＲゲート５は、２段目及び４段目のＮＯＲゲートＸ２、Ｘ４の出力を入力し、この入力データを論理和し、クロック信号ＲＣＬＫとして保持部としてのラッチ回路１００に出力する。このラッチ回路１００は、例えばＤフリップフロップにより構成され、クロック信号ＲＣＬＫのアップエッジ（「Ｌ」から「Ｈ」への変化）タイミングにおけるデータ入力信号ＤＩＮの値を保持し、出力ＤＯＵＴとして出力されることになる。この結果、ラッチ回路１００は、ＯＲゲート５の出力についてデータ入力信号ＤＩＮをサンプリングするクロックとして用いてデータを保持している。

次にＮＯＲゲート（Ｘ１、Ｘ２、Ｘ３、Ｘ４）の構成例を図２に示す。この図２に示すように、ＮＯＲゲートは、ディレイ回路１２ａとコンパレータ回路１２ｂとを備える。ディレイ回路１２ａは、電源電圧Ｖｃｃが供給される電源電圧供給端子１３に接続され、制御信号Ｔbiasにより電流量を調整制御可能な電流源１５と、この電流源１５の電流供給端子ノードＮ１とグランドとの間に並列接続された４個のＮチャネル型のＭＯＳトランジスタ１６〜１９と、を備える。各Ｎチャネル型のＭＯＳトランジスタ１６〜１９は、入力端子ＩＮ１〜ＩＮ４の入力信号が「Ｈ」になるとコンパレータ回路１２ｂの入力ノードの電圧をグランドレベル（「Ｌ」）となる電圧に設定する。

コンパレータ回路１２ｂは、電流源１５の電流供給端子ノードＮ１の電圧を一定の閾値と比較してデジタルレベルに変換出力するもので、例えば２個のインバータ２０を縦続接続して構成されている。この場合、閾値はインバータ２０の論理閾値（一般に電源電圧の半分）となる。ＭＯＳトランジスタ１６〜１９はオフ時のドレインソース間容量、ドレインゲート間容量を備えると共にインバータ２０は入力寄生容量を備えており、これらの容量に充電する際の時定数に応じて所定の遅延時間（０．５Ｔ）の立上り遅れを実現する。

また、各ＭＯＳトランジスタ１６〜１９は、各入力端子ＩＮ１〜ＩＮ４に「Ｈ」が与えられてオンした時のオン抵抗が低く設定されており、これによりＭＯＳトランジスタ１６〜１９の何れかがオンした時の放電時の時定数が、前記容量充電時の時定数よりも低く（例えばほぼ０秒）設定されている。これにより、ＮＯＲゲート（Ｘ１、Ｘ２、Ｘ３、Ｘ４）は、入力信号が変化し「Ｌ」から「Ｈ」へ立ち上がるクロック信号を出力する場合は所定の遅延時間（０．５Ｔ）を有し、出力を「Ｌ」から「Ｈ」へ立ち上げる次のタイミングまでに「Ｈ」となった出力を再度「Ｌ」に設定（この遅延時間は例えばほぼ０秒）する機能を有したゲートとして構成されている。図２に示す４入力のＮＯＲゲートを、２入力のＮＯＲゲートＸ１、Ｘ３として用いるときには、使用しない入力端子を「Ｌ」＝０Ｖに予め固定しておけば良い。

図３はリセット信号生成回路４の構成例を示している。リセット信号生成回路４は、エッジ検出部３のエッジ検出信号ＥＤＥＴをそれぞれ入力する複数個（４個）のＡＮＤゲート２１〜２４を備える。これらのＡＮＤゲート２１〜２４は、１〜４段目のＮＯＲゲートＸ１〜Ｘ４の出力信号ＰＨ１〜ＰＨ４をそれぞれ入力し、これらの論理積演算結果をそれぞれ出力する。

特に、ＡＮＤゲート２１は、１段目のＮＯＲゲートＸ１の出力信号ＰＨ１とエッジ検出信号ＥＤＥＴの論理積演算結果をリセット信号ＲＳ１１として出力する。ＡＮＤゲート２２は、２段目のＮＯＲゲートＸ２の出力信号ＰＨ２とエッジ検出信号ＥＤＥＴの論理積演算結果をリセット信号ＲＳ２２として出力する。ＡＮＤゲート２３は、３段目のＮＯＲゲートＸ３の出力信号ＰＨ３とエッジ検出信号ＥＤＥＴの論理積演算結果をリセット信号ＲＳ２１として出力する。ＡＮＤゲート２４は、４段目のＮＯＲゲートＸ４の出力信号ＰＨ４とエッジ検出信号ＥＤＥＴの論理積演算結果をリセット信号ＲＳ１２として出力する。

前記した構成の作用について図４〜図８７をも参照しながら説明する。まず図４を参照して、各ＮＯＲゲートＸ１〜Ｘ４の入出力動作を説明する。各ＮＯＲゲートＸ１〜Ｘ４の動作はほぼ同一なため、代表してＮＯＲゲートＸ２の動作説明を行う。

ＮＯＲゲートＸ２は、全ての入力端子ＩＮ１〜ＩＮ４が「Ｈ」→「Ｌ」となった時点から、電流源１５が所定速度でノードＮ１の容量に電流を充電させることで徐々に入力ノードＮ１の電圧を上昇し、このノードＮ１の電圧が所定の閾値電圧（インバータ２０の論理閾値）に達したタイミングで「Ｈ」出力する（図４のタイミングｔ２）。この充電時間から定まる遅延時間（０．５Ｔ）は、電流源１５の電流値を定める制御信号Ｔbiasによって制御できる。また、ＮＯＲゲートＸ２は、入力端子ＩＮ１〜ＩＮ４のうち何れかの入力端子が「Ｌ」→「Ｈ」になると、このノードＮ１の容量の充電電圧が放電されしきい値電圧を下回ったタイミングで急速に（ほぼ０秒で）「Ｌ」を出力する（図４のタイミングｔ３）。このように、ＮＯＲゲートＸ２は、立上り時と立下り時の時定数が互いに異なり、立上り時の時定数を制御信号Ｔbiasで制御できる特性を有する。

ＮＯＲゲートＸ４はＮＯＲゲートＸ２と同じ動作を行うものであり、ＮＯＲゲートＸ１、Ｘ３は、ＮＯＲゲートＸ２、Ｘ４とは２入力であるか４入力であるかの違いがあるものの未使用の入力を「Ｌ」としてＭＯＳスイッチをＯＦＦで固定しているため、これらのＮＯＲゲートＸ１〜Ｘ４は同様の動作となる。これらのＮＯＲゲートＸ１〜Ｘ４は、制御信号Ｔbiasにより調整可能な電流源１５と、電流源１５による充電を切換可能なＭＯＳトランジスタ（スイッチ相当）１６〜１９とにより構成されている。このため、制御信号Ｔbiasにより電流源１５の定電流量を調整することで電圧の立上り時間を容易に調整できる。

次に、図５を参照して、リング発振の基本的動作を説明する。ここで、リセット信号生成回路４のリセット信号ＲＳ１１、ＲＳ１２、ＲＳ２１，ＲＳ２２の初期値を全て「Ｌ」と仮定する。クロック発振動作の定常状態を考慮した場合、各ＮＯＲゲートＸ１〜Ｘ４の出力信号ＰＨ１〜ＰＨ４は順次「Ｈ」に入れ替わり変化する。例えば、ＮＯＲゲートＸ１の出力信号ＰＨ１が「Ｈ」になったタイミングを考慮する。

このとき、ＮＯＲゲートＸ１の出力信号ＰＨ１が「Ｈ」に変化したタイミングでＮＯＲゲートＸ３とＸ４に「Ｈ」が入力されるため出力信号ＰＨ３とＰＨ４の「Ｌ」が確定し、ＮＯＲゲートＸ２の入力が全て「Ｌ」に確定する（図５のｔ１１）。ＮＯＲゲートＸ２はこのタイミングｔ１１から図４に示す充電動作を開始する。そして、所定の遅延時間（０．５Ｔ）の経過後にＮＯＲゲートＸ２の出力信号ＰＨ２が「Ｌ」から「Ｈ」に変化する。ＮＯＲゲートＸ２の出力信号ＰＨ２が「Ｈ」に変化したタイミングにおいてＮＯＲゲートＸ１の入力に「Ｈ」が入力されるため、ＮＯＲゲートＸ１の出力信号ＰＨ１は瞬時に「Ｌ」に再設定される（図５のｔ１２）。

他方、ＮＯＲゲートＸ２の出力信号ＰＨ２が「Ｈ」になるタイミングｔ１２では、ＮＯＲゲートＸ１とＸ４に「Ｈ」が入力されるため出力信号ＰＨ１とＰＨ４の「Ｌ」が確定し、ＮＯＲゲートＸ３の入力が全て「Ｌ」に確定する。ＮＯＲゲートＸ３はこのタイミングｔ１２から図４に示す充電動作を開始する。すると、このタイミングｔ１２から所定の遅延時間（０．５Ｔ）の経過後にＮＯＲゲートＸ３の出力信号ＰＨ３が「Ｌ」から「Ｈ」に変化する。ＮＯＲゲートＸ２の入力に「Ｈ」が入力されるため、ＮＯＲゲートＸ２の出力信号ＰＨ２は瞬時に「Ｌ」に再設定される（図５のｔ１３）。

ＮＯＲゲートＸ３の出力信号ＰＨ３が「Ｈ」に変化したタイミングでは、ＮＯＲゲートＸ１とＸ２に「Ｈ」が入力されるため出力信号ＰＨ１とＰＨ２の「Ｌ」が確定し、ＮＯＲゲートＸ４の入力が全て「Ｌ」に確定する。ＮＯＲゲートＸ４はこのタイミングｔ１３から図４に示す充電動作を開始する。そして、所定の遅延時間（０．５Ｔ）の遅延後にＮＯＲゲートＸ４の出力信号ＰＨ４が「Ｌ」から「Ｈ」に変化する。ＮＯＲゲートＸ２の入力に「Ｈ」が入力されるため、ＮＯＲゲートＸ３の出力信号ＰＨ３は瞬時に「Ｌ」に再設定される（図５のｔ１４）。

ＮＯＲゲートＸ４の出力信号ＰＨ４が「Ｈ」に変化したタイミングでは、ＮＯＲゲートＸ２とＸ３の入力に「Ｈ」が入力されるため出力信号ＰＨ２とＰＨ３の「Ｌ」が確定し、ＮＯＲゲートＸ１の入力が全て「Ｌ」に確定する。ＮＯＲゲートＸ１はこのタイミングｔ１４から図４に示す充電動作を開始する。そして、所定の遅延時間（０．５Ｔ）の経過後にＮＯＲゲートＸ１の出力信号ＰＨ１が「Ｌ」から「Ｈ」に変化する。ＮＯＲゲートＸ４の入力に「Ｈ」が入力されるため、ＮＯＲゲートＸ４の出力信号ＰＨ４は瞬時に「Ｌ」に再設定される（図５のｔ１５）。このような動作が出力信号ＰＨ１〜ＰＨ４で繰り返し生じる。このため、「Ｌ」から「Ｈ」へ変化するクロック信号が所定の遅延時間（0.5Ｔ）で遅延しながら各遅延回路Ｘ1〜Ｘ4を伝播し、かつ、「Ｈ」となった後、再度、「Ｌ」に設定される４相のクロック信号を得ることができる。これは、偶数相リング発振器2が、クロック信号が各遅延回路を所定の遅延時間で伝播するフィードバックループと、各遅延回路がクロック信号を出力後、その出力をクロック出力前の状態に再設定するフードバックループを有しているためである。偶数相リング発振器２はこの４相リング発振器のうちの偶数相（２相）の出力クロック信号のみをＯＲゲート５に出力する。

偶数相リング発振器２を構成する遅延ＮＯＲゲートＸ１〜Ｘ４の遅延時間（０．５Ｔ）は制御信号Ｔbiasによって調整できる。偶数相リング発振器２の発振周波数ｆはｆ＝１／（０．５Ｔ×４）で定まるため、制御信号Ｔbiasを調整し、周波数ｆを正確に制御することで遅延時間（０．５Ｔ）も正確に制御できる。周波数制御部６は、例えば、偶数相リング発振器２と同一の発振周波数で発振するレプリカの偶数相リング発振器１１の発振を、基準周波数信号に対しフェーズロックすることで周波数を正確に制御する。ただし、基準周波数にも誤差が存在するため、偶数相リング発振器２の発振周波数ｆ及び遅延時間（０．５Ｔ）には、その誤差が残る。ＰＬＬ回路７の詳細な動作は一般的なもの（非特許文献１）であり、説明を省略する。

偶数相リング発振器２の基本的動作の説明は以上となる。次に、エッジ検出信号ＥＤＥＴに応じたリセット信号生成回路４によるリセット制御動作の詳細について説明する。エッジ検出信号ＥＤＥＴは、データ入力信号ＤＩＮが変化したタイミングで短パルス状に生じる信号である。このエッジ検出信号ＥＤＥＴが発生したタイミング付近とエッジから１データ時間後の付近とではデータ値が変化し、この２つのタイミング付近においてデータ入力信号ＤＩＮの電圧レベルは不安定である。よって、このエッジ検出信号ＥＤＥＴを生じたタイミングから１データ時間の中心となるエッジの発生から所定の遅延時間（０．５Ｔ）遅れたタイミングでデータ入力信号ＤＩＮを保持することが望ましい。

しかし、比較対象例Ｘとして後述するように、クロックを出力した直後の遅延ゲート回路に再度クロックを発生させる制御を行うと回路の誤動作につながり、正常なサンプリングクロックを生じさせることが困難となることがある。そこで、本実施形態では、エッジ検出信号ＥＤＥＴのエッジ発生タイミングから１基本時間Ｔ以内にクロック信号が出現する出力信号ＰＨ２又はＰＨ４の何れか一方のクロック発生タイミングを選択的に調整することで、極力良いタイミングで出力信号ＰＨ２又はＰＨ４のサンプリングクロックを発生させるようにしている。

図６（ａ）及び図６（ｂ）には、例えばエッジ検出信号ＥＤＥＴに対し偶数相リング発振器２の発振位相が進んでいる場合の信号変化を概略的に示している。図６（ａ）に示すように、偶数相リング発振器２が順次クロック信号を出力信号ＰＨ１〜ＰＨ４として出力していることを想定する（図６（ａ）のｔ３１）。このとき、データ入力信号ＤＩＮのレベルが「Ｌ」→「Ｈ」又は「Ｈ」→「Ｌ」に切換わり、エッジ検出信号ＥＤＥＴを生じたものと仮定する（図６（ａ）のｔ３２）。

図６（ａ）に示す例では、出力信号ＰＨ２とＰＨ４のうちエッジ検出信号ＥＤＥＴの発生後の１基本時間Ｔ内において出力信号ＰＨ２が「Ｌ」から「Ｈ」に切換わる（図６（ａ）中のＡ参照）。この場合、この切換タイミングから出力信号ＰＨ２が０．５Ｔ未満の時間で変化している。すると、データ入力信号ＤＩＮが変化直後にサンプリングされてしまうことになるため、データ入力信号ＤＩＮを正確にサンプリングできない虞がある。このため、データ入力信号ＤＩＮのサンプリングタイミングをエッジ検出信号ＥＤＥＴの発生タイミングから所定の遅延時間（０．５Ｔ）遅らせることが望ましい（図６（ａ）のＰＨ２のＡ部分参照）。

本実施形態のリセット信号生成回路４は、ＡＮＤゲート２１〜２４がエッジ検出信号ＥＤＥＴと出力信号ＰＨ１〜ＰＨ４の論理和演算結果を出力している。このため、図６（ｂ）に示すように、リセット信号生成回路４は、エッジ検出信号ＥＤＥＴと出力信号ＰＨ１の論理和となるリセット信号ＲＳ１１に一瞬「Ｈ」となる信号を出力する。

リセット信号ＲＳ１１が入力されるＮＯＲゲートＸ２は、出力信号ＰＨ１が「Ｌ」から「Ｈ」に変化したタイミングｔ３３においてノードＮ１の充電が開始される（前述説明参照）ものの、このタイミングｔ３３から所定の遅延時間（０．５Ｔ）以内にエッジ検出信号ＥＤＥＴを生じると、ＮＯＲゲートＸ２内のＭＯＳトランジスタ（１６〜１９の何れか）が一瞬スイッチオンとなり、ＮＯＲゲートＸ２の入力容量の充電電圧が再度放電リセットされることになる（図６（ｂ）のタイミングｔ３２参照）。これにより、クロック出力（ＮＯＲゲートＸ２出力の「Ｌ」から「Ｈ」へのアップエッジ変化）までの遅延時間計測開始タイミングをエッジ検出信号ＥＤＥＴに同期させている。

再度放電リセットされたタイミングｔ３２から所定の遅延時間（０．５Ｔ）経過後に、ＮＯＲゲートＸ２のノードＮ１の容量の充電電圧がしきい値に達することになるため、ＮＯＲゲートＸ２の出力信号ＰＨ２が「Ｈ」に変化する。この出力信号ＰＨ２はＯＲゲート５を通過してクロック信号ＲＣＬＫとしてラッチ回路１００のクロック端子に入力される。このため、ラッチ回路１００は、このタイミングでデータ入力信号ＤＩＮを保持する。これにより、エッジ検出信号ＥＤＥＴの発生タイミングから所定の遅延時間（０．５Ｔ）の経過タイミングでデータ入力信号ＤＩＮを保持することができ、正確なデータを保持できるようになる。また、エッジ検出信号ＥＤＥＴが発生した瞬間（図６（ｂ）のタイミングｔ３２参照）において、出力信号ＰＨ２、ＰＨ３、ＰＨ４は「Ｌ」のため、ＡＮＤゲート２２、２３、２４の出力は「Ｌ」のままである。よって、ＮＯＲゲートＸ１、Ｘ３、Ｘ４のクロック出力までの遅延時間計測開始タイミングがリセットされることはない。その後、エッジ検出信号ＥＤＥＴの発生が無ければ、前述したように、出力信号ＰＨ２が「Ｈ」に変化したことにより、出力信号ＰＨ３、ＰＨ４が所定の遅延時間（０．５Ｔ）で順次「Ｈ」に変化して発振は継続する。

図７（ａ）及び図７（ｂ）には、例えばエッジ検出信号ＥＤＥＴに対し偶数相リング発振器２の発振位相が遅れている場合の信号変化を概略的に示している。図７（ａ）に示すように、偶数相リング発振器２が順次クロック信号をＰＨ１〜ＰＨ４として出力していることを想定する（図７（ａ）のｔ４１参照）。このとき、データ入力信号ＤＩＮのレベルが「Ｌ」→「Ｈ」又は「Ｈ」→「Ｌ」に切換わり、エッジ検出信号ＥＤＥＴを生じたものと仮定する（図７（ａ）のｔ４２）。

図７（ａ）に示す例では、エッジ検出信号ＥＤＥＴの発生後の１基本時間Ｔ内において、出力信号ＰＨ２が「Ｌ」から「Ｈ」に切換わっている（図７（ａ）のＡ２部分参照）。この場合、このエッジ検出信号ＥＤＥＴの発生タイミングｔ４２から出力信号ＰＨ２が０．５Ｔを超える時間で変化してしまっている。すると、データ入力信号ＤＩＮのレベルが変化したタイミングから０．５Ｔを超える時間を経過した後にサンプリングされてしまうことになるため、データ入力信号ＤＩＮが次のデータに変化を始め、正確にサンプリングできない虞がある。このため、データ入力信号ＤＩＮのサンプリングタイミングをエッジ検出信号ＥＤＥＴの発生タイミングから０．５Ｔだけ遅らせる、すなわち、想定されるタイミングよりも速く出力信号ＰＨ２を「Ｈ」にすることが望ましい（図７（ａ）のＰＨ２のＡ２部分参照）。

本実施形態のリセット信号生成回路４は、ＡＮＤゲート２１〜２４がエッジ検出信号ＥＤＥＴと出力信号ＰＨ1〜ＰＨ４の論理和演算結果を出力している。このため、図６（ｂ）に示すように、リセット信号生成回路４は、エッジ検出信号ＥＤＥＴと出力信号ＰＨ４の論理和となるリセット信号ＲＳ１２に一瞬「Ｈ」となる信号を出力する。

リセット信号ＲＳ１２が入力されるＮＯＲゲートＸ４は、その入力端子にリセット信号ＲＳ１２が「Ｈ」として与えられるため、その出力を「Ｌ」とする（図７（ａ）のｔ４２）。また、リセット信号ＲＳ１２が「Ｌ」に戻った後もＮＯＲゲートＸ４のノードＮ１は放電されているため、一定期間（０．５Ｔ）出力は「Ｌ」のままである。この瞬間の出力信号ＰＨ１、ＰＨ２、ＰＨ３は「Ｌ」のため、ＮＯＲゲートＸ２の入力が全て「Ｌ」で確定し、ＮＯＲゲートＸ２はこのタイミングｔ４２から図４に示す充電動作を開始する。このようにして、クロック出力（ＮＯＲゲートＸ２の出力の「Ｌ」から「Ｈ」へのアップエッジ変化）までの遅延時間計測開始タイミングをエッジ信号に同期させている。そして、０．５Ｔの遅延後にＮＯＲゲートＸ２の出力信号ＰＨ２が「Ｌ」から「Ｈ」に変化する。この場合、想定されるタイミングよりも速く出力信号ＰＨ２を「Ｈ」にすることができる。また、エッジ検出信号ＥＤＥＴが発生した瞬間（図７（ｂ）のタイミングｔ４２参照）において、出力信号ＰＨ１、ＰＨ２、ＰＨ３は「Ｌ」のため、ＡＮＤゲート２１、２２、２３の出力は「Ｌ」のままである。よって、ＮＯＲゲートＸ１、Ｘ３、Ｘ４のクロック出力までの遅延時間計測開始タイミングがリセットされることはない。その後、エッジ検出信号ＥＤＥＴの発生が無ければ、前述したように、出力信号ＰＨ２が「Ｈ」に変化したことにより、出力信号ＰＨ３、ＰＨ４が所定の遅延時間（０．５Ｔ）で順次「Ｈ」に変化して発振は継続する。

この出力信号ＰＨ２はＯＲゲート５を通過してラッチ回路１００のクロック端子に入力されるため、ラッチ回路１００は、このタイミングｔ４３においてデータ入力信号ＤＩＮを保持する。これにより、エッジ検出信号ＥＤＥＴの発生タイミングｔ４２から所定の遅延時間（０．５Ｔ）の経過タイミングにおいてデータ入力信号ＤＩＮを保持することができ、正常なデータを保持できるようになる。

以上、説明したように本実施形態によれば、リセット信号生成回路４はエッジ検出信号ＥＤＥＴの発生タイミングから１基本時間Ｔ以内にクロックが出力されるＮＯＲゲートＸ２又はＸ４を１つ選択しリセットするリセット信号ＲＳ１１、ＲＳ１２、ＲＳ２１、ＲＳ２２を出力することで、ＮＯＲゲートＸ２又はＸ４の遅延時間計測開始タイミングをエッジ検出信号ＥＤＥＴの発生タイミングｔ３２、ｔ４２に同期している。すると、当該エッジの発生タイミングから所定の遅延時間（０．５Ｔ）経過後のタイミングにクロック出力信号ＰＨ２、ＰＨ４を調整制御できるので、データ入力信号ＤＩＮが変化すれば、エッジを検出しデータ入力信号ＤＩＮを正常に保持できる。

データの送信側と受信側の基準周波数信号源の周波数誤差がある場合、データが連続する区間において、保持部１００へのクロックが１データ時間の中心からずれ始め、そのずれが蓄積される。その後、データ変化のエッジを検出した場合、リセット信号生成回路４はエッジ検出のタイミングから、クロック信号を出力するＮＯＲゲートＸ２、Ｘ４のうち１基本時間Ｔ以内にクロックを出力する、つまり、前回のクロック出力が１基本時間Ｔより以前であるゲートを選択し、クロック出力までの遅延時間計測開始タイミングを同期させる。これにより、全てのＮＯＲゲートＸ１〜Ｘ４のクロック出力が、１基本時間Ｔ以内で連続しないため、ＮＯＲゲートＸ１〜Ｘ４の急峻な回路動作を防ぎ、回路の誤動作を防止できる。回路誤動作の詳細な具体例は比較対象Ｘとして後述する。

また、エッジ検出部３は、ＥＸＯＲゲート３ａと遅延回路３ｂを用いてデータ信号を入力してデータ入力信号ＤＩＮが変化することに応じて一瞬「Ｈ」となるエッジ信号を出力し、リセット信号生成回路４は、エッジ信号についてＡＮＤゲート（論理ゲート）２１〜２４を通してリセット信号ＲＳ１１、ＲＳ１２、ＲＳ２１を出力するのみであるため、最も単純な回路により構成可能にしつつ、エッジ信号がリセット信号として伝播する伝搬遅延を最小にできる。また、エッジ検出部３、リセット信号生成回路４の各ゲートの遅延によるタイミング信号のずれは、ダミーゲートを用いて調整すれば良い（図示せず）。

（第２実施形態）
図８〜図１２は第２実施形態を示す。第１実施形態では正論理で動作する場合の例を示したが、第２実施形態では負論理で動作する場合の例を示す。

図８には図１に対応した構成例を示す。この図８に示す構成が図１と異なるところは、偶数相リング発振器２の構成であり、ＮＯＲゲートＸ１〜Ｘ４に替えてＮＡＮＤゲートＸ１１〜Ｘ１４を設けて偶数相リング発振器３２を構成したところである。また、図８に示す構成において、図１に記載した保持部１００は、ダウンエッジ（「Ｈ」から「Ｌ」への変化）で入力をサンプリングするラッチ回路１００に変更されている。ここで、偶数相リング発振器３２内の各ＮＡＮＤゲートＸ１１〜Ｘ１４間の結線関係は、偶数相リング発振器２内の各ＮＯＲゲートＸ１〜Ｘ４間の結線関係と同様である。そこで、ＮＡＮＤゲートＸ１１〜Ｘ１４の構成説明を行い、その他の構成説明を省略する。

ＮＡＮＤゲートＸ１１〜Ｘ１４の構成例を図９に示す。この図９に示すように、ＮＡＮＤゲートＸ１１〜Ｘ１４は、ディレイ回路４０ａとコンパレータ回路４０ｂとを備える。
ディレイ回路４０ａは、入力ノードＮ２とグランドとの間に接続され、制御信号Ｔbiasにより電流量を調整制御可能な電流源３５と、電源電圧Ｖｃｃが与えられる電源電圧供給端子１３と電流源３５の電流源端子ノードＮ２との間に並列接続された４個のＰチャネル型のＭＯＳトランジスタ（スイッチ相当）３６〜３９と、を備える。

また、コンパレータ回路４０ｂは電流源３５とスイッチ３６〜３９の共通接続ノードＮ２の電圧を一定の閾値と比較してデジタルレベルに変換出力するもので、例えば２個のインバータ３０を縦続接続して構成されている。この場合、閾値はインバータ３０の論理閾値（一般に電源電圧の半分）となる。ＭＯＳトランジスタ３６〜３９はそのオフ時にソースドレイン間容量、ドレインゲート間容量を備えると共に、インバータ３０が入力寄生容量を備えており、これらの容量成分に蓄積された電圧から電流源２５により電流を引いて放電する際の時定数に応じて所定の遅延時間（０．５Ｔ）の立下り遅れを実現する。

また、各ＭＯＳトランジスタ３６〜３９は、各入力端子ＩＮ１１〜ＩＮ１４に「Ｌ」が与えられてオンした時のオン抵抗が低く設定されており、これによりＭＯＳトランジスタ３６〜３９の何れかがオンしたときの充電時の時定数が、前記容量放電時の時定数よりも低く（例えばほぼ０Ｔ）設定されている。これにより、ＮＡＮＤゲート（Ｘ１１、Ｘ１２、Ｘ１３、Ｘ１４）は、入力信号が変化し「Ｈ」から「Ｌ」へ立ち下がるクロック信号を出力する場合は所定の遅延時間（0.5Ｔ）を有し、出力を「Ｈ」から「Ｌ」へ立ち下げる次のタイミングまでに「Ｌ」となった出力を再度「Ｈ」に設定（この遅延時間は例えばほぼ0秒）する機能を有したゲートとして構成されている。図９に示す４入力のＮＡＮＤゲートを、２入力のＮＡＮＤゲートＸ１１、Ｘ１３として用いるときには、使用しない入力端子を「Ｈ」（例えば＝５Ｖ）に予め固定すると良い。

図１０はリセット信号生成回路４に代わるリセット信号生成回路３４の構成例を示している。リセット信号生成回路３４がリセット信号生成回路４と異なるところはＡＮＤゲート２１〜２４に代えてＯＲゲート４１〜４４を用いており、エッジ検出部３の出力をＮＯＴゲート４５により反転してＯＲゲート４１〜４４に入力させているところである。すなわち、リセット信号生成回路３４は、エッジ検出部３からＮＯＴゲート４５を通じて「Ｈ」を通常入力し、エッジ検出部３がエッジを検出したタイミングにおいて一瞬「Ｌ」となる信号を、各ＯＲゲート４１〜４４に入力させる。このとき、各ＮＡＮＤゲートＸ１１〜Ｘ１４の出力信号ＰＨ１〜ＰＨ４が「Ｌ」となっているときにリセット信号ＲＳ１１、ＲＳ１２、ＲＳ２１、ＲＳ２２は一瞬「Ｌ」として出力される。

図１１にＮＡＮＤゲートの作用説明を示す。各ＮＡＮＤゲートＸ１１〜Ｘ１４の動作はほぼ同一なため、代表してＮＡＮＤゲートＸ１２の動作説明を行う。ＮＡＮＤゲートＸ１２は、全ての入力端子ＩＮ１１〜ＩＮ１４が「Ｌ」→「Ｈ」となった時点（図１１のｔ５１）からディレイ回路４０ａのノードＮ２の容量の蓄積電圧（Ｖｃｃ）を電流源３５により低下させる。電流源３５は、ノードＮ２の容量の蓄積電圧から電流が放電されることで徐々に電圧を低下させ、このノードＮ２の入力電圧が所定の閾値電圧（インバータ３０の論理閾値）に達したタイミングで「Ｌ」出力する（図１１のｔ５２）。この充電時間から定まる遅延時間（０．５Ｔ）は、電流源３５の電流値を定める制御信号Ｔbiasによって制御できる。また、ＮＡＮＤゲートＸ１２は、入力端子ＩＮ１１〜ＩＮ１４のうち何れかの入力端子が「Ｈ」→「Ｌ」になると、このノードＮ２の容量が充電されしきい値電圧を上回ったタイミングで急速に（ほぼ０秒で）「Ｈ」を出力する（図１１のｔ５３）。このように、ＮＡＮＤゲートＸ１２は、立下り時と立上り時の時定数が互いに異なり、立下がり時の時定数を制御信号Ｔbiasで制御できる特性を有する。

ＮＡＮＤゲートＸ１４はＮＡＮＤゲートＸ１２と同じ動作を行うものであり、ＮＡＮＤゲートＸ１１、Ｘ１３は、ＮＡＮＤゲートＮ１２、Ｘ１４とは２入力であるか４入力であるかの違いがあるものの、未使用の入力を「Ｈ」としてＭＯＳスイッチをＯＦＦで固定しているため、これらのＮＡＮＤゲートＸ１１〜Ｘ１４は同様の動作を行う。これらのＮＡＮＤゲートＸ１１〜Ｘ１４は、制御信号Ｔbiasにより調整可能な電流源３５と、電流源３５による放電を切換可能なＭＯＳトランジスタ（スイッチ相当）３６〜３９とにより構成されている。このため、制御信号Ｔbiasにより電流源３５の定電流量を調整することで電圧の立下がり時間を容易に調整できる。

次に、図１２を参照してリング発振の基本的動作を説明する。ここで、リセット信号生成回路３４のリセット信号ＲＳ１１、ＲＳ１２、ＲＳ２１、ＲＳ２２の初期値を全て「Ｈ」と仮定する。発振動作の定常状態を考慮した場合、各ＮＡＮＤゲートＸ１１〜Ｘ１４の出力信号ＰＨ１１〜ＰＨ１４は順次「Ｌ」に入れ替わり変化する。例えば、ＮＡＮＤゲートＸ１１の出力信号ＰＨ１が「Ｌ」になったタイミングを考慮する。

このとき、ＮＡＮＤゲートＸ１１の出力信号ＰＨ１が「Ｌ」に変化したタイミングでＮＡＮＤゲートＸ１３とＸ１４に「Ｌ」が入力されるため、出力信号ＰＨ３とＰＨ４の「Ｈ」が確定し、ＮＡＮＤゲートＸ１２の入力が全て「Ｈ」に確定する（図１２のｔ６１）。ＮＡＮＤゲートＸ１２はこのタイミングｔ６１から図１１に示す放電動作を開始する。そして、所定の遅延時間（０．５Ｔ）の経過後にＮＡＮＤゲートＸ１２の出力信号ＰＨ２が「Ｈ」から「Ｌ」に変化する。ＮＡＮＤゲートＸ１２の出力信号ＰＨ２が「Ｌ」に変化したタイミングにおいてＮＡＮＤゲートＸ１１の入力に「Ｌ」が入力されるため、ＮＡＮＤゲートＸ１１の出力信号ＰＨ１１は瞬時に「Ｈ」に再設定される（図１２のｔ６２）。

他方、ＮＡＮＤゲートＸ１２の出力信号ＰＨ２が「Ｌ」になるタイミングｔ６２では、ＮＡＮＤゲートＸ１１とＸ１４に「Ｌ」が入力されるため出力信号ＰＨ１とＰＨ４の「Ｈ」が確定し、この変化タイミングでＮＡＮＤゲートＸ１３の入力が全て「Ｈ」に確定する。ＮＡＮＤゲートＸ１３はこのタイミングｔ６２から図１１に示す放電動作を開始する。すると、このタイミングｔ６２から所定の遅延時間（０．５Ｔ）の経過後にＮＡＮＤゲートＸ１３の出力信号ＰＨ３が「Ｈ」から「Ｌ」に変化する（図１２のｔ６３）。ＮＡＮＤゲートＸ１２に「Ｌ」が入力されるため、ＮＡＮＤゲートＸ１２の出力信号ＰＨ１２が瞬時に「Ｈ」に再設定される（図１２のｔ６３）。

ＮＡＮＤゲートＸ１３の出力信号ＰＨ３が「Ｌ」に変化したタイミングでは、ＮＡＮＤゲートＸ１１とＸ１２に「Ｌ」が入力されるため出力信号ＰＨ１とＰＨ２の「Ｈ」が確定し、ＮＡＮＤゲートＸ１４の入力が全て「Ｈ」に確定する（図１２のｔ６３）。ＮＡＮＤゲートＸ１４はこのタイミングｔ６３から図１１に示す放電動作を開始する。そして、０．５Ｔの遅延後にＮＡＮＤゲートＸ１４の出力信号ＰＨ４が「Ｈ」から「Ｌ」に変化する。ＮＡＮＤゲートＸ１３の入力に「Ｌ」が入力されるため、ＮＡＮＤゲートＸ１３の出力信号ＰＨ１３は瞬時に「Ｈ」に再設定される（図１２のｔ６４）。

ＮＡＮＤゲートＸ１４の出力信号ＰＨ４が「Ｌ」に変化したタイミングでは、ＮＡＮＤゲートＮ１２とＸ１３の入力に「Ｌ」が入力されるため出力信号ＰＨ２とＰＨ３の「Ｈ」が確定し、ＮＡＮＤゲートＸ１１の入力が全て「Ｈ」に確定する。ＮＡＮＤゲートＸ１１はこのタイミングｔ６４から図１１に示す放電動作を開始する。そして、所定の遅延時間（０．５Ｔ）の経過後にＮＡＮＤゲートＸ１１の出力信号ＰＨ１１が「Ｈ」から「Ｌ」に変化する。ＮＡＮＤゲートＮ１４の入力に「Ｌ」が入力されるため、ＮＡＮＤゲートＸ１４の出力信号ＰＨ１４は瞬時に「Ｈ」に再設定される（図１２のｔ６５）。このような動作が出力信号ＰＨ１〜ＰＨ４で繰り返し生じる。このため、「Ｈ」から「Ｌ」へ変化するクロック信号が所定の遅延時間（０．５Ｔ）で遅延しながら各遅延回路Ｘ１１〜Ｘ１４を伝播し、かつ、「Ｌ」となった後、再度、「Ｈ」に設定される４相のクロック信号を得ることができる。これは、偶数相リング発振器３２が、所定の遅延時間で各遅延回路をクロック信号が伝播するフィードバックループと、各遅延回路がクロック信号を出力後、その出力をクロック出力前の状態に再設定するフィードバックループを有しているためである。

偶数相リング発振器３２を構成する遅延ＮＡＮＤゲートＸ１１〜Ｘ１４の遅延時間（０．５Ｔ）は制御信号Ｔbiasによって調整できる。偶数相リング発振器３２の発振周波数ｆはｆ＝１／（０．５Ｔ×４）で定まるため、制御信号Ｔbiasを調整し、周波数ｆを正確に制御することで遅延時間（０．５Ｔ）も正確に制御できる。周波数制御部６（ＰＬＬ回路７）の動作は前述実施形態の説明と同様であるため説明を省略する。偶数相リング発振器３２の基本的動作の説明は以上となる。

また、リセット信号生成回路３４は、第１実施形態と比較して、ＡＮＤをＯＲとして負論理の「Ｌ」で遅延時間計測開始タイミングをリセットするリセット信号ＲＳ１１、ＲＳ１２、ＲＳ２１、ＲＳ２２を出力するようになっているため、前述の第１実施形態と同様に、極力良いタイミングで出力信号ＰＨ２又はＰＨ４のサンプリングクロック（本実施形態ではダウンエッジ）を発生させることができる。

以上説明したように、本実施形態のように負論理であっても同様の作用効果を奏する。
（第３実施形態）
図１３〜図１５は第３実施形態を示す。この第３実施形態では、前述実施形態における偶数相リング発振器２、３２をさらに一般的な形態で示す。図１３に示すように、偶数相リング発振器５２は、遅延回路Ｘ２１〜Ｘ２４が偶数個（４個）縦続接続すると共にリング状にフィードバック接続して構成されている。遅延回路Ｘ２１〜Ｘ２４は、入力信号が変化してから、「Ｌ」から「Ｈ」に変化するクロック信号を出力するまでの遅延時間を制御信号Ｔbiasにより調整する機能を有する。さらに、クロック信号を出力する次のタイミングまでに「Ｈ」となった出力を再度「Ｌ」に設定する機能を有する。２段目の遅延回路Ｘ２１と４段目の遅延回路Ｘ２４は、リセット信号（ＲＳ２１、ＲＳ２２）によって、入力信号が変化してからクロック信号を出力するまでの遅延時間の計測開始タイミングをリセット制御する機能を備えている。

各遅延回路Ｘ２１〜Ｘ２４は、それぞれ、前述実施形態に示したＮＯＲゲートＸ１〜Ｘ４、ＮＡＮＤゲートＸ１１〜Ｘ１４、または、他の遅延回路を用いて構成されているものであり、互いに同一構成のものを用いている。第１、第２実施形態に示すような遅延ゲートに限られず、例えば複数の遅延ゲートを組合せて構成しても良い。さらに、出力電圧が「Ｈ」となった後、再度「Ｌ」にリセットする機能は、第１及び第２実施形態のように遅延回路Ｘ２１〜Ｘ２４の出力を各遅延回路の入力にフィードバックすることで実現できる。本実施形態では、遅延回路Ｘ２２の出力が「Ｌ」から「Ｈ」へ変化すると遅延回路Ｘ２１の出力が「Ｌ」に設定され、遅延回路Ｘ２３の出力が「Ｌ」から「Ｈ」へ変化すると遅延回路Ｘ２２の出力が「Ｌ」に設定され、遅延回路Ｘ２４の出力が「Ｌ」から「Ｈ」へ変化すると遅延回路Ｘ２３の出力が「Ｌ」に設定され、遅延回路Ｘ２１の出力が「Ｌ」から「Ｈ」へ変化すると遅延回路Ｘ２４の出力が「Ｌ」に設定されるフィードバックが構成されているとして説明する。このフィードバックループは、第１及び第２実施形態で示したように遅延回路の構成毎に実現可能であり、かつ、以降で述べるＣＤＲ動作に影響しないため、図１３には記載していない。各遅延回路Ｘ２１〜Ｘ２４の出力が「Ｈ」から「Ｌ」に設定されるタイミングは、出力が「Ｌ」から「Ｈ」に変化する次のタイミングまでで良く限定されない。また、第２実施形態のように、「Ｈ」から「Ｌ」となるクロック信号を用いて構成しても良い。これらの遅延回路Ｘ２１〜Ｘ２４は、それぞれ基準周波数信号源８を用いた周波数制御部６に接続された制御信号Ｔbiasにより所定の遅延時間（０．５Ｔ）だけ電圧の立上りが遅延制御されている。本実施例における周波数制御部６は、ローカルの基準周波数信号源８と偶数相リング発振器５２の出力が接続される分周器５５と、周波数計測部５６と、バイアス信号を出力する制御回路５７と、により構成される。リセット信号生成回路５４は、エッジ検出信号ＥＤＥＴから偶数相リング発振器５２の位相をリセットする機能を有するものであり、遅延回路Ｘ２２、Ｘ２４にのみ遅延時間計測開始タイミングをリセット制御可能な機能を付加して構成されている。そして、遅延回路Ｘ２２およびＸ２４は、その出力がＯＲゲート５を通じてラッチ回路１００のクロック入力端子に入力されており、遅延回路Ｘ２２、Ｘ２４の出力信号ＰＨ２２、ＰＨ２４の「Ｌ」から「Ｈ」への変化（アップエッジ）信号がデータ入力信号ＤＩＮの２相のサンプリングクロックとして用いられている。

リセット信号生成回路５４は、偶数相リング発振器５２の自走発振状態において、次回のクロックを出力するタイミングが、エッジ検出信号ＥＤＥＴの発生タイミングから１基本時間Ｔ以内の位相関係にある遅延回路Ｘ２２又はＸ２４のいずれか一方の遅延時間計測開始タイミングを、各相の出力信号ＰＨ２１〜ＰＨ２４に基づいて選択的にリセットする。すると、出力信号ＰＨ２２、ＰＨ２４のそれぞれの立上りタイミング間の間隔に１基本時間Ｔ以上を確保できるようになる。

本実施形態に示す周波数制御部６内の構成について説明する。データ入力信号ＤＩＮからデータ受信する必要のない時間（例えば、システム起動時など）において、分周器５５は偶数相リング発振器５２の出力信号を分周し、周波数計測部５６が基準周波数信号源８の基準周波数信号を用いて偶数相リング発振器５２の発振周波数を計測する。制御回路５７は周波数が所定となるように制御信号Ｔbiasを調整し、偶数相リング発振器５２を構成する遅延回路Ｘ２１〜Ｘ２４の遅延時間を調整するフィードバックを行う。以上のように周波数制御部６は様々な構成を採用することが可能である。

本実施形態の作用について、図１４〜図１６を参照して説明する。送信部２００の側の基準周波数源から定まるデータ入力信号ＤＩＮの１データ時間と、周波数制御部６が制御する遅延回路Ｘ２１〜Ｘ２４の遅延時間（０．５Ｔ）から定まる１基本時間Ｔとの間にオフセットが生じていない場合を図１４に示す。遅延回路Ｘ２１〜Ｘ２４が所定の遅延時間（０．５Ｔ）づつ遅延させながらクロック信号をフィードバックし４相発振信号を出力する。前記した、遅延回路の出力をクロック出力前の状態に再設定するフィードバックループの設定から、各出力信号ＰＨ１〜ＰＨ４の発振波形は０．５Ｔ区間だけ「Ｈ」となり、その他の区間（１．５Ｔ区間）は「Ｌ」となる。エッジ検出部３が、データ入力信号ＤＩＮのエッジを検出すると、リセット信号生成回路５４は、このデータ入力信号ＤＩＮのエッジから１基本時間Ｔ以内に「Ｌ」から「Ｈ」へアップエッジ変化する出力信号ＰＨ２２又はＰＨ２４を現在の発振出力信号ＰＨ２１〜ＰＨ２４の位相状態から判断する。

リセット信号生成回路５４は、例えば出力信号ＰＨ２２がその対象となる信号となる場合には、遅延時間計測開始タイミングをエッジ検出タイミングと同期させるためのリセット信号ＲＳ１を遅延回路Ｘ２２に出力する（図１４のｔ７１、ｔ７３）。すると、遅延回路Ｘ２２は、そのタイミングから所定の遅延時間（０．５Ｔ）遅れたタイミングで「Ｌ」から「Ｈ」となるクロック信号を出力する（図１４のｔ７１ａ、ｔ７３ａ）。

逆に、リセット信号生成回路５４は、例えば出力信号ＰＨ４がその対象となる信号となる場合には、遅延時間計測開始タイミングをエッジ検出タイミングと同期させるためのリセット信号ＲＳ２を遅延回路Ｘ２４に出力する（図１４のｔ７２、ｔ７４）。すると、遅延回路Ｘ２４は、そのタイミングから所定の遅延時間（０．５Ｔ）遅れたタイミングで「Ｌ」から「Ｈ」となるクロック信号を出力する（図１４のｔ７２ａ、ｔ７４ａ）。このようにして、データ入力信号ＤＩＮの変化に同期して遅延回路Ｘ２２又はＸ２４の遅延時間計測開始タイミングを選択的にリセットする。

送信側の基準周波数源から定まるデータ入力信号ＤＩＮの１データ時間と、受信側の基準周波数源から定まるローカルの１基本時間Ｔとの間にオフセットがない場合には、図１４のデータ入力信号ＤＩＮの信号波形にサンプリングタイミングを丸印で示すように、データ入力信号ＤＩＮに同一状態が３個連続する区間のような場合も含めて、データ入力信号ＤＩＮの１データ時間の中心を正確にサンプリングできる。

次に、データ送信側の基準周波数信号源の周波数誤差が−５％、受信側の周波数誤差が＋５％の場合、つまり、データ入力信号ＤＩＮの１データ時間がローカルの１基本時間Ｔに対して−１０％のオフセットを生じている例について図１５を用いて説明する。前述と同様に、リセット信号生成回路５４は、出力信号ＰＨ２２がその対象となる信号となる場合には、遅延時間計測開始タイミングをエッジ検出タイミングと同期させるためのリセット信号ＲＳ１を遅延回路Ｘ２２に出力する（図１５のｔ８１、ｔ８３）。すると、遅延回路Ｘ２２は、そのタイミングから所定の遅延時間（０．５Ｔ）遅れたタイミングで「Ｌ」から「Ｈ」となるクロック信号を出力する（図１５のｔ８１ａ、ｔ８３ａ）。

また、リセット信号生成回路５４は、出力信号ＰＨ４がその対象となる信号となる場合には、遅延時間計測開始タイミングをエッジ検出タイミングと同期させるためのリセット信号ＲＳ２を遅延回路Ｘ２４に出力する（図１５のｔ８２、ｔ８４）。すると、遅延回路Ｘ２４は、そのタイミングから所定の遅延時間（０．５Ｔ）だけ遅れたタイミングで「Ｌ」から「Ｈ」となるクロック信号を出力する（図１５のｔ８２ａ、ｔ８４ａ）。

データ入力信号ＤＩＮの１データ時間がローカルの１基本時間Ｔに対して−１０％のオフセットを生じている場合であっても、図１５のデータ入力信号ＤＩＮの信号波形にサンプリングタイミングを丸印で示すように位相補償処理が行われることにより正確なデータを保持できるようになる。上記の効果は、第１〜第２実施形態でも同様に得られる。

＜比較対象例Ｘ（非特許文献１記載の技術）の説明＞
例えば、Gated Oscillator-BasedＣＤＲ回路５１の他の例としては、非特許文献１に記載された図１７に示すようなＣＤＲ回路６１もある。この図１７において、図１に示す構成要素と同一構成要素には同一符号を付している。

この図４に示すように、ＣＤＲ回路６１は、データ入力信号ＤＩＮを遅延させるディレイライン６２と、データ入力信号ＤＩＮとディレイライン６２の出力信号とをＸＯＲ処理しゲートオシレータ６４に入力させるＸＮＯＲゲート６３と、ＸＮＯＲゲート６３の出力に応じて発振出力するゲートオシレータ６４と、を備える。

このＣＤＲ回路６１は、ディレイライン６２の出力をラッチ回路１００のデータ入力端子に出力すると共に、ゲートオシレータ６４の出力をラッチ回路１００のクロック入力端子ＣＫに出力する。ただし、図１の実施例と異なり、本ラッチ回路はダウンエッジでデータをサンプリングする。

ゲートオシレータ６４は、ＰＬＬ回路７によりレプリカバイアスされる。ディレイライン６２は、データ入力信号ＤＩＮを遅延し遅延ディジタル入力信号ＤＤＩＮを生成する。ここでディレイライン６２の遅延量は、ローカルの１基本時間Ｔの半分（０．５Ｔ）としている。オシレータ６４の周波数ｆはｆ＝１／ＴとなるようにＰＬＬ回路７によって制御されている。

ＸＯＲゲート６３が、データ入力信号ＤＩＮと遅延ディジタル入力信号ＤＤＩＮの排他的論理和をノードＮ１０に出力すると、ゲートオシレータ６４がこの求められたノードＮ１０の出力をゲート入力信号として使用する。ゲートオシレータ６４は、ＸＮＯＲゲート６３の出力が「Ｌ」のときに発振停止し「Ｈ」レベルのときに発振出力する。すると、ゲートオシレータ６４はノードＮ１０に変化が生じたタイミングで位相合わせ(リタイミング：retiming)が行われることになりクロック信号ＲＣＬＫを生成できる。

例えば図１８は、データ入力信号ＤＩＮの１データ時間とローカルの１基本時間Ｔのオフセットが０％のときのクロック信号ＲＣＬＫを示す。ＤＩＮの変化によってＸＮＯＲの出力Ｎ１０は「Ｈ」から「Ｌ」へ変化し、０．５Ｔ経過後、「Ｌ」から「Ｈ」へ変化する。ＲＣＬＫが「Ｈ」のとき、Ｎ１０が「Ｌ」に変化すると、Ｎ１１は「Ｈ」となり信号はゲートＧ１１からＧ１４を遅延しながら伝播し、０．５Ｔ経過後、ＲＣＬＫは「Ｈ」となる。一方、ＲＣＬＫが「Ｈ」のときＮ１０が「Ｈ」に変化すると、Ｎ１１は「Ｌ」となり信号はゲートＧ１１からＧ１４を遅延しながら伝播し、０．５Ｔ経過後、ＲＣＬＫは「Ｌ」となる。ＤＩＮの変化がなくＮ１０が「Ｈ」で一定の場合、オシレータ６４は自走発振し、ＲＣＬＫを出力する。以上の動作から、ＤＩＮの変化に同期した周波数ｆ＝１／ＴのＲＣＬＫ信号を得る事ができる。ラッチ回路１００は、ＲＣＬＫのダウンエッジタイミングでＤＤＩＮをサンプリングするため、正確なデータを保持できる。
図１９は、オフセットが−１０％生じているときのクロック信号ＲＣＬＫを示す。このとき、ＣＤＲ回路５１は例えば連続ビットを受信したときに当該連続ビットの最終サンプリングエッジを生成することが困難となる問題を生じる。

すなわち、図１９に示すように、ＤＩＮの連続ビット区間２．７Ｔに対して、オシレータ６４の自走発振周波数が低く、ＮＡＮＤゲートＧ１１の出力ノードＮ１１の立下りタイミングとＸＯＲゲート６３の出力ノードＮ１０の立下りタイミングとの間隔が例えば０．０７５Ｔ程度しか確保できない。このとき、ゲートオシレータ６４の初段のＮＡＮＤゲートＧ１１の出力ノードＮ１１では狭いパルスしか生じないため、このパルスはゲートオシレータ６４内を伝播する間に消滅してしまう（図１９内のＣ部分参照）。このとき、ラッチ回路１００は正確なデータ保持ができなくなる。このため、図１７に示す構成では、周波数オフセットの大きい基準周波数信号源（例えばＩＣ内蔵発振器）８を用いた通信に利用することができない。

これに対し、第３実施形態の構成によれば、図１５に示すように、偶数相リング発振器５２の遅延回路Ｘ２２、Ｘ２４のうち、図１９のような急峻な回路動作とならない遅延回路のクロック出力を選択的に同期させるため、偶数相リング発振器５２の発振パルス間の間隔を最小でも１．２Ｔも確保できている。これにより、発振波形の消失による回路誤動作の虞をなくすことができる。

また、比較対象例となるディレイライン６２は正確な０．５Ｔを生成することも困難となる。第３実施形態では、偶数相リング発振器５２の遅延回路による遅延は、偶数相リング発振器５２の発振周波数ｆを直接計測し所定の周波数になるよう制御するため、０．５Ｔの遅延を正確に制御できる。

（第４実施形態）
図１６は第４実施形態を示す。第４実施形態ではラッチ回路を複数設けている形態を示す。第３実施形態において、例えば−１０％の周波数オフセットを生じる場合、図１５のＤ部分に示すような短パルスが、出力信号ＰＨ２及びＰＨ４の論理和を取得しているために生じている。このような短時間に連続するクロックで動作するラッチ回路は高速動作が必要となる。本実施形態では、より図１５のＤ部分に示すような短パルスを生じさせないため、ラッチ回路１００ａ、１００ｂを出力信号ＰＨ２、ＰＨ４にそれぞれ対応して設ける。すると、出力信号ＰＨ２、ＰＨ４に応じたラッチ回路１００ａ、１００ｂで個別にサンプリングすることができ、図１５のＤ部分に示す短パルスを生じなくなり、ラッチ回路に必要な動作速度を緩和できる。

なお、特許請求の範囲に付した括弧付き符号は本願明細書の構成要素に対応する符号を付したものであり、構成要素の一例を挙げたものである。したがって、本願に係る発明は当該特許請求の範囲の構成要素の符号の内容に限られるわけではなく、特許請求の範囲内の用語又はその均等の範囲で様々な拡張が可能である。

図面中、２、３２、５２は偶数相リング発振器、３はエッジ検出部、３ａはＥＸＯＲゲート、３ｂは遅延回路（第３遅延回路）、４、３４、５４はリセット信号生成回路（タイミング制御部）、１６〜１９はＮチャネル型のＭＯＳトランジスタ（スイッチ）、３６〜３９はＰチャネル型のＭＯＳトランジスタ（スイッチ）、１００、１００ａ、１００ｂはラッチ回路（保持部）、Ｘ１、Ｘ３は入力信号が変化してからクロック信号を出力するまでに所定時間の遅延を有するＮＯＲゲート（ゲート回路、第１遅延回路）、Ｘ２、Ｘ４は所定時間の遅延を有し、かつ遅延時間計測開始タイミングを設定可能なＮＯＲゲート（ゲート回路、第２遅延回路）、Ｘ１１、Ｘ１３は所定時間の遅延を有するＮＡＮＤゲート（ゲート回路、第１遅延回路）、Ｘ１２、Ｘ１４は所定時間の遅延を有し、かつ遅延時間計測開始タイミングを設定可能なＮＡＮＤゲート（ゲート回路、第２遅延回路）、Ｘ２１、Ｘ２３は所定時間の遅延を有する遅延回路（第１遅延回路）、Ｘ２２、Ｘ２４は所定時間の遅延を有し、かつ遅延時間計測開始タイミングを設定可能な遅延回路（第２遅延回路）、を示す。

Claims (6)

1. データ信号の値が変化したタイミングでエッジ信号を出力するエッジ検出部（３）と、
   入力信号の変化から所定時間だけ遅延したクロック信号を出力する偶数個の第１遅延回路（Ｘ１、Ｘ３、Ｘ１１、Ｘ１３、Ｘ２１、Ｘ２３）、及び、入力信号の変化から前記所定時間だけ遅延したクロック信号を出力すると共に、クロック信号を出力するまでの前記所定時間の計測開始タイミング（遅延時間計測開始タイミングと称す）を設定可能な偶数個の第２遅延回路（Ｘ２、Ｘ４、Ｘ１２、Ｘ１４、Ｘ２２、Ｘ２４）を交互に複数対縦続接続すると共にリング状にフィードバック接続されることにより発振動作し前記第１遅延回路と第２遅延回路の出力を偶数多相クロック信号出力とする偶数相リング発振器（２、３２、５２）と、
   前記偶数相リング発振器の第２遅延回路が出力するクロック信号に応じて前記データ信号の値を保持する保持部（１００、１００ａ、１００ｂ）と、
   前記第２遅延回路の遅延時間計測開始タイミングを制御するタイミング制御部（４、３４、５４）と、を備え、
   前記タイミング制御部（４、３４、５４）は、前記偶数多相クロック信号から、前記偶数相リング発振器の複数ある第２遅延回路のうち、前記エッジ検出部で検出されたエッジの発生タイミングから前記所定時間の２倍時間以内にクロックが出力される第２遅延回路の１個を判断し、その第２遅延回路のみの遅延時間計測開始タイミングを前記エッジの発生タイミングにすることで、その第２遅延回路のクロック出力を前記エッジの発生タイミングから前記所定時間経過後のタイミングに制御するクロックデータリカバリ回路。
2. 請求項１記載のクロックデータリカバリ回路において、
   前記偶数相リング発振器は、前記クロック信号が前記第１及び第２遅延回路を前記所定時間の遅延で伝播するフィードバックループと、前記第１及び第２遅延回路がクロック出力後、遅延回路の出力を、クロック出力前の状態に再設定するフィードバックループを備えることを特徴とするクロックデータリカバリ回路。
3. 請求項２記載のクロックデータリカバリ回路において、
   前記偶数相リング発振器は、バイアス信号に基づいて前記第１及び第２遅延回路の前記所定時間を可変可能に構成され、
   前記バイアス信号を調整し前記偶数多相リング発振器の発振周波数を制御する周波数制御部（６）を備えることを特徴とするクロックデータリカバリ回路。
4. 請求項３に記載のクロックデータリカバリ回路において、
   前記第１及び第２の遅延回路は、前記バイアス信号で電流量を可変できる電流源（１５、３５）と、前記電流源による充電切換又は放電切換を行うスイッチ（１６〜１９、３６〜３９）と、を備えることを特徴とするクロックデータリカバリ回路。
5. 請求項１〜４の何れか一項に記載のクロックデータリカバリ回路において、
   前記ゲート回路は、ＮＯＲゲート（Ｘ１、Ｘ２、Ｘ３、Ｘ４）又はＮＡＮＤゲート（Ｘ１１、Ｘ１２、Ｘ１３、Ｘ１４）を用いて構成されていることを特徴とするクロックデータリカバリ回路。
6. 請求項１〜５の何れか一項に記載のクロックデータリカバリ回路において、
   前記エッジ検出部（３）は、１つのＥＸＯＲゲート（３ａ）と第３遅延回路（３ｂ）とを備え、前記ＥＸＯＲゲート及び前記第３遅延回路を用いてデータ信号を入力し当該データ信号が変化することに応じてパルス信号を出力し、
   前記タイミング制御部は、前記パルス信号と前記偶数多相クロック信号との論理ゲートを通じて通過して受け付けたタイミングを前記遅延時間計測開始タイミングとして出力することを特徴とするクロックデータリカバリ回路。

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