KR100907928B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 데이터를 클럭입력에 동기하여 출력하는 리드회로와, 상기 리드회로의 출력의 데이터아이를 일정하게 제어하는 데이터아이제어회로를 구비하는 반도체 메모리장치를 제공하기 위한 것으로, 고주파수 동작에서 안정한 리드동작을 확보할 수 있고, 리드동작시 전류소모를 억제할 수 있으며, 리드동작시 데이터아이의 이득을 크게 하여 안정한 리드동작을 수행하면서 전류소모를 억제할 수 있다.
반도체 메모리장치, 데이터아이, 디엘엘회로, 위상검출기.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 일반적인 디디알디램의 리드경로의 구성을 보여주는 회로도.
도2는 도1에 구성에 따른 데이터아이를 보여주는 타이밍도.
도3은 본 발명에 의한 리드경로의 구성을 보여주는 블럭도.
도4는 도3의 구성에 따른 실시예를 보여주는 회로도.
도5는 도3의 구성에 따른 데이터아이를 보여주는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭버퍼
200 : 디엘엘회로
300, 300A : 펄스발생기
400, 400A : 프리드라이버
500, 500A : 최종 드라이버
600 : 딜레이튜닝부
700 : 위상검출기
3A ; 리드회로
3B ; 데이터아이제어회로
본 발명은 반도체 메모리장치(Semiconductor Memory Device)에 관한 것으로, 특히 반도체 메모리 장치의 리드동작(read operation)을 안정적으로 구현하기 위한 기술에 관한 것이다.
반도체 메모리장치가 고주파수로 동작됨에 따라 데이터의 리드(read)동작의 중요성이 점점 커지고 있다. 일반적으로 디디알(DDR; Double Data Rate)디램과 같은 반도체 메모리장치에서는 데이터출력회로를 통해 데이터가 리드되는데, 상기 데이터출력회로는 지연락킹회로(또는 지연고정회로로 통칭되기도 함)인 디엘엘(DLL; Delay Locked Loop)회로의 출력클럭에 동기하여 데이터를 출력하게 된다.
도 1은 일반적인 디디알 디램의 리드경로(read path)의 회로구성을 도시하고 있다. 그 구성을 살피면, 파이프레지스터(pipe register; 도시되지 않음)로부터 출력되는 데이터 DATA0/DATA1과, 외부클럭 ECLK를 내부클럭 ICLK로 버퍼링하는 클럭버퍼(CLK Buffer) 100과, 상기 내부클럭 ICLK를 입력하여 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL을 출력하는 디엘엘회로(DLL) 200과, 상기 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL을 입력하여 이로부터 노드 A와 B를 통해 각각 펄스신호를 출력하는 펄스발생기(Pulse Generator) 300과, 상기 데이터 DATA0/DATA1를 입력하고 이 입력 을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버(Pre Diver) 400과, 상기 프리드라이버 400의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버(Main Driver)로서의 최종드라이버(Last Driver) 500으로 구성된다.
도 1의 구성에 따른 동작을 살펴 본다.
파이프레지스터(Pipe Resister; 도시되지 않음)에 저장 되어 있던 데이터 DATA0/DATA1이 프리드라이버 400에 전달되고나서, 프리드라이버 400을 통해 데이터가 출력되는 싯점은 디엘엘회로 200의 출력클럭에 의해 결정 되어 진다. 즉, 이븐데이터(even data)는 라이징클럭 RCLKDLL에 의해서 결정되고, 오드데이터(odd data)는 폴링클럭 FCLKDLL에 의해서 결정되어 진다. 여기서 라이징클럭 RCLKDLL 및 폴링클럭 FCLKDLL은 디엘엘회로 200에서 생성되고, 펄스발생기 300을 거치게 된다. 그리고나서 프리드라이버 400에 입력되어서, 동기클럭으로서의 역할을 수행하게 된다. 만일 이때 고주파수(High Frequency) 동작에서 펄스발생기 300이 제 역할을 하지 못한다면 (여기서 제 역할을 하지 못한다는 것은 이 펄스(Pulse) 폭이 외부에서 입력되는 Half tCK보다 크게 정의(define) 되는 것을 의미함. 상기 펄스폭의 경우 고주파수(High Frequency)를 위해서는 작은 것이 좋지만, 한 없이 작게 하지 못하는 이유는 데이터를 전달하지 못해서 페일(fail)을 유발할 수 있기 때문이다.) 프리드라이버 400에서 트랜스미션게이트(transmission gate) 402, 404, 406, 408이 동시에 열리는 구간이 생기게 된다. 이러한 경우가 발생하게 되면, DATA0과 DATA1이 각각 ‘하이(high)’, ‘로우(low)’로 서로 다른 레벨의 데이터라면 데이터충돌(fighting)을 하게 된다. 만일 이븐데이터(even data)인 DATA0이 ‘하이(High)' 레벨, 오드데이터(odd data)인 DATA1이 ‘로우(Low)'레벨이고, 또한 노드(node) A와 노드 B의 신호가 겹치게 되면, 데이터충돌(fighting)이 발생하게 된다. 이러한 데이터충돌의 발생시 ‘로우(Low)’레벨의 데이터가 더 강하여 결과적으로 결과 레벨이 로우(Los)로 된다면, 도 2에서와 같이 이븐데이터(even data)의 데이터아이(data eye)는 작아지고, 오드데이터(odd data)의 데이터아이(data eye)는 커져서 안정한 데이터출력동작을 확보할 수 없을 것이다. 이는 고주파수(High Frequency) 동작에서는 매우 치명적인 문제이며, 결과적으로 페일(fail)을 유발 시키게 된다. 또한 데이터충돌에 따른 전류소모의 증대라는 문제가 발생하게 된다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 고주파수동작에서 안정한 리드동작을 확보할 수 있는 반도체 메모리장치를 제공하는 것으로 목적으로 한다.
또한 본 발명의 다른 목적은 리드동작시 전류소모를 억제할 수 있는 반도체 메모리장치를 제공함에 있다.
또한 본 발명의 또다른 목적은 리드동작시 데이터아이의 이득을 크게 하여 안정한 리드동작을 수행하면서, 전류소모를 억제할 수 있는 반도체 메모리장치를 제공함에 있다.
본 발명은, 데이터를 클럭입력에 동기하여 출력하는 리드회로와, 상기 리드 회로의 출력의 데이터아이를 일정하게 제어하는 데이터아이제어회로를 구비하는 반도체 메모리장치를 제공한다. 상기 반도체 메모리장치는 외부클럭을 내부클럭으로 버퍼링하는 클럭버퍼를 더 구비한다. 상기 반도체 메모리장치는 상기 내부클럭을 입력하여 디엘엘클럭을 출력하는 디엘엘회로를 더 구비한다. 상기 반도체 메모리장치는 상기 데이터를 공급하는 파이프레지스터를 더 구비한다. 상기 리드회로는 상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기와, 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 구비함을 특징으로 한다. 상기 디엘엘클럭은 라이징클럭과 폴링클럭을 포함하여 이루어짐을 특징으로 한다. 상기 데이터아이제어회로는, 상기 내부클럭과 디엘엘클럭을 입력하여 이들의 위상을 검출하는 위상검출기를 구비한다. 또한 상기 데이터아이제어회로는 상기 위상검출기로 입력되는 상기 내부클럭과 디엘엘클럭의 딜레이 튜닝하여 공급하기 위한 딜레이튜닝부를 더 구비한다. 상기 위상검출에 의해 검출된 값에 따라 상기 리드회로의 출력의 데이터아이를 일정하게 제어함을 특징으로 한다. 상기 위상검출기에 의해 검출된 값에 따라 상기 리드회로의 펄스발생기의 펄스신호의 출력이 제어됨을 특징으로 한다.
또한 본 발명은, 내부클럭이 지연락킹된 디엘엘클럭을 출력하는 디엘엘회로와, 데이터를 상기 디엘엘클럭의 입력에 동기하여 출력하는 리드회로와, 상기 내부클럭과 디엘엘클럭의 위상을 검출하고 검출된 결과에 따라 상기 리드회로의 출력의 데이터아이를 일정하게 제어하는 데이터아이제어회로를 구비하는 반도체메모리장치 를 제공한다. 상기 반도체 메모리장치는 외부클럭을 내부클럭으로 버퍼링하는 클럭버퍼를 더 구비한다. 상기 반도체 메모리장치는 상기 데이터를 공급하는 파이프레지스터를 더 구비한다. 상기 리드회로는 상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기와, 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 구비함을 특징으로 한다. 상기 디엘엘클럭은 라이징클럭과 폴링클럭을 포함하여 이루어짐을 특징으로 한다. 상기 데이터아이제어회로는, 상기 내부클럭과 디엘엘클럭을 입력하여 이들의 위상을 검출하는 위상검출기를 구비한다. 또한 상기 데이터아이제어회로는 상기 위상검출기로 입력되는 상기 내부클럭과 디엘엘클럭의 딜레이 튜닝하여 공급하기 위한 딜레이튜닝부를 더 구비한다. 상기 위상검출에 의해 검출된 값에 따라 상기 리드회로의 출력의 데이터아이를 일정하게 제어함을 특징으로 한다. 상기 위상검출기에 의해 검출된 값에 따라 상기 리드회로의 펄스발생기의 펄스신호의 출력이 제어됨을 특징으로 한다.
또한 본 발명은, 외부클럭을 내부클럭으로 버퍼링하는 클럭버퍼와, 상기 내부클럭으로부터 디엘엘클럭을 만드는 디엘엘회로와, 데이터를 상기 디엘엘클럭의 입력에 동기하여 출력하는 리드회로와, 상기 내부클럭과 디엘엘클럭의 위상을 검출하고 검출된 결과에 따라 상기 리드회로의 출력의 데이터아이를 일정하게 제어하는 데이터아이제어회로를 구비하는 반도체메모리장치를 제공한다. 상기 반도체 메모리장치는 상기 데이터를 공급하는 파이프레지스터를 더 구비한다. 상기 리드회로는 상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기와, 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 구비함을 특징으로 한다. 상기 디엘엘클럭은 라이징클럭과 폴링클럭을 포함하여 이루어짐을 특징으로 한다. 상기 데이터아이제어회로는, 상기 내부클럭과 디엘엘클럭을 입력하여 이들의 위상을 검출하는 위상검출기를 구비한다. 또한 상기 데이터아이제어회로는 상기 위상검출기로 입력되는 상기 내부클럭과 디엘엘클럭의 딜레이를 튜닝하여 공급하기 위한 딜레이튜닝부를 더 구비한다. 상기 위상검출에 의해 검출된 값에 따라 상기 리드회로의 출력의 데이터아이를 일정하게 제어함을 특징으로 한다. 상기 위상검출기에 의해 검출된 값에 따라 상기 리드회로의 펄스발생기의 펄스신호의 출력이 제어됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리장치의 블럭구성도이다.
도 3을 참조하여 본 발명에 의한 특징적 구성을 살펴보면, 본 발명에 의한 반도체 메모리장치는 데이터를 클럭입력에 동기하여 출력하는 리드회로 3A와, 상기 리드회로 3A의 출력의 데이터아이(data eye)를 일정하게 제어하는 데이터아이제어 회로 3B를 구비하는 반도체 메모리장치를 제공한다. 상기 반도체 메모리장치는 외부클럭을 내부클럭으로 버퍼링하는 클럭버퍼를 더 구비하여, 리드회로로 공급되는 내부클럭을 생성한다. 상기 반도체 메모리장치는 상기 내부클럭을 입력하여 디엘엘클럭을 출력하는 디엘엘(DLL)회로를 더 구비하여, 리드회로의 클럭동기동작을 수행한다. 상기 반도체 메모리장치는 상기 데이터를 공급하는 파이프레지스터를 더 구비하여, 상기 데이터를 전달하게 한다. 여기서 상기 파이프레지스터는 이 기술분야에서 리드회로 3A의 범주에 포함되는 것으로 인정되기도 한다. 상기 리드회로 3A는 상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기와, 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 적어도 구비하여 데이터의 리드동작을 수행하도록 함을 특징으로 한다. 상기 디엘엘클럭은 라이징클럭(rising clock)과 폴링클럭(falling clock)을 포함하여 이루어짐을 특징으로 한다. 상기 데이터아이제어회로 3B는, 상기 내부클럭과 디엘엘클럭을 입력하여 이들의 위상을 검출하는 위상검출기(Phase Detector)를 구비하여 위상검출동작을 수행함을 특징으로 한다. 또한 상기 데이터아이제어회로 3B는 상기 위상검출기로 입력되는 상기 내부클럭과 디엘엘클럭 각각에 대해 딜레이 튜닝하여 공급하기 위한 딜레이튜닝부(Delay Tuning unit)를 더 구비한다. 여기서 딜레이튜닝부는 디엘엘클럭 중 라이징클럭 또는 폴링클럭에 대해 딜레이튜닝을 수행할 수 있으며, 상기 디엘엘클럭을 입력하여 이를 펄스신호화하는 펄스발생기의 출력에 대해 딜레이튜닝을 실시하는 것이 바람직하여 본 명세서상에 서는 이에 대한 실시구성이 상술될 것이다.
이와 같은 구성을 참조하면, 본 발명에 의한 반도체 메모리장치는, 위상검출(phase detection)에 의해 검출된 값에 따라 리드회로 3A의 출력의 데이터아이(data eye)를 일정하게 제어하여, 안정한 리드동작을 확보함을 특징으로 한다. 본 명세서상에서는 위상검출기(phase detector)에 의해 검출된 값에 따라 상기 리드회로 3A의 펄스발생기의 펄스신호의 출력이 제어되는 방법을 한 실시예로서 제공한다. 물론 이러한 상세한 제어방법은 본 발명의 목적을 달성하기 위한 한 예이며, 펄스발생기를 제어하지 않고 다른 방법을 통해서도 그 구현이 가능할 것이다. 예컨대 펄스발생기의 입력을 제어하거나 또는 펄스발생기의 출력을 제어하는 방법과 같은 것이 개발될 수도 있을 것이며, 본 명세서상에서는 그 중에서 가장 효율적인 방법을 보여줄 것이다.
도4는 도3의 구성에 따른 바람직한 실시예를 보여주는 회로도를 보여주고 있다.
도시된 바와 같이, 본 발명에 의한 반도체 메모리장치는, 파이프레지스터(pipe register; 도시되지 않음)로부터 출력되는 데이터 DATA0/DATA1과, 외부클럭 ECLK를 내부클럭 ICLK로 버퍼링하는 클럭버퍼(CLK Buffer) 100과, 상기 내부클럭 ICLK를 입력하여 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL을 출력하는 디엘엘회로(DLL) 200과, 상기 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL을 입력하여 이로부터 노드 A와 B를 통해 각각 펄스신호를 출력하는 펄스발생기(Pulse Generator) 300A와, 상기 데이터 DATA0/DATA1를 입력하고 이 입력을 상기 펄스신호의 입력에 동기 하여 출력하는 프리드라이버(Pre Diver) 400A와, 상기 프리드라이버 400A의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버(Main Driver)로서의 최종드라이버(Last Driver) 500A와, 상기 내부클럭 ICLK와 펄스신호 각각에 대해 딜레이 튜닝하여 공급하기 위한 딜레이튜닝부(Delay Tuning unit) 600과, 상기 딜레이튜닝부 600의 출력을 입력하여 위상검출신호를 출력하는 위상검출기(Phase Detector) 700으로 구성된다.
도 4의 본 발명에 의한 반도체 메모리장치의 세부구성을 살펴보겠다.
도 4의 구성에 따른 동작을 설명하면 다음과 같다.
클럭버퍼 100은 외부클럭 ECLK를 내부클럭 ICLK로 버퍼링(buffering)하도록 구성되는 버퍼(buffer)이다.
디엘엘회로 200은 상기 내부클럭 ICLK를 입력하여 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL을 출력하도록 구성된다.
펄스발생기 300A는, 상기 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL을 입력하고 이들 클럭신호들을 위상검출신호 PD_OUT에 응답하여 지연(delay)여부를 결정하여 이로부터 노드 A와 B를 통해 각각 펄스신호를 출력하도록 구성된다. 상기 펄스발생기 300A는, 라이징클럭 RCLKDLL과 위상검출신호 PD_OUT을 입력하고 상기 위상검출신호 PD_OUT에 응답된 지연을 갖는 라이징클럭펄스를 노드 A로 출력하는 제1펄스발생기 300A-1과, 폴링클럭 FCLKDLL과 위상검출신호 PD_OUT을 입력하고 상기 위상검출신호 PD_OUT에 응답된 지연을 갖는 폴링클럭펄스를 노드 B로 출력하는 제2펄스발생기 300A-2로 구성된다. 라이징클럭 RCLKDLL은 위상검출신호 PD_OUT의 입력에 따라 펄스의 지연이 발생하는데, 이 지연타이밍(delay timing)은 지연부 310에 따라 결정된다. 폴링클럭 FCLKDLL은 위상검출신호 PD_OUT의 입력에 따라 펄스의 지연이 발생하는데, 이 지연타이밍(delay timing)은 지연부 320에 따라 결정된다.본 발명에 의한 펄스발생기 300A의 구성을 참조하면, 라이징클럭 RCLKDLL과 폴링클럭 FCLKDLL 각각에 대하여 지연여부를 제어하게 되는데, 이 제어는 위상검출신호 PD_OUT의 입력에 의해 이루어진다.
프리드라이버 400A는 파이프레지스터(pipe register; 도시되지 않음)로부터 전달되는 데이터 DATA0/DATA1를 입력하고, 이 입력을 상기 펄스발생기 300A로부터 전달되는 라이징클럭펄스와 폴링클럭펄스의 입력에 동기하여 출력한다.
최종드라이버 500A는, 상기 프리드라이버 400A의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버(Main Driver)로서의 역할을 수행한다.
딜레이튜닝부 600은, 내부클럭 ICLK와 펄스신호 각각에 대해 딜레이 튜닝(delay tuning)하여 공급하기 위한 회로로서, 펄스신호는 가장 바람직한 실시예로서 라이징클럭펄스를 이용하였다. 그 구성은, 내부클럭 ICLK와를 딜레이튜닝하기 위한 내부클럭레플리카딜레이(CLK Replica Delay) 610과, 노드 A로부터 전달되는 라이징클럭펄스를 딜레이튜닝하기 위한 라이징레플리카딜레이(RCLK Replica Delay) 620으로 구성된다.
위상검출기 700은, 상기 딜레이튜닝부 600의 출력을 입력하여 위상검출신호를 출력하도록 구성되는데, 상기 딜레이튜닝부 600의 내부클럭레플리카딜레이 610으로부터 출력되는 신호 sampling과 라이징레플리카딜레이 620으로부터 출력되는 신호 Target를 이용하여 위상검출동작을 수행한다.
도 4의 구성에 따른 본 발명에 의한 반도체메모리장치의 동작을 설명하면 다음과 같다.
본 발명에 의한 구성상의 특징은, 외부클럭 ECLK 또는 내부클럭 ICLK의 위상을 하나의 비교대상클럭으로 하고, 디엘엘회로로부터 출력되는 클럭 또는 펄스발생기로부터 출력되는 클럭의 위상을 나머지 다른 하나의 비교대상클럭으로 하여 이들을 서로 비교함에 의해, 그 비교값에 따라 리드회로를 구성하는 프리드라이버에 공급되는 클럭을 제어하는 것이다. 그렇게 함으로서 결과적으로 리드동작의 데이터아이를 안정하게 구현할 수 있는 것이다. 즉, 펄스발생기 300A의 노드 A로부터 전달되는 라이징클럭펄스가 하프(Half) tCK를 넘는지 또는 넘지 않는지를 판단하여, 예컨대 만일 넘게 된다면 이 라이징클럭펄스의 펄스폭(Pulse width)을 딜레이튜닝을 통해 줄여 주게 된다. 이를 상세히 살펴보면, 외부에서 들어오는 ECLK을 버퍼링(Buffering)한 신호인 ICLK과, 펄스발생기 300A의 노드 A에서 출력되는 라이징클럭펄스를 위상검출하게 되는데, 그 전에 일단 ICLK 신호와 A 신호의 라이징(rising)을 서로 맞춰주는 레플리카딜레이(Replica Delay)단 610 및 620이 필요하게 되고 이를 위상반전(inverting)해 주는 인버터(inverter)가 각각 필요하게 된다. 이렇게 해서 형성된 두 신호인 sampling과 target은 위상검출기 700의 입력으로 되어 위상검출동작이 수행하게 된다. 만일 A 신호 즉, 라이징클럭펄스의 펄스폭이 "Half tCK" 보다 크게 된다면 위상검출신호 PD_OUT는 논리 로우"Low" 상태의 신호를 출력할 것이고, 만일 반대의 경우라면 논리 하이"High" 상태의 신호를 출력할 것이다. 이 신호를 펄스발생기 300A의 펄스폭(Pulse width)을 결정하는 딜레이(delay)단 310 및 320 으로 피드백(feedback)시킨다. 그래서 고주파수(High Frequency) 동작하에서 A node의 신호와 B node 신호 간에 하이펄스(High Pulse)가 겹치는 것을 방지할 수 있어서, 결과적으로 프리드라이버 400A의 트랜스미션게이트(transmission gate) 402와 404, 또는 406과 408이 서로 동시에 턴온(turn-on)되는 것을 막아 주게 된다. 만일 DATA0과 DATA1이 다른 레벨의 데이터라면 종래의 도 1의 구성의 경우 데이터충돌(fighting)이 발생하게 되는데, 이는 데이터아지(data eye)상에 열악한 특성과 직류전류(direct current)가 흐름으로 인해 전류 소모가 크게 나타나게 된다. 그러나 본 발명과 같은 스킴(Scheme)을 사용하게 된다면, 고주파수(High Frequency) 동작 하에서 두 신호 간에 하이펄스(High Pulse)가 겹치는 것을 방지 해 줌으로써 프리드라이버 400A에서의 데이터충돌(fighting)이 발생하는 것을 방지해 줄 수 있다. 이는 직류전류(Direct Current)가 흐르는 것을 막아 주기 때문에 전류 절감 효과도 가지게 되고 또한 △ 값 만큼 데이터아이(data eye) 상에 이득을 가질 수 있는 것이다.
도 5는 도3의 구성에 따른 데이터아이를 보여주는 타이밍도로서, 하이펄스의 겹침을 해결하고 데이터아이상의 이득을 보여주고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 또한 전술한 실시 예는 반도체 메모리장치의 경우를 예로 하여 설명하였지만, 본 발명에서 제시하는 위상검출 및 피드백 제어를 통하 데이터아이를 개선하는 기술은 일반 반도체 집적회로 등에 응용되어질 수 있을 것이다.
상술한 본 발명에 의한 반도체 메모리장치는, 고주파수 동작에서 안정한 리드동작을 확보할 수 있고, 리드동작시 전류소모를 억제할 수 있는 효과가 있다. 또한 리드동작시 데이터아이의 이득을 크게 하여 안정한 리드동작을 수행하면서, 전류소모를 억제할 수 있는 반도체 메모리장치를 구현할 수 있다.

Claims (27)

  1. 데이터를 클럭신호에 동기하여 출력하는 리드회로; 및
    상기 리드회로의 출력의 데이터아이를 제어하기 위하여, 상기 클럭신호의 위상을 검출하여 검출된 결과에 의해 상기 클럭신호를 제어하는 데이터아이제어회로를 구비하는 반도체 메모리장치.
  2. 삭제
  3. 제 1 항에 있어서,
    외부클럭을 내부클럭으로 버퍼링하는 클럭버퍼와,
    상기 내부클럭을 입력하여 디엘엘클럭을 출력하고, 상기 리드회로에 상기 디엘엘클럭을 제공하는 디엘엘회로를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서,
    상기 데이터를 상기 리드회로에 공급하는 파이프레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 데이터아이제어회로는, 상기 클럭신호의 위상을 검출하는 위상검출기를 구비함을 특징으로 하는 반도체 메모리장치.
  8. 제 7 항에 있어서,
    상기 위상검출기로 입력되는 상기 클럭신호의 딜레이를 튜닝하여 공급하기 위한 딜레이튜닝부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 삭제
  10. 삭제
  11. 내부클럭이 지연락킹된 디엘엘클럭을 출력하는 디엘엘회로;
    데이터를 상기 디엘엘클럭의 입력에 동기하여 출력하는 리드회로; 및
    상기 리드회로의 출력의 데이터아이를 일정하게 제어하기 위하여, 상기 내부클럭과 상기 디엘엘클럭의 위상을 검출하고 검출된 결과에 따라 상기 디엘엘클럭을 제어하는 데이터아이제어회로를 포함하는
    반도체 메모리장치.
  12. 제 11 항에 있어서,
    외부클럭을 상기 내부클럭으로 버퍼링하는 클럭버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 11 항에 있어서,
    상기 데이터를 상기 리드회로에 공급하는 파이프레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 11 항에 있어서,
    상기 리드회로는 상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기와, 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 디엘엘클럭은 라이징클럭과 폴링클럭을 포함하여 이루어짐을 특징으로 하는 반도체 메모리장치.
  16. 제 11 항에 있어서,
    상기 데이터아이제어회로는, 상기 내부클럭과 상기 디엘엘클럭을 입력하여 이들의 위상을 검출하는 위상검출기를 구비함을 특징으로 하는 반도체 메모리장치.
  17. 제 16 항에 있어서,
    상기 데이터아이제어회로는 상기 위상검출기로 입력되는 상기 내부클럭과 상기 디엘엘클럭의 딜레이를 튜닝하여 공급하기 위한 딜레이튜닝부를 더 구비함을 특징으로 하는 반도체 메모리장치.
  18. 삭제
  19. 제 11 항에 있어서,
    상기 리드회로는 상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기와, 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 구비하고,
    상기 위상 검출에 의해 검출된 값에 따라 상기 펄스발생기의 펄스신호의 출력이 제어됨을 특징으로 하는 반도체 메모리장치.
  20. 반도체 메모리장치에 있어서,
    외부클럭을 내부클럭으로 버퍼링하는 클럭버퍼;
    상기 내부클럭으로부터 디엘엘클럭을 생성하는 디엘엘회로;
    상기 디엘엘클럭을 입력하여 펄스신호를 출력하는 펄스발생기를 구비하여, 데이터를 상기 디엘엘클럭의 입력에 동기하여 출력하는 리드회로;
    상기 내부클럭과 상기 펄스신호의 위상을 검출하고 검출된 결과에 따라 상기 펄스발생기의 펄스신호의 출력을 제어하여, 상기 리드회로의 출력의 데이터아이를 제어하는 데이터아이제어회로를 포함하는
    반도체 메모리장치.
  21. 제 20 항에 있어서,
    상기 데이터를 상기 리드회로에 공급하는 파이프레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  22. 제 20 항에 있어서,
    상기 리드회로는 상기 데이터를 입력하고 이 입력을 상기 펄스신호의 입력에 동기하여 출력하는 프리드라이버와, 상기 프리드라이버의 출력을 입력하여 데이터 DQ를 외부로 출력하는 메인드라이버로서의 최종드라이버를 구비함을 특징으로 하는 반도체 메모리장치.
  23. 제 20 항에 있어서,
    상기 디엘엘클럭은 라이징클럭과 폴링클럭을 포함하여 이루어짐을 특징으로 하는 반도체 메모리장치.
  24. 제 20 항에 있어서,
    상기 데이터아이제어회로는 상기 내부클럭과 상기 펄스신호를 입력하여 이들의 위상을 검출하는 위상검출기를 구비함을 특징으로 하는 반도체 메모리장치.
  25. 제 24 항에 있어서,
    상기 데이터아이제어회로는 상기 위상검출기로 입력되는 상기 내부클럭과 상기 디엘엘클럭의 딜레이를 튜닝하여 공급하기 위한 딜레이튜닝부를 더 구비함을 특징으로 하는 반도체 메모리장치.
  26. 삭제
  27. 삭제
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