JP2014135492A - ３次元半導体装置とその動作方法及び半導体装置 - Google Patents

３次元半導体装置とその動作方法及び半導体装置 Download PDF

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昌 ヒョン 李
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Abstract

【課題】増加した集積度を有する３次元半導体装置とその動作方法及び半導体装置を提供する。
【解決手段】本発明による３次元半導体装置は、順に積層された第１及び第２選択ラインと、第１及び第２選択ラインを水平に横切る上部ラインと、第１及び第２選択ラインを垂直に横切りながら上部ラインに共通に連結される第１及び第２垂直パターンと、を有し、第１及び第２垂直パターンの各々は、互に異なる第１及び第２閾値電圧を有しながら直列に連結された第１及び第２選択トランジスターを構成し、第１及び第２垂直パターンの第１選択トランジスターは、各々第１及び第２選択ラインによって制御される。
【選択図】図２

Description

本発明は半導体装置に関し、より詳細には、３次元半導体装置とその動作方法及び半導体装置に関する。
メモリセルを３次元的に配列することによって、高集積化された半導体装置を具現することができる。更に集積化された半導体装置を提供するように、ワードライン又はビットラインは多様な方式に配列されるか、或いは連結される。
米国特許公開第２０１２／００６８２４７号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、増加した集積度を有する３次元半導体装置とその動作方法及び半導体装置を提供することにある。
上記目的を達成するためになされた本発明の一態様による３次元半導体装置は、選択ラインと、前記選択ラインを水平に横切る第１及び第２上部ラインと、前記選択ラインを垂直に横切りながら前記第１及び第２上部ラインに各々連結される第１及び第２垂直パターンと、を有し、前記第１及び第２垂直パターンの各々は、平面図の観点で見る時、前記第１及び第２上部ラインの両方に重畳するように配置される。
前記第１及び第２垂直パターンは、前記第１及び第２上部ラインの進行方向に従って配列され得る。
前記第１及び第２上部ラインの各々の幅は、前記第１及び第２垂直パターンの各々の幅の１／２より小さくあり得る。
前記３次元半導体装置は、前記第１及び第２上部ラインと前記第１及び第２垂直パターンとの間に介在するプラグを更に含み、前記プラグは、前記第１及び第２上部ラインの各々を前記第１及び第２垂直パターンの中の対応する１つに連結されるように配置され得る。
前記第１及び第２垂直パターンは、前記選択ラインをそれらのゲート電極として共有する一対の選択トランジスターを構成し得る。
前記第１及び第２垂直パターンの各々の上部に位置する上部ラインの数は、少なくとも２であり得る。
上記目的を達成するためになされた本発明の他の態様による３次元半導体装置は、順に積層された第１選択ライン及び第２選択ラインと、前記第１及び第２選択ラインを水平に横切る上部ラインと、前記第１及び第２選択ラインを垂直に横切りながら前記上部ラインに共通に連結される第１及び第２垂直パターンと、を有し、前記第１及び第２垂直パターンの各々は、互に異なる第１及び第２閾値電圧を有しながら直列に連結された第１及び第２選択トランジスターを構成し、前記第１及び第２垂直パターンの前記第１選択トランジスターは、各々前記第１及び第２選択ラインによって制御される。
前記第１及び第２垂直パターンの前記第１選択トランジスターは、各々前記第１及び第２選択ラインをそれらのゲート電極として使用し、前記第１及び第２垂直パターンの前記第２選択トランジスターは、各々前記第２及び第１選択ラインをそれらのゲート電極として使用し得る。
前記３次元半導体装置は、前記第１及び第２選択ラインを水平に横切る追加的な上部ラインと、前記第１及び第２選択ラインを垂直に横切りながら前記追加的な上部ラインに連結される第３垂直パターンを更に含むことができ、前記第１〜第３垂直パターンの各々は、平面図の観点で見る時、前記上部ライン及び前記追加的な上部ラインの両方に重畳するように配置され得る。
前記第１及び第２選択トランジスターは、両方が同一の導電形を有するＭＯＳ電界効果トランジスターであり、前記第１閾値電圧は、前記第２閾値電圧より低くあり得る。
前記第１及び第２選択トランジスターは、両方がＮ形ＭＯＳ電界効果トランジスターであり、前記第１閾値電圧は負の値であり、前記第２閾値電圧は正の値であり得る。
前記第１及び第２選択トランジスターは、電荷格納層を含み、前記第１選択トランジスターは、電気的に消去されて前記第２選択トランジスターより低い閾値電圧を有し得る。
前記第１及び第２垂直パターンの前記第１選択トランジスターは、Ｎ形ＭＯＳ電界効果トランジスターであり、これらの中の少なくとも１つのチャンネル領域は、Ｎ形の導電形を有し得る。
上記目的を達成するためになされた本発明の更に他の態様による３次元半導体装置は、順に積層された第１選択ライン及び第２選択ラインとこれらを貫通する第１垂直パターン及び第２垂直パターンとを含む単位構造体と、前記第１及び第２選択ラインを横切りながら前記単位構造体上に配置される上部ラインと、を有し、前記単位構造体の各々において、前記第１及び第２垂直パターンは、前記上部ワードラインの中の１つに共通に連結され、その各々は、互に異なる第１及び第２閾値電圧を有しながら直列に連結された第１及び第２選択トランジスターを構成し、前記第１及び第２垂直パターンの前記第１選択トランジスターは、各々前記第１及び第２選択ラインによって制御される。
前記単位構造体は、実質的にミラー対称性を有しながら互いに隣接するように配置される第１及び第２単位構造体を含み得る。
前記第１及び第２単位構造体は、互いに離隔され得る。
前記第１及び第２単位構造体は、少なくとも部分的に互いに接触し得る。
前記第１単位構造体の前記第２垂直パターンは、前記第２単位構造体の前記第２垂直パターンを構成し得る。
前記第２垂直パターンの上部領域は、前記上部ラインの進行方向に平行なスリットによって割れた構造を有し得る。
前記第１及び第２単位構造体の各々は、前記第１及び第２垂直パターンと前記上部ラインとの間に配置されるプラグを更に含み、前記第１及び第２単位構造体の前記プラグは、実質的にミラー対称性を有するように配列され得る。
前記第１及び第２単位構造体の各々は、前記第１及び第２垂直パターンと前記上部ラインとの間に配置されるプラグを更に含み、前記第１及び第２単位構造体の前記プラグは、実質的に回転対称性を有するように配列され得る。
前記第１及び第２単位構造体の各々は、前記第１選択ラインの下に順に積層される複数のワードラインを更に含み、前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記第１及び第２選択ラインの対は、電気的に分離され、前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記ワードラインの対は、互いに連結されて電気的に等電位を成し得る。
前記第１及び第２単位構造体の各々は、前記第１選択ラインの下に順に積層される複数のワードラインを更に含み、前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記第１及び第２選択ラインの対は、互いに連結されて電気的に等電位を成し、前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記ワードラインの対は、互いに連結されて電気的に等電位を成し得る。
上記目的を達成するためになされた本発明の一態様による３次元半導体装置の動作方法は、前記第１及び第２垂直パターンの中のいずれか１つを前記上部ラインに選択的に連結する選択的な連結段階を有し、前記選択的な連結段階は、前記第１及び第２選択ワードラインの中のいずれか１つに前記第１及び第２閾値電圧より大きい第１電圧を印加し、他の１つに前記第１及び第２閾値電圧の間の第２電圧を印加する。
上記目的を達成するためになされた本発明の一態様による半導体装置は、第１ストリング選択構造体及び第２ストリング選択構造体を有し、前記第１ストリング選択構造体は、第１選択ラインと、前記第１選択ラインの上部を水平に横切る第１及び第２上部ラインと、前記第１選択ラインを垂直に横切りながら前記第１及び第２上部ラインに各々連結される第１及び第２垂直パターンと、を有し、前記第１選択ラインは、前記第１及び第２垂直パターンによって共有され、前記第２ストリング選択構造体は、順に積層された第２及び第３選択ラインと、前記第２及び第３選択ラインの上部を水平に横切る第３上部ラインと、前記第２及び第３選択ラインを垂直に横切りながら前記第３上部ラインに共通に連結される第３及び第４垂直パターンと、を含み、前記第２及び第３選択ラインの各々は、前記第３及び第４垂直パターンによって共有される。
前記第３及び第４垂直パターンの各々は、互いに直列に連結される第１及び第２選択トランジスターを含み、前記第１及び第２選択トランジスターは、各々互に異なる第１及び第２閾値電圧を有し、前記第３及び第４垂直パターンの前記第１選択トランジスターは、各々前記第２及び第３選択ラインによって制御され得る。
前記第１及び第２垂直パターンの各々は、平面図の観点で見る時、前記第１及び第２上部ラインの両方に重畳し得る。
本発明によれば、空乏モード及び強化モードの複数のトランジスターの組み合わせを利用するストリング選択構造が提供される。また、本発明によれば、１つの垂直パターン上に複数のビットラインを配置することを可能にするストリング選択構造が提供される。また、本発明によれば、上述した２つのストリング選択構造が組み合わされるか又は応用される複合ストリング選択構造が提供される。このようなストリング選択構造の使用は増加した集積度を有する３次元半導体装置を具現することを可能にする。
本発明の一実施形態によるストリング選択構造体を示す回路図である。 本発明の他の実施形態によるストリング選択構造体を示す回路図である。 本発明の一実施形態による３次元半導体装置の構造を示す斜視図である。 図３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 本発明の他の実施形態による３次元半導体装置の構造を示す斜視図である。 図６の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図６の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図９の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図９の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 図９の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図１３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図１３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 図１３の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図である。 図１３の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す回路図である。 図１３の３次元半導体装置に適用されるストリング選択構造体の中の更に他の１つを示す平面図である。 図１３の３次元半導体装置に適用されるストリング選択構造体の中の更に他の１つを示す回路図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図２０の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図２０の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図２３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図２３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 図２３の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す回路図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す回路図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の更に他の１つを示す平面図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の更に他の１つを示す平面図である。 図２７の３次元半導体装置に適用されるストリング選択構造体の中の更に他の１つを示す回路図である。 図３２の３次元半導体装置を具現するための配線構造を示す断面図である。 図３３の３次元半導体装置を具現するための配線構造を示す断面図である。 本発明の変形された一実施形態による３次元半導体装置を示す回路図である。 本発明の変形された一実施形態による３次元半導体装置を示す斜視図である。 本発明の変形された他の実施形態による３次元半導体装置を示す回路図である。 本発明の変形された他の実施形態による３次元半導体装置を示す斜視図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図４１の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図である。 図４３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。 本発明の一実施形態による３次元電荷トラップ形ＮＡＮＤフラッシュメモリ装置の一部分を示す断面図である。 本発明の一実施形態による３次元電荷トラップ形ＮＡＮＤフラッシュメモリ装置の一部分を示す断面図である。 本発明の他の実施形態による３次元電荷トラップ形ＮＡＮＤフラッシュメモリ装置の一部分を例示的に図示する断面図である。 本発明の他の実施形態による３次元電荷トラップ形ＮＡＮＤフラッシュメモリ装置の一部分を示す断面図である。 本発明の一実施形態による３次元ＮＡＮＤフラッシュメモリ装置の動作方法を示す表である。 本発明の一実施形態による３次元ＮＡＮＤフラッシュメモリ装置の動作方法を示す表である。 本発明の他の実施形態による３次元ＮＡＮＤフラッシュメモリ装置の動作方法を示す表である。 本発明の他の実施形態による３次元ＮＡＮＤフラッシュメモリ装置の動作方法を示す表である。 本発明の変形された実施形態による３次元半導体装置の一部を示す平面図である。 本発明の変形された実施形態による３次元半導体装置の一部を示す平面図である。 本発明の他の変形された実施形態による３次元半導体装置の一部を示す断面図である。 本発明の一実施形態による階段形連結構造を示す平面図である。 本発明の一実施形態による階段形連結構造を示す断面図である。 本発明の他の実施形態による階段形連結構造を示す平面図である。 本発明の他の実施形態による階段形連結構造を示す断面図である。 本発明の更に他の実施形態による階段形連結構造を示す平面図である。 本発明の更に他の実施形態による階段形連結構造を示す断面図である。 本発明の更に他の実施形態による階段形連結構造を示す平面図である。 本発明の更に他の実施形態による階段形連結構造を示す断面図である。 本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。 本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。 本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。 本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。 本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。 本発明の一実施形態による半導体装置を含む電子装置を示す概略図である。 本発明の他の実施形態による半導体装置を含む電子装置を示す概略図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の長所及び特徴、そしてそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になる。しかし、本発明は、以下で開示する実施形態に限定されるものではなく異なる多様な形態に具現でき、単に本実施形態は、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものである。明細書の全文に亘り同一参照符号は同一構成要素を指称する。
本明細書で、導電性膜、半導体膜、又は絶縁性膜等のある物質膜が他の物質膜又は基板“上”に在ると言及する場合に、ある物質膜は他の物質膜又は基板上に直接形成され得るか、又はこれらの間に他の物質膜が介在することもあり得ることを意味する。また、本明細書の多様な実施形態で、第１、第２、第３等の用語が物質膜又は工程段階を記述するために使用するが、これは単なるいずれかの特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別するために使用するだけであり、このような用語によって限定されてはならない。
本明細書で使用する用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文句で特別に言及しない限り複数形も含む。明細書で使用する‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及する構成要素、段階、動作、及び／又は素子の１つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参照して説明する。図面において、膜及び領域の厚さは技術的な内容の効果的な説明のために誇張したものである。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。従って、本発明の実施形態は、図示した特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含み得る。
図１は、本発明の一実施形態によるストリング選択構造体を示す回路図であり、図２は、本発明の他の実施形態によるストリング選択構造体を示す回路図である。説明を簡単にするために、図１及び図２のストリング選択構造体は、各々“第１ストリング選択構造体”及び“第２ストリング選択構造体”という用語として記述する。
図１を参照すると、ビットラインＢＬが選択トランジスターを通じて第１及び第２ノードＮ１、Ｎ２に共通に連結される。一実施形態によると、第１及び第２ノードＮ１、Ｎ２の各々は３次元ＮＡＮＤフラッシュメモリを構成するメモリセルストリングの一部である。
選択トランジスターは、ビットラインＢＬと第１ノードＮ１を直列に連結する左上選択トランジスターＳＴ１Ｌ及び左下選択トランジスターＳＴ２Ｌ、そしてビットラインＢＬと第２ノードＮ２を直列に連結する右上選択トランジスターＳＴ１Ｒ及び右下選択トランジスターＳＴ２Ｒを含む。左上及び右上選択トランジスターＳＴ１Ｌ、ＳＴ１Ｒはそれらのゲート電極として共有される第１ストリング選択ラインＳＳＬ１によって制御され、左下及び右下選択トランジスターＳＴ２Ｌ、ＳＴ２Ｒはそれらのゲート電極として共有される第２ストリング選択ラインＳＳＬ２によって制御される。第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２はビットラインＢＬを横切るように配置される。
本実施形態によると、左上及び左下選択トランジスターＳＴ１Ｌ、ＳＴ２Ｌの中の１つは他の１つより高い閾値電圧を有し、右上及び右下選択トランジスターＳＴ１Ｒ、ＳＴ２Ｒの中の１つは他の１つより高い閾値電圧を有する。これに加えて、選択トランジスターは反転対称性（ｉｎｖｅｒｓｉｏｎ ｓｙｍｍｅｔｒｙ）を有するように配列される。例えば、左上及び右上選択トランジスターＳＴ１Ｌ、ＳＴ１Ｒの中の１つは他の１つより高い閾値電圧を有し、左下及び右下選択トランジスターＳＴ２Ｌ、ＳＴ２Ｒの中の１つは他の１つより高い閾値電圧を有する。
より具体的に、一実施形態によると、左上及び右下選択トランジスターＳＴ１Ｌ、ＳＴ２Ｒは空乏モードトランジスター（ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ ｔｒａｎｓｉｓｔｏｒ）として動作するように構成され、左下及び右上選択トランジスターＳＴ２Ｌ、ＳＴ１Ｒは強化モードトランジスター（ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ ｔｒａｎｓｉｓｔｏｒ）として動作するように構成される。他の実施形態によると、左上及び右下選択トランジスターＳＴ１Ｌ、ＳＴ２Ｒは強化モードトランジスターとして動作するように構成され、左下及び右上選択トランジスターＳＴ２Ｌ、ＳＴ１Ｒは空乏モードトランジスターとして動作するように構成される。
空乏モードトランジスターの閾値電圧がＶｔｈ（Ｄ）であり、強化モードトランジスターの閾値電圧がＶｔｈ（Ｅ）である場合、下表１に示したように、ビットラインＢＬと第１及び第２ノードＮ１、Ｎ２の間の電気的連結は、第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２に各々印加される電圧Ｖ１、Ｖ２によって選択的に制御される。
［表１］
Figure 2014135492
表１で、電圧Ｖ１、Ｖ２がＣａｓｅＩの電圧条件を充足させる場合、第１及び第２ノードＮ１、Ｎ２は、両方共にビットラインＢＬから電気的に遮断される。電圧Ｖ１、Ｖ２がＣａｓｅＩＩ又はＩＩＩの電圧条件を充足させる場合、第１ノードＮ１又は第２ノードＮ２が選択的にビットラインＢＬに電気的に連結される。また、電圧Ｖ１、Ｖ２がＣａｓｅＩＶの電圧条件を充足させる場合、第１及び第２ノードＮ１、Ｎ２は、両方共にビットラインＢＬに電気的に連結される。
一実施形態で、選択トランジスターは全て同一の導電形（例えば、Ｎ形）を有するＭＯＳ電界効果トランジスターである。一方、選択トランジスターがＮＭＯＳＦＥＴである場合、空乏モードトランジスターの閾値電圧Ｖｔｈ（Ｄ）は負の値であることもある。例えば、負の閾値電圧を有するトランジスターは、これを電気的に消去するか、或いはｎ形の半導体物質をチャンネル領域として使用することによって具現される。
図２を参照すると、第１及び第２ビットラインＢＬ１、ＢＬ２の各々は第１及び第２ノードＮ１、Ｎ２の中の対応する１つに連結される。例えば、第１ビットラインＢＬ１は左側の選択トランジスターＳＴ＿Ｌを通じて第１ノードＮ１に電気的に連結され、第２ビットラインＢＬ２は右側選択トランジスターＳＴ＿Ｒを通じて第２ノードＮ２に電気的に連結される。これに加えて、左側及び右側選択トランジスターＳＴ＿Ｌ、ＳＴ＿Ｒは第１及び第２ビットラインＢＬ１、ＢＬ２を横切るストリング選択ラインＳＳＬに共通に連結される。
一実施形態によると、左側及び右側選択トランジスターＳＴ＿Ｌ、ＳＴ＿Ｒは実質的に同一の閾値電圧を有するように形成される。即ち、左側及び右側選択トランジスターＳＴ＿Ｌ、ＳＴ＿Ｒは同一のモード（例えば、空乏又は強化モード）で動作するように構成される。このような構成によると、左側及び右側選択トランジスターＳＴ＿Ｌ、ＳＴ＿Ｒがストリング選択ラインＳＳＬを共有するが、第１及び第２ノードＮ１、Ｎ２が互に異なるビットラインに各々連結されるため、これらの各々は対応するビットラインに選択的に連結される。
一実施形態によると、第１及び第２ノードＮ１、Ｎ２の各々は３次元ＮＡＮＤフラッシュメモリを構成するメモリセルストリングの一部である。変形された実施形態によると、図１と同様に、ストリング選択トランジスターは、第１及び第２ビットラインＢＬ１、ＢＬ２と第１及び第２ノードＮ１、Ｎ２との間で、多層構造を形成するように配列される。
図３は、本発明の一実施形態による３次元半導体装置の構造を示す斜視図であり、図４及び図５は、図３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図である。図３に示した部分は図４で点線９９によって示した部分である。
図３を参照すると、垂直パターンＶＰが水平電極構造体ＨＥＳを垂直に貫通する。水平電極構造体ＨＥＳは垂直な方向に沿って互いに離隔された複数の水平パターンを含む。また、水平電極構造体ＨＥＳの外側の側壁は一対の外部カッティング領域ＷＬＣＲ（又はワードラインカッティング領域）によって定義される。
一実施形態によると、水平電極構造体ＨＥＳ又は水平パターンは、接地選択ラインＧＳＬ、複層構造に配置されるストリング選択ライン（ＳＳＬ１、ＳＳＬ２）、及び接地選択ラインとストリング選択ラインと（ＧＳＬ、ＳＳＬ２）の間に順に積層される複数のワードラインＷＬを含む。ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）及び接地選択ラインＧＳＬの中の少なくとも１つはワードラインＷＬと実質的に同一な物質で形成される。
本実施形態によると、内部カッティング領域ＳＬＣＲ（又は選択ラインカッティング領域）が水平電極構造体ＨＥＳの中央に形成される。内部カッティング領域ＳＬＣＲは外部カッティング領域ＷＬＣＲに並行に形成される。言い換えると、平面図の観点で見る時、水平電極構造体ＨＥＳは、内部カッティング領域ＳＬＣＲによって区分される第１単位構造体Ｓ１及び第２単位構造体Ｓ２を含む。
内部カッティング領域ＳＬＣＲの底はストリング選択ライン（ＳＳＬ１、ＳＳＬ２）の中の下部層の底面より低くなるように形成され、これによって内部カッティング領域ＳＬＣＲはストリング選択ライン（ＳＳＬ１、ＳＳＬ２）の内側の側壁を定義する。例えば、第１単位構造体Ｓ１のストリング選択ライン（ＳＳＬ１、ＳＳＬ２）は第２単位構造体Ｓ２のそれらから水平的に離隔される。結果的に、１つの水平電極構造体ＨＥＳの内で、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）は垂直な方向及び水平な方向の両方向で互いに離隔される。
反面、１つの水平電極構造体ＨＥＳ内で、ワードラインＷＬは、垂直な方向に沿って互いに離隔されるが、水平な方向に沿って分離されない。言い換えると、第１単位構造体Ｓ１のワードラインＷＬは、水平的に延長されて第２単位構造体Ｓ２のワードラインＷＬを構成する。第１及び第２単位構造体Ｓ１、Ｓ２のワードラインＷＬが互いに連結されて等電位状態に在るが、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）の上述した水平的な分離は第１及び第２単位構造体Ｓ１、Ｓ２が互いに独立的に動作することを可能にする。
垂直パターンＶＰの各々は多層膜構造を有する。例えば、垂直パターンＶＰの各々は半導体膜及び少なくとも１つの絶縁膜を含むように構成される。
垂直パターンＶＰは２次元的に配列されて水平電極構造体ＨＥＳを貫通する。例えば、１つの水平電極構造体ＨＥＳ内で、垂直パターンＶＰは外部カッティング領域ＷＬＣＲの進行方向（以下、列方向）に沿って配列される複数の柱グループＰＧを構成し、柱グループＰＧの各々は垂直パターンＶＰの中の少なくとも２つを含む。
本実施形態によると、図４、図６、及び図８に示したように、柱グループＰＧの中の奇数番目（以下、第１柱グループＰＧ１）の各々は３つの垂直パターンを含み、偶数番目（以下、第２柱グループＰＧ２）の各々は２つの垂直パターンを含む。例えば、第１柱グループＰＧ１の各々は内部カッティング領域ＳＬＣＲの左側及び右側に各々配置される一対の垂直パターン及び内部カッティング領域ＳＬＣＲを貫通する１つの垂直パターンを含み、第２柱グループＰＧ２の各々は内部カッティング領域ＳＬＣＲの左側及び右側に各々配置される一対の垂直パターンを含む。
図３と共に図４及び図５を参照すると、水平電極構造体ＨＥＳを横切るビットラインＢＬが提供される。ビットラインＢＬの各々は柱グループＰＧの中の対応する１つの上部に配置される。例えば、柱グループＰＧの各々はビットラインＢＬ中の対応する１つに連結される。言い換えると、ビットラインＢＬの中の奇数番目のビットラインの各々は１つの水平電極構造体ＨＥＳを貫通する（例えば、第１柱グループＰＧ１を構成する）３つの垂直パターンを連結し、ビットラインＢＬの中の偶数番目のビットラインの各々は１つの水平電極構造体ＨＥＳを貫通する（例えば、第２柱グループＰＧ２を構成する）２つの垂直パターンを連結する。ビットラインＢＬと垂直パターンＶＰとはこれらの間に介在するプラグＰＬＧを通じて電気的に連結される。
ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）は垂直パターンＶＰとビットラインＢＬとの間の電気的連結を制御するストリング選択トランジスターのゲート電極として使用される。本実施形態によると、ストリング選択トランジスターの各々は空乏モードトランジスター又は強化モードトランジスターとして動作するように構成される。これに加えて、図５に示したように、第１及び第２柱グループＰＧ１、ＰＧ２の各々で、ストリング選択トランジスターは反転対称性を有するように配列されて図１を参照して説明した第１ストリング選択構造体を構成し、第１柱グループＰＧ１のストリング選択トランジスターは第２柱グループＰＧ２のストリング選択トランジスターとミラー対称性を有するように配列される。
一方、上述したように、第１柱グループＰＧ１の各々は内部カッティング領域ＳＬＣＲを貫通する１つの垂直パターン（以下、中央パターンＶＰ２）を含む。図５に示したように、中央パターンＶＰ２は第１及び第２柱グループＰＧ１、ＰＧ２の第１ストリング選択構造体によって共有される。
図６は、本発明の他の実施形態による３次元半導体装置の構造を示す斜視図であり、図７及び図８は、図６の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図である。図６に示した部分は図７で点線９９によって示した部分である。
図６を参照すると、本実施形態において、水平電極構造体ＨＥＳは図３を参照して説明した実施形態と実質的に同一の技術的な特徴を有するように構成される。また、柱グループＰＧは図３を参照して説明した実施形態と実質的に同様に配列される。しかし、本実施形態によると、内部カッティング領域ＳＬＣＲは垂直パターンＶＰの中の一部を部分的に分割するように形成される。例えば、第１柱グループＰＧ１の中央パターンＶＰ２の各々の上部領域は内部カッティング領域ＳＬＣＲによって部分的に分割される。このような分割はストリング選択ライン（ＳＳＬ１、ＳＳＬ２）の上述した水平的な分離又は第１及び第２単位構造体Ｓ１、Ｓ２の独立的な動作の効果を向上させる。
また、本実施形態によると、図８に示したように、第１ストリング選択構造体を構成するストリング選択トランジスターは図５のそれらを反転した配列を有するように形成される。言い換えると、本実施形態による第１ストリング選択構造体は図５を参照して説明した実施形態に対して垂直な方向でミラー対称性を有するように構成される。しかし、本実施形態による第１ストリング選択構造体がこのような配列に限定されるものではない。例えば、本実施形態による第１ストリング選択構造体は図５を参照して説明した実施形態と同様に構成され得、図５を参照して説明した実施形態の第１ストリング選択構造体は本実施形態と同様に構成され得る。
図９は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図１０及び図１１は、図９の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図であり、図１２は、図９の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図である。図９に示した部分は図１０及び図１２で点線９９によって示した部分である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的な特徴に対する説明は省略する。
図９を参照すると、本実施形態において、水平電極構造体ＨＥＳは単層構造に配置されるストリング選択ラインＳＳＬを含み、これによって第１及び第２単位構造体Ｓ１、Ｓ２は各々１つのストリング選択ラインＳＳＬを含む。内部カッティング領域ＳＬＣＲの底はストリング選択ラインＳＳＬの底面より低くなるように形成され、これによって内部カッティング領域ＳＬＣＲはストリング選択ラインＳＳＬの内側の側壁を定義する。例えば、第１及び第２単位構造体Ｓ１、Ｓ２のストリング選択ラインＳＳＬは内部カッティング領域ＳＬＣＲによって水平的に離隔される。このような差異点を除外すると、本実施形態による水平電極構造体ＨＥＳは図３を参照して説明した実施形態と実質的に同一の技術的な特徴を有するように構成される。
図９と共に図１０及び図１１を参照すると、水平電極構造体ＨＥＳを横切るビットラインＢＬが提供される。ビットラインＢＬの各々は柱グループＰＧの中の対応する１つの上部に配置される。例えば、柱グループＰＧの各々はビットラインＢＬの中の対応する１つに連結される。本実施形態によると、平面図の観点で見る時、柱グループＰＧの中の少なくとも１つはビットラインＢＬの中の複数のビットラインに重畳される。例えば、図１０に示したように、第１柱グループＰＧ１の各々の上部には一対のビットライン（以下、第１ビットライン）が配置され、第２柱グループＰＧ２の各々の上部には１つのビットライン（以下、第２ビットライン）が配置される。一実施形態によると、ビットラインＢＬの各々又は一部の幅は垂直パターンＶＰの各々の幅の１／２より小さい。
第１ビットラインの中の１つは第１柱グループＰＧ１の内部カッティング領域ＳＬＣＲを貫通する中央パターンＶＰ２に連結される。これと異なり、第１ビットラインの中の他の１つは第１柱グループＰＧ１の第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターンに共通に連結される。同様に、第２ビットラインは第２柱グループＰＧ２の第１及び第２単位構造体Ｓ１、Ｓ２を貫通する一対の垂直パターンに共通に連結される。
このような共通的連結にも拘わらず、上述したように、第１及び第２単位構造体Ｓ１、Ｓ２のストリング選択ラインＳＳＬは内部カッティング領域ＳＬＣＲによって水平的に分離されるため、ビットラインＢＬの中の１つに共通に連結された一対の垂直パターンＶＰは独立的に選択される。また、中央パターンＶＰ２とこれに隣接する第１柱グループＰＧ１の他の垂直パターンは互に異なる第１ビットラインに連結されるため、図１１に示したように、図２を参照して説明した第２ストリング選択構造体がこれらと第１ビットラインの間の電気的連結を制御するために使用される。例えば、第１柱グループＰＧ１の各々は、中央パターンＶＰ２を共有する一対の第２ストリング選択構造体を構成する。
図１０を再び参照すると、プラグＰＬＧは第２柱グループＰＧ２に対してミラー対称性を有するように配列される。これに加えて、プラグＰＬＧは内部カッティング領域ＳＬＣＲに対してミラー対称性を有するように配列される。しかし、本実施形態がこれに限定されるものではない。例えば、プラグＰＬＧは図１２に示したように第２柱グループＰＧ２に対して並進的な対称性を有するように配列される。
図１３は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図１４及び図１５は、図１３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図であり、図１６及び図１７は、図１３の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図及び回路図であり、図１８及び図１９は、図１３の３次元半導体装置に適用されるストリング選択構造体の中の更に他の１つを示す平面図及び回路図である。図１３に示した部分は図１４、図１６及び図１８で点線９９によって示した部分である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的な特徴に対する説明は省略する。
図１３を参照すると、本実施形態において、水平電極構造体ＨＥＳは内部カッティング領域ＳＬＣＲを含まない構造として提供される。例えば、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）はワードラインＷＬと実質的に同一の平面模様を有する。しかし、一実施形態によると、外部配線との連結のための構造において、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）はワードラインＷＬと異なる平面模様を有することもある。例えば、図５６〜図６３を参照して後述するように、ワードラインＷＬ及びストリング選択ライン（ＳＳＬ１、ＳＳＬ２）は垂直断面模様において、階段形態の構造を有するように形成される。
内部カッティング領域ＳＬＣＲが無いため、水平電極構造体ＨＥＳのストリング選択ライン（ＳＳＬ１、ＳＳＬ２）は水平的に分離されずに垂直的のみに分離される。それにも拘わらず、図１及び図２を参照して各々説明した第１及び第２ストリング選択構造体又はこれらが組み合わされた構造の使用は垂直パターンＶＰの各々をビットワードラインの中の対応する１つに選択的に連結することを可能にする。
例えば、第２柱グループＰＧ２を構成する垂直パターンＶＰ４及びＶＰ５は、図１５及び図１７に示したように、第１ストリング選択構造体を構成することによって、上述した選択的な連結を具現することができる。或いは、第２柱グループＰＧ２を構成する垂直パターンＶＰ４及びＶＰ５は、図１９に示したように、第２ストリング選択構造体を構成することによって、上述した選択的な連結を具現することができる。
第１柱グループＰＧ２の場合、図１５に示したように、垂直パターンＶＰの中の２つ（ＶＰ１、ＶＰ３）は第１ストリング選択構造体を構成することによって上述した選択的な連結を具現でき、垂直パターンＶＰの中の残る１つ（ＶＰ２）は直列に連結された一対の強化モードトランジスターＥを通じて第１ビットライン中の対応する１つに一意的に（ｕｎｉｑｕｅｌｙ）連結される。
他の実施形態によると、第１柱グループＰＧ２の場合、図１７及び図１９に示したように、垂直パターンＶＰの中の隣接する２つ（ＶＰ１、ＶＰ２）は第１ストリング選択構造体を構成することによって、上述した選択的な連結を具現でき、垂直パターンＶＰの中の残る１つ（ＶＰ３）は直列に連結された一対の強化モードトランジスターＥを通じて第１ビットライン中の対応する１つに一意的に（ｕｎｉｑｕｅｌｙ）連結される。
図２０は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図２１及び図２２は、図２０の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図である。図２０に示した部分は図２１で点線９９によって示した部分である。
図２０を参照すると、本実施形態において、水平電極構造体ＨＥＳは内部カッティング領域ＳＬＣＲを含まない構造として提供される。例えば、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２は）ワードラインＷＬと実質的に同一の平面模様を有する。しかし、一実施形態によると、外部配線との連結のための構造において、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２は）ワードラインＷＬと異なる平面模様を有することもある。例えば、図５６〜図６３を参照して後述するように、ワードラインＷＬ及びストリング選択ライン（ＳＳＬ１、ＳＳＬ２）は垂直断面模様において、階段形態の構造を有するように形成される。
これに加えて、本実施形態によると、柱グループＰＧの各々を構成する垂直パターンＶＰの数は４であり、図２１に示したように、柱グループＰＧの各々の上部に提供されるビットラインＢＬの数は２である。
図２１及び図２２に示したように、柱グループＰＧの各々において、ビットラインＢＬの各々は垂直パターンＶＰの中の一対に連結される。例えば、ビットラインＢＬの中の１つは垂直パターンＶＰの中の奇数番目のパターン（ＶＰ１、ＶＰ３）に連結され、他の１つは垂直パターンＶＰの中の偶数番目のパターン（ＶＰ２、ＶＰ４）に連結される。垂直パターンＶＰの中の奇数番目のパターン（ＶＰ１、ＶＰ３）は図１を参照して説明した第１ストリング選択構造体を構成し、同様に垂直パターンＶＰの中の偶数番目のパターン（ＶＰ２、ＶＰ４）は図１を参照して説明した第１ストリング選択構造体を構成する。
図示していないが、変形された実施形態によると、ビットラインＢＬの中の１つは第１ストリング選択構造体を構成する垂直パターンＶＰの中の第１番目及び第２番目のパターンＶＰ１、ＶＰ２に連結され、同様に他の１つは第１ストリング選択構造体を構成する垂直パターンＶＰの中の第３番目及び第４番目のパターンＶＰ３、ＶＰ４に連結され得る。
図２３は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図２４及び図２５は、図２３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図であり、図２６は、図２３の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図である。図２３に示した部分は図２４及び図２６で点線９９によって示した部分である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的な特徴に対する説明は省略する。
図２３を参照すると、本実施形態において、水平電極構造体ＨＥＳは単層構造に配置されるストリング選択ラインＳＳＬを含み、これによって第１及び第２単位構造体Ｓ１、Ｓ２は各々１つのストリング選択ラインＳＳＬを含む。内部カッティング領域ＳＬＣＲの底はストリング選択ラインＳＳＬの底面より低くなるように形成され、これによって内部カッティング領域ＳＬＣＲはストリング選択ラインＳＳＬの内側の側壁を定義する。例えば、第１及び第２単位構造体Ｓ１、Ｓ２のストリング選択ラインＳＳＬは内部カッティング領域ＳＬＣＲによって水平的に離隔される。
これに加えて、本実施形態によると、第１柱グループＰＧ１の各々を構成する垂直パターンＶＰの数は５であり、第２柱グループＰＧ２の各々を構成する垂直パターンＶＰの数は４であり、図２４及び図２６に示したように、柱グループＰＧの各々の上部に提供されるビットラインＢＬの数は２である。
図２４及び図２５に示したように、第１柱グループＰＧ１の各々において、第１ビットラインＢＬの中の１つは第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する垂直パターンＶＰの中の一対（例えば、ＶＰ２及びＶＰ３）に連結され、第１ビットラインＢＬの中の他の１つは第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する垂直パターンＶＰの中の他の一対（例えば、ＶＰ１、ＶＰ４）及び内部カッティング領域ＳＬＣＲを通る中央パターンＶＰｄに連結される。
第２柱グループＰＧ２の各々において、第２ビットラインＢＬの各々は第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する垂直パターンＶＰの中の一対に連結される。例えば、第２ビットラインＢＬの中の１つは垂直パターンＶＰの中の奇数番目のパターン（ＶＰ１、ＶＰ３）に連結され、他の１つは垂直パターンＶＰの中の偶数番目のパターン（ＶＰ２、ＶＰ４）に連結される。
図２６に示したように、変形された実施形態によると、第２ビットラインＢＬの中の１つは第２ストリング選択構造体を構成する垂直パターンＶＰの中の第１番目及び第４番目のパターンＶＰ１、ＶＰ４に連結され、同様に他の１つは第２ストリング選択構造体を構成する垂直パターンＶＰの中の第２番目及び第３番目のパターンＶＰ２、ＶＰ３に連結される。
第１及び第２柱グループＰＧ１、ＰＧ２の各々において、第１単位構造体Ｓ１を貫通する一対の垂直パターンＶＰ（例えば、ＶＰ１及びＶＰ２）は図２を参照して説明した第２ストリング選択構造体を構成することができる。同様に第２単位構造体Ｓ２を貫通する一対の垂直パターンＶＰ（例えば、ＶＰ３及びＶＰ４）は図２を参照して説明した第２ストリング選択構造体を構成することができる。
図２７は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図２８及び図２９は、図２７の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図及び回路図であり、図３０及び図３１は、図２７の３次元半導体装置に適用されるストリング選択構造体の中の他の１つを示す平面図及び回路図であり、図３２〜図３４は図２７の３次元半導体装置に適用され得るストリング選択構造体の中の更に他の１つを示す平面図及び回路図である。図３５及び図３６は、各々図３２及び図３３の３次元半導体装置を具現するための配線構造を示す断面図である。図２７に示した部分は図２８、図３０、図３２及び図３３で点線９９によって示した部分である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的な特徴に対する説明は省略する。
図２７を参照すると、本実施形態において、内部カッティング領域ＳＬＣＲは水平電極構造体ＨＥＳを貫通するように形成される。内部カッティング領域ＳＬＣＲのこのような構造によって、第１及び第２単位構造体Ｓ１、Ｓ２は水平的に分離される。言い換えると、第１単位構造体Ｓ１のワードラインＷＬは第２単位構造体Ｓ２のワードラインＷＬから水平的に分離される。これに加えて、内部カッティング領域ＳＬＣＲは中央パターンＶＰ２を両分するように形成され、これによって中央パターンＶＰ２の各々は第１及び第２単位構造体Ｓ１、Ｓ２に各々含まれる２つの部分を含む。このような差異を除外すると、水平電極構造体ＨＥＳは図３を参照して説明した実施形態と実質的に同一の技術的な特徴を有するように構成される。また、柱グループＰＧもやはり図３を参照して説明した実施形態と実質的に同様に配列される。
図２８を参照すると、本実施形態において、第１柱グループＰＧ１の各々は第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターン（ＶＰ１、ＶＰ３）及び内部カッティング領域ＳＬＣＲによって分けられた２つの部分を有する中央パターンＶＰ２を含み、第２柱グループＰＧ２の各々は第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターンＶＰを含む。柱グループＰＧの各々の上部に提供されるビットラインＢＬの数は１である。
図２９を参照すると、第１柱グループＰＧ１は第１及び第２単位構造体Ｓ１、Ｓ２の各々で第１ストリング選択構造体を形成するように構成される。中央パターンＶＰ２が第１及び第２単位構造体Ｓ１、Ｓ２によって共有されるため、第１及び第２単位構造体Ｓ１、Ｓ２の第１ストリング選択構造体は内部カッティング領域ＳＬＣＲに対してミラー対称性を有するように構成される。
図３０を参照すると、本実施形態において、第１柱グループＰＧ１の各々は第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターン（ＶＰ１、ＶＰ３）及び内部カッティング領域ＳＬＣＲによって分けられた２つの部分を有する中央パターンＶＰ２を含み、第２柱グループＰＧ２の各々は第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターンＶＰを含む。第１柱グループＰＧ１の各々の上部に提供されるビットラインＢＬの数は２であり、第２柱グループＰＧ２の各々の上部に提供されるビットラインＢＬの数は１である。
図３０及び図３１を参照すると、中央パターンＶＰ２の２つの部分はそれらの上部に配置された一対のビットラインに各々連結される。また、第１柱グループＰＧ１の各々において、第１及び第２単位構造体Ｓ１、Ｓ２の各々を貫通する垂直パターン（ＶＰ１、ＶＰ３）は互に異なるビットラインに各々連結され、これによって第１柱グループＰＧ１の各々の上部に配置されたビットラインＢＬの各々は第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターンを連結する。
本実施形態によると、ビットラインＢＬの各々は一対の垂直パターンＶＰを連結するが、これらは互いに分離された第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通し、これによって第１柱グループＰＧ１の各々は図３１に示したように図２を参照して説明した第２ストリング選択構造体を形成するように構成される。
他の実施形態によると、図３２〜図３４に示したように、中央パターンＶＰ２の各々を構成する２つの部分はビットラインＢＬの中の１つに共通に連結される。第１柱グループＰＧ１の各々において、その上部に配置される一対のビットラインの中の１つは第１及び第２単位構造体Ｓ１、Ｓ２を各々貫通する一対の垂直パターン（ＶＰ１、ＶＰ３）を共通に連結し、他の１つは中央パターンＶＰ２の２つの部分を共通に連結する。例えば、図３２及び図３５に示したように、中央パターンＶＰ２の２つの部分は１つのプラグＰＬＧを通じてビットラインＢＬの中の１つに共通に連結される。この時、中央パターンＶＰ２の２つの部分は内部カッティング領域ＳＬＣＲを横切る上部導電領域ｎ＋を通じて互いに連結される。或いは、図３３及び図３６に示したように、中央パターンＶＰ２の２つの部分は一対のプラグＰＬＧを通じてビットラインＢＬの中の１つに共通に連結される。この時、中央パターンＶＰ２の２つの部分は内部カッティング領域ＳＬＣＲによって互いに分離された上部導電領域ｎ＋を具備する。
図３７及び図３８は、本発明の変形された一実施形態による３次元半導体装置を示す回路図及び斜視図であり、図３９及び図４０は、本発明の変形された他の実施形態による３次元半導体装置を示す回路図及び斜視図である。これらの変形された実施形態による３次元半導体装置は、接地選択ライン又は接地選択トランジスターに関連する技術的な差異を除外すると、図３４を参照して説明した実施形態と実質的に同様に構成される。説明を簡単にするために、上記実施形態で説明したことと重複する技術的特徴に対する説明は省略する。これに加えて、ここで説明する接地選択ライン又は接地選択トランジスターに関連する技術的な特徴は上述したか又は後述する本発明の実施形態に適用される。
図３７及び図３８に示したように、内部カッティング領域ＳＬＣＲは水平電極構造体ＨＥＳのワードラインＷＬを貫通するが、接地選択ライン（ＧＳＬ１、ＧＳＬ２）を貫通しないように形成される。言い換えると、第１単位構造体Ｓ１のワードラインＷＬは第２単位構造体Ｓ２のワードラインＷＬから水平的に分離されるが、第１単位構造体Ｓ１の接地選択ライン（ＧＳＬ１、ＧＳＬ２）は第２単位構造体Ｓ２の接地選択ライン（ＧＳＬ１、ＧＳＬ２）から分離されない。
図３９及び図４０に示したように、内部カッティング領域ＳＬＣＲは水平電極構造体ＨＥＳのワードラインＷＬを貫通する。しかし、内部カッティング領域ＳＬＣＲは接地選択ワードラインの中の上部層ＧＳＬ１を貫通して下部層ＧＳＬ２を貫通しないように形成される。例えば、第１単位構造体Ｓ１のワードラインＷＬは第２単位構造体Ｓ２のワードラインＷＬから水平的に分離され、第１単位構造体Ｓ１の接地選択ワードラインの中の上部層（ＧＳＬ１）は第２単位構造体Ｓ２の上部層（ＧＳＬ１）から分離され、第１単位構造体Ｓ１の接地選択ワードラインの中の下部層（ＧＳＬ２）は第２単位構造体Ｓ２の下部層（ＧＳＬ２）から分離されない。
図４１は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図４２は、図４１の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。図４１に示した部分は図４２で点線９９によって示した部分である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的特徴に対する説明は省略する。
図４１及び図４２を参照すると、本実施形態において、外部カッティング領域ＷＬＣＲは第１柱グループＰＧ１の最も外方（例えば、ＶＰ１、ＶＰ３）を露出させるように形成される。例えば、図４１に示したように、第１及び第２単位構造体Ｓ１、Ｓ２の各々はその中央に対して実質的にミラー対称性を有するように形成される。外部カッティング領域ＷＬＣＲのこのような構造における差異を除外すると、本実施形態による３次元半導体装置は図２７〜図２９を参照して説明した実施形態と実質的に同様に構成される。しかし、上述した本発明の他の実施形態は、やはり外部カッティング領域ＷＬＣＲのこのような構造的特徴を有するように変形され得、このような変形はこの分野に従事する通常の知識を有する者によって容易に具現され得るため、これに対する説明は省略する。
図４３は、本発明の更に他の実施形態による３次元半導体装置の構造を示す斜視図であり、図４４は、図４３の３次元半導体装置に適用されるストリング選択構造体の中の１つを示す平面図である。図４３に示した部分は図４４で点線９９によって示した部分である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的特徴に対する説明は省略する。
図４３及び図４４を参照すると、本実施形態において、第１柱グループＰＧ１は図３０及び図３１を参照して説明した実施形態と実質的に同様に構成される。例えば、本実施形態によると、第１柱グループＰＧ１の各々の上部には一対の第１ビットラインＢＬが配置され、第１柱グループＰＧ１は一対の第２ストリング選択構造体を形成するように構成される。
本実施形態によると、第２柱グループＰＧ２の各々は４つの垂直パターンを含み、外部カッティング領域ＷＬＣＲは第２柱グループＰＧ２の最も外方を露出させるように形成される。外部カッティング領域ＷＬＣＲのこのような構造における差異を除外すると、本実施形態による第２柱グループＰＧ２は図２３及び図２４を参照して説明した実施形態と実質的に同様に構成される。しかし、上述した本発明の他の実施形態は、やはり外部カッティング領域ＷＬＣＲのこのような構造的特徴を有するように変形され得、このような変形はこの分野に従事する通常の知識を有する者によって容易に具現され得るため、これに対する説明は省略する。
以上で、図１及び図２を参照して説明した第１及び第２ストリング選択構造体の各々又はこれらが組み合わされた構造を含む３次元半導体装置の幾つかの例を、図３〜図４４を参照して説明した。しかし、本発明の実施形態が上述した例に限定されるものではなく、ここで説明しなかった多様な変形形態として具現され得る。このような変形形態は、上述した例に基づいて、当該分野に従事する通常の知識を有する者によって容易に具現され得るため、これに対する説明は省略する。
一実施形態によると、本発明は３次元電荷トラップ形ＮＡＮＤフラッシュメモリ装置を具現するために応用される。例えば、水平電極構造体ＨＥＳは、図４５〜図４８に示したように、層間絶縁膜ＩＬＤによって垂直に分離された水平パターンＨＰを含み、垂直パターンＶＰの各々及び水平パターンＨＰの各々は、以下の図４５〜図４８を参照して説明する単位メモリセルの中の１つを構成する。
本発明の実施形態による３次元電荷トラップ形ＮＡＮＤフラッシュメモリ装置は３次元的に配列されたメモリセルを具備する。メモリセルの各々で、垂直パターンＶＰはチャンネル領域に使用される半導体パターンＳＰを含み、水平パターンＨＰはゲート電極として使用される水平電極ＨＥを含む。一実施形態によると、垂直パターンＶＰは半導体パターンＳＰ内に挿入される垂直絶縁膜ＶＩを更に含む。これに加えて、メモリセルの各々はメモリ要素として使用されるトンネル絶縁膜ＴＬ、電荷格納膜ＣＬ、及びブロッキング絶縁膜ＢＫを更に含む。
一実施形態によると、図４５に示したように、トンネル絶縁膜ＴＬ、電荷格納膜ＣＬ、及びブロッキング絶縁膜ＢＫは垂直パターンＶＰを構成し、他の実施形態によると、図４８に示したように、トンネル絶縁膜ＴＬ、電荷格納膜ＣＬ、及びブロッキング絶縁膜ＢＫは水平パターンＨＰを構成する。更に他の実施形態によると、図４６に示したように、トンネル絶縁膜ＴＬ及び電荷格納膜ＣＬは垂直パターンＶＰを構成し、ブロッキング絶縁膜ＢＫは水平パターンＨＰを構成する。更に他の実施形態によると、図４７に示したように、トンネル絶縁膜ＴＬは垂直パターンＶＰを構成し、電荷格納膜ＣＬ及びブロッキング絶縁膜ＢＫは水平パターンＨＰを構成する。しかし、本発明の実施形態は、図４５〜図４８に示した例に限定されるものではない。例えば、トンネル絶縁膜ＴＬ、電荷格納膜ＣＬ、及びブロッキング絶縁膜ＢＫの各々は多層膜構造である。これに加えて、多層膜構造は垂直パターンＶＰ及び水平パターンＨＰに各々含まれる膜を含むように構成される。
物質の種類及び形成方法において、電荷格納膜ＣＬはトラップサイトが豊富な絶縁膜及びナノ粒子を含む絶縁膜中の１つであり、化学気相蒸着又は原子層蒸着技術の中の１つを使用して形成される。例えば、電荷格納膜ＣＬは、トラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜の中の１つを含む。更に具体的な例として、電荷格納膜ＣＬは、シリコン窒化膜、シリコン酸化窒化膜、シリコン豊富窒化膜Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の中の少なくとも１つを含む。
トンネル絶縁膜ＴＬは、電荷格納膜ＣＬより大きいバンドギャップを有する物質の中の１つであり、化学気相蒸着又は原子層蒸着技術の中の１つを使用して形成される。例えば、トンネル絶縁膜ＴＬは上述した蒸着技術の中の１つを使用して形成されるシリコン酸化膜である。これに加えて、トンネル絶縁膜ＴＬは蒸着工程の後に実施される所定の熱処理工程を更に経る。熱処理段階は急速−熱−窒化工程（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ：ＲＴＮ）又は窒素及び酸素の中の少なくとも１つを含む雰囲気で実施されるアニーリング工程である。
ブロッキング絶縁膜ＢＫは互に異なる物質で形成される第１及び第２ブロッキング絶縁膜を含む。第１及び第２ブロッキング絶縁膜の中の１つはトンネル絶縁膜ＴＬより小さく電荷格納膜ＣＬより大きいバンドギャップを有する物質の中の１つである。また、第１及び第２ブロッキング絶縁膜は化学気相蒸着又は原子層蒸着技術の中の１つを使用して形成され、これらの中の少なくとも１つは湿式酸化工程を通じて形成される。一実施形態によると、第１ブロッキング絶縁膜はアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜の中の１つであり、第２ブロッキング絶縁膜は第１ブロッキング絶縁膜より小さい誘電常数を有する物質である。他の実施形態によると、第２ブロッキング絶縁膜は高誘電膜の中の１つであり、第１ブロッキング絶縁膜は第２ブロッキング絶縁膜より小さい誘電常数を有する物質である。
図４９及び図５０は、本発明の一実施形態による３次元ＮＡＮＤフラッシュメモリ装置の動作方法を示す表である。より具体的に、図４９及び図５０は、図６〜図８を参照して説明した３次元アレイ構造を有する３次元ＮＡＮＤフラッシュメモリ装置に適用されるプログラム及び読出し動作を示す。
図６〜図８を参照して説明した半導体装置において、第１柱グループＰＧ１は一対の第１ストリング選択構造体を含むように構成される。従って、第１柱グループＰＧ１を構成する垂直パターン（ＶＰ１、ＶＰ２、ＶＰ３）の各々は図１及び表１を参照して説明した電圧条件を利用して選択的にビットラインＢＬに電気的に連結される。これによって、図４９及び図５０に示したように、第１ストリング選択構造体を利用する選択的な連結方法は図６〜図８を参照して説明した半導体装置の第１柱グループＰＧ１に対するプログラム及び読出し動作のために応用される。
図５１及び図５２は、本発明の他の実施形態による３次元ＮＡＮＤフラッシュメモリ装置の動作方法を示す表である。より具体的に、図５１及び図５２は、図９〜図１１を参照して説明した３次元アレイ構造を有する３次元ＮＡＮＤフラッシュメモリ装置に適用されるプログラム及び読出し動作を示す。
図９〜図１１を参照して説明した半導体装置において、第１柱グループＰＧ１は一対の第２ストリング選択構造体を含むように構成される。従って、第１柱グループＰＧ１を構成する垂直パターン（ＶＰ１、ＶＰ２、ＶＰ３）の各々は図２を参照して説明した電圧条件を利用して選択的にビットラインＢＬに電気的に連結される。これによって、図５１及び図５２に示したように、第２ストリング選択構造体を利用する選択的な連結方法は図９〜図１１を参照して説明した半導体装置の第１柱グループＰＧ１に対するプログラム及び読出し動作のために応用される。
図５３及び図５４は、本発明の変形された実施形態による３次元半導体装置の一部を示す平面図である。
変形された実施形態によると、柱グループＰＧの各々の垂直パターン（ＶＰ１〜ＶＰ４）はジグザグな方式に配列される。例えば、図５３に示したように、第１及び第３垂直パターンＶＰ１、ＶＰ３は、ビットラインＢＬの進行方向に直角な方向に沿って、第２及び第４垂直パターンＶＰ２、ＶＰ４から所定の距離（ｄ）だけシフトされた位置に配列される。このようなジグザグな配列は、ビットラインＢＬ、プラグＰＬＧ、及び垂直パターン（ＶＰ１〜ＶＰ４）の間の連結における技術的な難しさを減らし得る。
他の変形された実施形態によると、プラグＰＬＧはビットラインＢＬとの接触面積又は垂直パターン（ＶＰ１〜ＶＰ）４との接触面積を増加させる模様を有するように形成される。例えば、図５４に示したように、プラグＰＬＧはビットラインＢＬの進行方向に沿って拡張されて実質的に楕円形態の平面模様を有する。
図５５は、本発明の他の変形された実施形態による３次元半導体装置の一部を示す断面図である。
図５５を参照すると、ビットラインＢＬは下部ビットラインＢＬ＿Ｌ及び下部ビットラインＢＬ＿Ｌ上に配置される上部ビットラインＢＬ＿Ｕを含む。例えば、平面的な側面から見る時、下部ビットラインＢＬ＿Ｌ及び上部ビットラインＢＬ＿Ｕは交互に配列される。
下部ビットラインＢＬ＿Ｌの各々は第１プラグＰＬＧ１を利用して垂直パターンＶＰに電気的に連結され、上部ビットラインＢＬ＿Ｕの各々は第２プラグＰＬＧ２を利用して垂直パターンＶＰに電気的に連結される。第２プラグＰＬＧ２の各々は第１プラグＰＬＧ１より長い。第２プラグＰＬＧ２の各々は下部ビットラインＢＬ＿Ｌの間を横切って垂直パターンＶＰの中の対応する１つに連結される。第２プラグＰＬＧ２と下部ビットラインＢＬ＿Ｌとの間の電気的絶縁のために、下部ビットラインＢＬ＿Ｌの側壁には絶縁性スペーサーＳＰＣが更に配置される。
本実施形態によると、下部ビットラインＢＬ＿Ｌと上部ビットラインＢＬ＿Ｕとが互に異なる高さに位置するため、ビットラインＢＬの各々は増加した幅を有し、これらは増加した水平的距離を有して配列される。
水平電極構造体ＨＥＳは垂直断面模様において、階段形態の構造を有するように形成され得る。例えば、水平電極構造体ＨＥＳは、その幅又は面積が上方に行くほど減少するように形成された複数の水平ラインＨＬ１〜ＨＬ９を含む。
一実施形態によると、図５６及び図５７に示したように、水平ラインの一部ＨＬ２、ＨＬ６は他の水平ラインＨＬ１、ＨＬ３〜ＨＬ５、ＨＬ７〜ＨＬ９と異なる物質で形成される。
他の実施形態によると、図５８及び図５９に示したように、水平ラインの一部ＨＬ２、ＨＬ６は他の水平ラインＨＬ１、ＨＬ３〜ＨＬ５、ＨＬ７〜ＨＬ９と異なる側壁角度を有するように形成される。例えば、水平ラインの一部ＨＬ２、ＨＬ６は傾いた側壁ＳＳＷを有し、他の水平ラインＨＬ１、ＨＬ３〜ＨＬ５、ＨＬ７〜ＨＬ９は実質的に垂直な側壁を有する。
水平電極構造体ＨＥＳは、水平ラインＨＬ１〜ＨＬ９がその上部層から水平的に突出する領域（以下、パッド領域）を有する結果として、階段形態の構造を有する。本発明のその他の実施形態によると、図６０及び図６１に示したように、水平ラインＨＬ１〜ＨＬ９はパッド領域が広い水平ラインＨＬ２、ＨＬ５、ＨＬ８で構成される第１グループ及びパッド領域が狭い水平ラインＨＬ３、ＨＬ４、ＨＬ６、ＨＬ７、ＨＬ９で構成される第２グループに区分される。これと異なり、図６２及び図６３に示したように、水平ラインＨＬ１〜ＨＬ９はパッド領域の幅に従う分類下で少なくとも３つ以上のグループに分類される。
図６４〜図６６は、本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的特徴に対する説明は省略する。
図６４〜図６６を参照すると、本実施形態において、一対の外部カッティング領域ＷＬＣＲの間には水平電極構造体ＨＥＳが提供される。垂直パターンＶＰの各々は第１及び第２単位構造体Ｓ１、Ｓ２の中の対応する１つを貫通し、垂直パターンＶＰの各々の上部には一対のビットラインＢＬが配置される。本実施形態によると、ビットラインＢＬと垂直パターンＶＰとは図２を参照して説明した第２ストリング選択構造体を構成する。例えば、本実施形態によると、ビットラインＢＬの各々は第１及び第２単位構造体Ｓ１、Ｓ２を貫通する垂直パターンＶＰの中の対応する１つに連結される。
図６４及び図６５に示したように、水平電極構造体ＨＥＳは内部カッティング領域ＳＬＣＲによって区分された第１単位構造体Ｓ１及び第２単位構造体Ｓ２を含む。一実施形態によると、図６５に示したように、内部カッティング領域ＳＬＣＲの上には中央パターンＶＰｄが提供され得るが、図６４におけるように、中央パターンＶＰｄは省略され得る。これに加えて、図６６に示したように、水平電極構造体ＨＥＳは内部カッティング領域ＳＬＣＲを含まない構造で提供され得る。この場合、水平電極構造体ＨＥＳ、垂直パターンＶＰ、及びビットラインＢＬは、図２６を参照して説明した構造で、第１及び第２単位構造体Ｓ１、Ｓ２の各々の対応する要素と実質的に同様な構造を有する。内部カッティング領域ＳＬＣＲは、図９、図３８、図３９、又は図４３を参照して説明した構造中のいずれか１つと実質的に同一の技術的な特徴を有するように構成される。
図６７及び図６８は、本発明の更に他の変形された実施形態による３次元半導体装置を示す平面図である。説明を簡単にするために、上記実施形態で説明したことと重複する技術的特徴に対する説明は省略する。
図６７及び図６８を参照すると、水平電極構造体ＨＥＳの第１単位構造体Ｓ１及び第２単位構造体Ｓ２は図６６を参照して説明した構造を有するように形成される。即ち、本実施形態によると、第１単位構造体Ｓ１及び第２単位構造体Ｓ２の各々で、水平電極構造体ＨＥＳ、垂直パターンＶＰ、及びビットラインＢＬは、図２を参照して説明した第２ストリング選択構造体を構成する。一実施形態によると、図６７に示したように、内部カッティング領域ＳＬＣＲの上には中央パターンＶＰｄが提供されるが、図６８におけるように、中央パターンＶＰｄは省略され得る。これらの実施形態で、内部カッティング領域ＳＬＣＲは、図９、図３８、図３９、又は図４３を参照して説明した構造中のいずれか１つと実質的に同一の技術的な特徴を有するように構成される。
図６９及び図７０は、本発明の実施形態による半導体装置を含む電子装置を示す概略図である。
図６９を参照すると、本実施形態による半導体装置を含む電子装置１３００は、ＰＤＡ、ラップトップコンピューター、携帯用コンピューター、ウェブタブレット、無線電話機、携帯電話、デジタル音楽再生器、有無線電子機器、又はこれらの中の少なくとも２つを含む複合電子装置の中の１つである。電子装置１３００は、バス１３５０を通じて互いに結合された制御器１３１０、キーパッド、キーボード、画面（ｄｉｓｐｌａｙ）のような入出力装置１３２０、メモリ１３３０、無線インターフェイス１３４０を含む。制御器１３１０は、例えば１つ以上のマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラ、又はこれと類似な構成要素を含む。メモリ１３３０は、例えば制御器１３１０によって実行される命令語を格納するために使用される。メモリ１３３０は、使用者データを格納するために使用され、上述した本発明の実施形態による半導体装置を含む。電子装置１３００は、ＲＦ信号で通信する無線通信ネットワークにデータを伝送するか、或いは無線通信ネットワークからデータを受信するために無線インターフェイス１３４０を使用する。例えば、無線インターフェイス１３４０は、アンテナ、無線トランシーバー等を含む。電子装置１３００は、ＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ（登録商標）、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ、Ｍｕｎｉ Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ ＵＳＢ、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ、ＷｉＭＡＸ、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等のような通信システムの通信インターフェイスプロトコルを具現するために利用される。
図７０を参照すると、本実施形態による半導体装置はメモリシステムを具現するために使用される。メモリシステム１４００は大容量のデータを格納するためのメモリ素子１４１０及びメモリコントローラ１４２０を含む。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０に格納されたデータを読み出す又は書き込むようにメモリ素子１４１０を制御する。メモリコントローラ１４２０は、ホスト１４３０、例えばモバイル機器又はコンピューターシステムから提供されるアドレスをメモリ素子１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブルを構成する。メモリ素子１４１０は上述した本発明の実施形態による半導体装置を含む。
上述した実施形態で開示した半導体装置は多様な形態の半導体パッケージに具現される。例えば、本実施形態による半導体装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式でパッケージングされる。
本実施形態による半導体装置が実装されたパッケージは半導体装置を制御するコントローラ及び／又は論理素子等を更に含むこともある。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１３００ 電子装置
１３１０ 制御器
１３２０ 入出力装置
１３３０ メモリ
１３４０ 無線インターフェイス
１３５０ バス
１４００ メモリシステム
１４１０ メモリ素子
１４２０ メモリコントローラ
１４３０ ホスト
ＢＫ ブロッキング絶縁膜
ＢＬ ビットライン
ＢＬ＿Ｕ、ＢＬ＿Ｌ 上部、下部ビットライン
ＢＬ１、ＢＬ２ 第１、第２ビットライン
ＣＬ 電荷格納膜
ＣＳＬ 共通ソースライン
ＧＳＬ 接地選択ライン
ＧＳＬ１、ＧＳＬ２ 第１、第２接地選択ライン
ＨＥ 水平電極
ＨＥＳ 水平電極構造体
ＨＬ１〜ＨＬ９ 第１〜第９水平ライン
ＨＰ 水平パターン
ＩＬＤ 層間絶縁膜
Ｎ１、Ｎ２ 第１、第２ノード
ＰＧ 柱グループ
ＰＧ１、ＰＧ２ 第１、第２柱グループ
ＰＬＧ プラグ
ＳＬＣＲ 内部カッティング領域
Ｓ１、Ｓ２ 第１、第２単位構造体
ＳＰ 半導体パターン
ＳＰＣ 絶縁性スペーサー
ＳＳＬ１、ＳＳＬ２ 第１、第２ストリング選択ライン
ＳＳＷ 側壁
ＳＴ１Ｌ 左上選択トランジスター
ＳＴ２Ｌ 左下選択トランジスター
ＳＴ１Ｒ 右上選択トランジスター
ＳＴ２Ｒ 右下選択トランジスター
ＴＬ トンネル絶縁膜
ＶＩ 垂直絶縁膜
ＶＰ 垂直パターン
ＶＰ１〜ＶＰ５ 第１〜第５垂直パターン
ＶＰ２、ＶＰｄ 中央パターン
ＷＬ ワードライン
ＷＬＣＲ 外部カッティング領域

Claims (27)

  1. 選択ラインと、
    前記選択ラインを水平に横切る第１及び第２上部ラインと、
    前記選択ラインを垂直に横切りながら前記第１及び第２上部ラインに各々連結される第１及び第２垂直パターンと、を有し、
    前記第１及び第２垂直パターンの各々は、平面図の観点で見る時、前記第１及び第２上部ラインの両方に重畳するように配置されることを特徴とする３次元半導体装置。
  2. 前記第１及び第２垂直パターンは、前記第１及び第２上部ラインの進行方向に従って配列されることを特徴とする請求項１に記載の３次元半導体装置。
  3. 前記第１及び第２上部ラインの各々の幅は、前記第１及び第２垂直パターンの各々の幅の１／２より小さいことを特徴とする請求項１に記載の３次元半導体装置。
  4. 前記第１及び第２上部ラインと前記第１及び第２垂直パターンとの間に介在するプラグを更に含み、
    前記プラグは、前記第１及び第２上部ラインの各々を前記第１及び第２垂直パターンの中の対応する１つに連結されるように配置されることを特徴とする請求項１に記載の３次元半導体装置。
  5. 前記第１及び第２垂直パターンは、前記選択ラインをそれらのゲート電極として共有する一対の選択トランジスターを構成することを特徴とする請求項４に記載の３次元半導体装置。
  6. 前記第１及び第２垂直パターンの各々の上部に位置する上部ラインの数は、少なくとも２であることを特徴とする請求項１に記載の３次元半導体装置。
  7. 順に積層された第１選択ライン及び第２選択ラインと、
    前記第１及び第２選択ラインを水平に横切る上部ラインと、
    前記第１及び第２選択ラインを垂直に横切りながら前記上部ラインに共通に連結される第１及び第２垂直パターンと、を有し、
    前記第１及び第２垂直パターンの各々は、互に異なる第１及び第２閾値電圧を有しながら直列に連結された第１及び第２選択トランジスターを構成し、
    前記第１及び第２垂直パターンの前記第１選択トランジスターは、各々前記第１及び第２選択ラインによって制御されることを特徴とする３次元半導体装置。
  8. 前記第１及び第２垂直パターンの前記第１選択トランジスターは、各々前記第１及び第２選択ラインをそれらのゲート電極として使用し、
    前記第１及び第２垂直パターンの前記第２選択トランジスターは、各々前記第２及び第１選択ラインをそれらのゲート電極として使用することを特徴とする請求項７に記載の３次元半導体装置。
  9. 前記第１及び第２選択ラインを水平に横切る追加的な上部ラインと、
    前記第１及び第２選択ラインを垂直に横切りながら前記追加的な上部ラインに連結される第３垂直パターンを更に含み、
    前記第１〜第３垂直パターンの各々は、平面図の観点で見る時、前記上部ライン及び前記追加的な上部ラインの両方に重畳するように配置されることを特徴とする請求項７に記載の３次元半導体装置。
  10. 前記第１及び第２選択トランジスターは、両方が同一の導電形を有するＭＯＳ電界効果トランジスターであり、
    前記第１閾値電圧は、前記第２閾値電圧より低いことを特徴とする請求項７に記載の３次元半導体装置。
  11. 前記第１及び第２選択トランジスターは、両方がＮ形ＭＯＳ電界効果トランジスターであり、
    前記第１閾値電圧は負の値であり、
    前記第２閾値電圧は正の値であることを特徴とする請求項７に記載の３次元半導体装置。
  12. 前記第１及び第２選択トランジスターは、電荷格納層を含み、
    前記第１選択トランジスターは、電気的に消去されて前記第２選択トランジスターより低い閾値電圧を有することを特徴とする請求項７に記載の３次元半導体装置。
  13. 前記第１及び第２垂直パターンの前記第１選択トランジスターは、Ｎ形ＭＯＳ電界効果トランジスターであり、これらの中の少なくとも１つのチャンネル領域は、Ｎ形の導電形を有することを特徴とする請求項７に記載の３次元半導体装置。
  14. 各々が順に積層された第１選択ライン及び第２選択ラインとこれらを貫通する第１垂直パターン及び第２垂直パターンとを含む単位構造体と、
    前記第１及び第２選択ラインを横切りながら前記単位構造体上に配置される上部ラインと、を有し、
    前記単位構造体の各々において、前記第１及び第２垂直パターンは、前記上部ワードラインの中の１つに共通に連結され、その各々は、互に異なる第１及び第２閾値電圧を有しながら直列に連結された第１及び第２選択トランジスターを構成し、
    前記第１及び第２垂直パターンの前記第１選択トランジスターは、各々前記第１及び第２選択ラインによって制御されることを特徴とする３次元半導体装置。
  15. 前記単位構造体は、実質的にミラー対称性を有しながら互いに隣接するように配置される第１及び第２単位構造体を含むことを特徴とする請求項１４に記載の３次元半導体装置。
  16. 前記第１及び第２単位構造体は、互いに離隔されることを特徴とする請求項１５に記載の３次元半導体装置。
  17. 前記第１及び第２単位構造体は、少なくとも部分的に互いに接触することを特徴とする請求項１５に記載の３次元半導体装置。
  18. 前記第１単位構造体の前記第２垂直パターンは、前記第２単位構造体の前記第２垂直パターンを構成することを特徴とする請求項１５に記載の３次元半導体装置。
  19. 前記第２垂直パターンの上部領域は、前記上部ラインの進行方向に平行なスリットによって割れた構造を有することを特徴とする請求項１８に記載の３次元半導体装置。
  20. 前記第１及び第２単位構造体の各々は、前記第１及び第２垂直パターンと前記上部ラインとの間に配置されるプラグを更に含み、
    前記第１及び第２単位構造体の前記プラグは、実質的にミラー対称性を有するように配列されることを特徴とする請求項１５に記載の３次元半導体装置。
  21. 前記第１及び第２単位構造体の各々は、前記第１及び第２垂直パターンと前記上部ラインとの間に配置されるプラグを更に含み、
    前記第１及び第２単位構造体の前記プラグは、実質的に回転対称性を有するように配列されることを特徴とする請求項１５に記載の３次元半導体装置。
  22. 前記第１及び第２単位構造体の各々は、前記第１選択ラインの下に順に積層される複数のワードラインを更に含み、
    前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記第１及び第２選択ラインの対は、電気的に分離され、
    前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記ワードラインの対は、互いに連結されて電気的に等電位をなすことを特徴とする請求項１５に記載の３次元半導体装置。
  23. 前記第１及び第２単位構造体の各々は、前記第１選択ラインの下に順に積層される複数のワードラインを更に含み、
    前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記第１及び第２選択ラインの対は、互いに連結されて電気的に等電位を成し、
    前記第１及び第２単位構造体に含まれながら同一の高さに位置する前記ワードラインの対は、互いに連結されて電気的に等電位をなすことを特徴とする請求項１５に記載の３次元半導体装置。
  24. 請求項７に記載の３次元半導体装置の動作方法であって、
    前記第１及び第２垂直パターンの中のいずれか１つを前記上部ラインに選択的に連結する選択的な連結段階を有し、
    前記選択的な連結段階は、前記第１及び第２選択ワードラインの中のいずれか１つに前記第１及び第２閾値電圧より大きい第１電圧を印加し、他の１つに前記第１及び第２閾値電圧の間の第２電圧を印加することを特徴とする３次元半導体装置の動作方法。
  25. 第１ストリング選択構造体及び第２ストリング選択構造体を有し、
    前記第１ストリング選択構造体は、
    第１選択ラインと、
    前記第１選択ラインの上部を水平に横切る第１及び第２上部ラインと、
    前記第１選択ラインを垂直に横切りながら前記第１及び第２上部ラインに各々連結される第１及び第２垂直パターンと、を有し、
    前記第１選択ラインは、前記第１及び第２垂直パターンによって共有され、
    前記第２ストリング選択構造体は、
    順に積層された第２及び第３選択ラインと、
    前記第２及び第３選択ラインの上部を水平に横切る第３上部ラインと、
    前記第２及び第３選択ラインを垂直に横切りながら前記第３上部ラインに共通に連結される第３及び第４垂直パターンと、を含み、
    前記第２及び第３選択ラインの各々は、前記第３及び第４垂直パターンによって共有されることを特徴とする半導体装置。
  26. 前記第３及び第４垂直パターンの各々は、互いに直列に連結される第１及び第２選択トランジスターを含み、
    前記第１及び第２選択トランジスターは、各々互に異なる第１及び第２閾値電圧を有し、
    前記第３及び第４垂直パターンの前記第１選択トランジスターは、各々前記第２及び第３選択ラインによって制御されることを特徴とする請求項２５に記載の半導体装置。
  27. 前記第１及び第２垂直パターンの各々は、平面図の観点で見る時、前記第１及び第２上部ラインの両方に重畳することを特徴とする請求項２５に記載の半導体装置。
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