KR20100007254A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20100007254A
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김석필
박윤동
구준모
윤태응
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삼성전자주식회사
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Abstract

적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 적어도 하나의 제 1 제어 게이트 전극이 제공되고, 적어도 하나의 제 2 제어 게이트 전극은 상기 적어도 하나의 제 1 제어 게이트 전극과 대향 배치된다. 적어도 하나의 분리 절연층은 상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 2 제어 게이트 전극 사이에 제공된다. 적어도 하나의 제 1 반도체층은 상기 적어도 하나의 제 1 제어 게이트 전극과 상기 적어도 하나의 분리 절연층의 사이에 제공된다. 적어도 하나의 제 2 반도체층은 상기 적어도 하나의 제 2 제어 게이트 전극과 상기 적어도 하나의 분리 절연층의 사이에, 상기 적어도 하나의 분리 절연층을 기준으로 상기 적어도 하나의 제 1 반도체층의 반대편에 배치된다. 적어도 하나의 제 1 전하 저장층은 상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 1 반도체층 사이에 제공된다. 적어도 하나의 제 2 전하 저장층은 상기 적어도 하나의 제 2 제어 게이트 전극 및 상기 적어도 하나의 제 2 반도체층 사이에 제공된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 전하 저장층을 이용하여 데이터를 기록 및 소거할 수 있는 비휘발성 메모리 소자, 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 단층 구조 대신에 다층 구조의 비휘발성 메모리 소자는 고집적화에 유리하다.
다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 하지만, 다층 구조의 비휘발성 메모리 소자는 그 적층 형태에 따라서 다양한 구조를 가질 수 있다. 또한, 다층 구조의 비휘발성 메모리 소자는 그 적층 수가 증가함에 따라서 제조 공정이 증가하여 비용이 증대하는 문제가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 하나의 제 1 제어 게이트 전극이 제공되고, 적어도 하나의 제 2 제어 게이트 전극은 상기 적어도 하나의 제 1 제어 게이트 전극과 대향 배치된다. 적어도 하나의 분리 절연층은 상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 2 제어 게이트 전극 사이에 제공된다. 적어도 하나의 제 1 반도체층은 상기 적어도 하나의 제 1 제어 게이트 전극과 상기 적어도 하나의 분리 절연층의 사이에 제공된다. 적어도 하나의 제 2 반도체층은 상기 적어도 하나의 제 2 제어 게이트 전극과 상기 적어도 하나의 분리 절연층의 사이에, 상기 적어도 하나의 분리 절연층을 기준으로 상기 적어도 하나의 제 1 반도체층의 반대편에 배치된다. 적어도 하나의 제 1 전하 저장층은 상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 1 반도체층 사이에 제공된다. 적어도 하나의 제 2 전하 저장층은 상기 적어도 하나의 제 2 제어 게이트 전극 및 상기 적어도 하나의 제 2 반도체층 사이에 제공된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 제 1 반도체층은 상기 적어도 하나의 제 1 제어 게이트 전극의 신장 방향을 따라서 이격 배치된 복수의 제 1 반도체층들을 포함하고, 상기 적어도 하나의 제 2 반도체층은 상기 적어도 하나의 제 2 제어 게이트 전극의 신장 방향을 따라서 이격 배치된 복수의 제 2 반도체층들을 포함을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 분리 절연층은 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들 사이의 복수의 분리 절연층들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 적어도 하나의 제 1 제어 게이트 전극은 서로 적층된 복수의 제 1 제어 게이트 전극들을 포함하고, 상기 적어도 하나의 제 2 제어 게이트 전극은 서로 적층된 복수의 제 2 제어 게이트 전극들을 포함할 수 있다. 또한, 상기 적어도 하나의 제 1 반도체층 및/또는 상기 적어도 하나의 제 1 전하 저장층은 상기 복수의 제 1 제어 게이트 전극들을 가로질러 신장하고, 상기 적어도 하나의 제 2 반도체층 및/또는 상기 적어도 하나의 제 2 전하 저장층은 상기 복수의 제 2 제어 게이트 전극들을 가로질러 신장할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 서로 대향 배치된 적어도 하나의 제 1 제어 게이트 전극 및 적어도 하나의 제 2 제어 게이트 전극을 형성한다. 상기 적어도 하나의 제 1 제어 게이트 전극의 측벽 상에 적어도 하나의 제 1 전하 저장층을 형성한다. 상기 적어도 하나의 제 2 제어 게이트 전극의 측벽 상에 상기 적어도 하나의 제 1 전하 저장층과 마주보도록 적어도 하나의 제 2 전하 저장층을 형성한다. 상기 적어도 하나의 제 1 전하 저장층 상에 적어도 하나의 제 1 반도체층을 형성한다. 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 반도체층과 마주보도록 적어도 하나의 제 2 반도체층을 형성한다. 상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 적어도 하나의 분리 절연층을 형성한다.
본 발명에 따른 비휘발성 메모리 소자에 따르면, 낸드 스트링 내의 메모리셀들이 조밀하게 배치될 수 있고 따라서 그 집적도가 높아질 수 있다. 또한, 메모리셀들을 매트릭스 어레이 및/또는 적층 구조로 배치할 수 있어서, 비휘발성 메모리 소자의 집적도가 더 높아질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자에 따르면, 인접한 낸드 스트링들 사이에서 워드 라인들이 공유되지 않기 때문에, 반복 동작으로 인한 스트레스가 감소될 수 있다. 따라서, 비휘발성 메모리 소자의 동작 신뢰성이 높아질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 3차원 구조의 메모리셀들이 적층 공정과 패터닝 공정을 이용해서 실질적으로 동시에 제조될 수 있다. 따라서, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 각층의 메모리셀들을 따로 형성하는 통상적인 방법에 비해서 경제성을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으 로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서 기술 용어는 달리 정의되지 않는 한 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서 이해될 수 있다. 예를 들어, 적어도 하나는 하나 또는 그 이상을 의미한다. 따라서, 적어도 하나는 하나 또는 복수의 의미를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 동일 평면 상에 대향 배치된 적어도 하나의 제 1 제어 게이트 전극(120a) 및 적어도 하나의 제 2 제어 게이트 전극(120b)이 제공된다. 제 1 제어 게이트 전극(120a) 및 제 2 제어 게이트 전극(120b)은 동일 평면 상에 대향 배치될 수 있다. 예를 들어, 제 1 제어 게이트 전극(120a) 및 제 2 제어 게이트 전극(120b)은 서로 평행하게 이격 배치될 수 있고, 이에 따라 그 측벽들이 서로 대면될 수 있다.
나아가, 복수의 제 1 제어 게이트 전극들(120a)이 서로 적층되고, 복수의 제 2 제어 게이트 전극들(120b)이 서로 적층될 수 있다. 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)은 대향 이격 배치될 수 있다. 제 1 제 어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 따라서 이 실시예의 범위를 제한하지 않는다.
적어도 하나의 분리 절연층(170)은 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b) 사이에 제공될 수 있다. 분리 절연층(170)은 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)의 마주보는 측벽들의 가운데 부근에 배치될 수 있다. 예를 들어, 분리 절연층(170)은 제 1 제어 게이트 전극들(120a)을 가로질러 그리고/또는 제 2 제어 게이트 전극들(120b)을 가로질러 신장될 수 있다.
적어도 하나의 제 1 반도체층(160a)은 제 1 제어 게이트 전극들(120a)과 분리 절연층(170)의 사이에 제공될 수 있다. 예를 들어, 제 1 반도체층(160a)은 분리 절연층(170)의 일 측벽들 상에 배치되고, 제 1 제어 게이트 전극들(120a)을 가로질러 신장할 수 있다. 예컨대, 제 1 반도체층(160a)은 제 1 제어 게이트 전극들(120a)과 직교하도록 배치될 수 있다.
적어도 하나의 제 2 반도체층(160b)은 제 2 제어 게이트 전극들(120b)과 분리 절연층(170)의 사이에 제공될 수 있다. 예를 들어, 제 2 반도체층(160b)은 분리 절연층(170)을 기준으로 제 1 반도체층(160a)의 반대편에 배치되고, 제 2 제어 게이트 전극들(120b)을 가로질러 신장할 수 있다. 예컨대, 제 2 반도체층(160b)은 제 2 제어 게이트 전극들(120b)과 직교하도록 배치될 수 있다.
적어도 하나의 제 1 전하 저장층(140a)은 제 1 반도체층(160a) 및 제 1 제어 게이트 전극들(120a) 사이에 제공될 수 있다. 예를 들어, 제 1 전하 저장층(140a)은 제 1 반도체층(160a)의 신장 방향을 따라서 신장하고 그리고/또는 제 1 제어 게이트 전극들(120a)을 가로질러 신장될 수 있다. 다른 예로, 복수의 제 1 전하 저장층들(미도시)이 제 1 제어 게이트 전극들(120a) 및 제 1 반도체층(160a) 사이에 각각 제공될 수도 있다.
적어도 하나의 제 2 전하 저장층(140b)은 제 2 반도체층(160b) 및 제 2 제어 게이트 전극들(120b) 사이에 제공될 수 있다. 예를 들어, 제 2 전하 저장층(140b)은 제 2 반도체층(160b)의 신장 방향을 따라서 신장되고, 그리고/또는 제 2 제어 게이트 전극들(120b)을 가로질러 신장될 수 있다. 다른 예로, 복수의 제 2 전하 저장층들(미도시)이 제 2 제어 게이트 전극들(120b) 및 제 2 반도체층(160b) 사이에 각각 제공될 수도 있다.
제 1 전하 저장층(140a) 및 제 2 전하 저장층(140b)은 데이터 프로그램을 위한 전하 저장 매체로 이용될 수 있다. 예를 들어, 제 1 전하 저장층(140a) 및 제 2 전하 저장층(140b)은 플로팅 게이트 타입 또는 전하 트랩 타입으로 동작할 수 있다. 예를 들어, 플로팅 게이트 타입은 폴리실리콘층과 같은 도전체를 포함하고, 전하 트랩 타입은 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 절연체 속에 분산된 도전체들, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 전하 트랩 타입은 전하의 국부적인 저장이 가능해서, 멀티 비트 동작에 이용될 수 있다.
적어도 하나의 제 1 터널링 절연층(150a)은 제 1 전하 저장층(140a) 및 제 1 반도체층(160a) 사이에 제공될 수 있다. 예를 들어, 제 1 터널링 절연층(150a)은 제 1 반도체층(160a)의 신장 방향을 따라서 신장하고 그리고/또는 제 1 제어 게이트 전극들(120a)을 가로질러 신장될 수 있다. 다른 예로, 복수의 제 1 터널링 절연층들(미도시)이 제 1 반도체층(160a) 및 제 1 전하 저장층(140a) 사이에 각각 제공될 수도 있다.
적어도 하나의 제 2 터널링 절연층(150b)은 제 2 전하 저장층(140b) 및 제 1 반도체층(160b) 사이에 제공될 수 있다. 예를 들어, 제 2 터널링 절연층(150b)은 제 2 반도체층(160b)의 신장 방향을 따라서 신장하고 그리고/또는 제 2 제어 게이트 전극들(120b)을 가로질러 신장될 수 있다. 다른 예로, 복수의 제 2 터널링 절연층들(미도시)이 제 2 반도체층(160b) 및 제 2 전하 저장층(140b) 사이에 각각 제공될 수도 있다.
적어도 하나의 제 1 블로킹 절연층(130a)은 제 1 전하 저장층(140a) 및 제 1 제어 게이트 전극들(120a) 사이에 제공될 수 있다. 예를 들어, 제 1 블로킹 절연층(130a)은 제 1 반도체층(160a)의 신장 방향을 따라서 신장하고 그리고/또는 제 1 제어 게이트 전극들(120a)을 가로질러 신장될 수 있다. 다른 예로, 복수의 제 1 블로킹 절연층들(미도시)이 제 1 전하 저장층(140a) 및 제 1 제어 게이트 전극들(120a) 사이에 각각 제공될 수도 있다.
적어도 하나의 제 2 블로킹 절연층(130b)은 제 2 전하 저장층(140b) 및 제 2 제어 게이트 전극들(120b) 사이에 제공될 수 있다. 예를 들어, 제 2 블로킹 절연층(130b)은 제 2 반도체층(160b)의 신장 방향을 따라서 신장하고 그리고/또는 제 2 제어 게이트 전극들(120b)을 가로질러 신장될 수 있다. 다른 예로, 복수의 제 2 블로킹 절연층들(미도시)이 제 2 전하 저장층(140b) 및 제 2 제어 게이트 전극들(120b) 사이에 각각 제공될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 등가 회로도이다.
도 1 내지 도 3을 같이 참조하면, 제 1 제어 게이트 전극들(120a)과 제 1 반도체층(160a)의 적층 구조는 제 1 메모리셀들(MC1)을 구성할 수 있다. 제 2 제어 게이트 전극들(120b)과 제 2 반도체층(160b)의 적층 구조는 제 2 메모리셀들(MC2)을 구성할 수 있다. 제 1 제어 게이트 전극들(120a)은 제 1 워드 라인들(WL1)로 기능할 수 있고, 제 2 제어 게이트 전극들(120b)은 제 2 워드 라인들(WL2)로 기능할 수 있다. 제 1 스트링(S1)은 제 1 메모리셀들(MC1)의 낸드-타입 배치를 포함하고, 제 2 스트링(S2)은 제 2 메모리셀들(MC2)의 낸드-타입 배치를 포함할 수 있다.
전술한 비휘발성 메모리 소자에 따르면, 제 1 제어 게이트 전극들(120a) 및/또는 제 2 제어 게이트 전극들(120b)의 높이 조절이 자유롭고, 따라서 제 1 메모리셀들(MC1) 및 제 2 메모리셀들(MC2)이 조밀하게 배치될 수 있다. 따라서, 제 1 스트링(S1) 및 제 2 스트링(S2)의 길이를 줄일 수가 있어서, 비휘발성 메모리 소자의 집적도가 높아질 수 있다.
또한, 제 1 워드 라인들(WL1) 및 제 2 워드 라인들(WL2)이 공유되지 않기 때문에, 제 1 메모리셀들(MC1) 및 제 2 메모리셀들(MC2) 사이에서 반복 동작으로 인한 스트레스가 감소될 수 있다. 따라서, 비휘발성 메모리 소자의 동작 신뢰성이 높 아질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 5는 도 4의 비휘발성 메모리 소자의 V-V'선에서 절취한 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1 내지 도 3의 비휘발성 메모리 소자를 이용한 것이고, 따라서 중복된 설명은 생략된다.
도 4 및 도 5를 참조하면, 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)의 적층 구조는 복수의 라인들로 제공될 수 있다. 제 1 제어 게이트 전극들(120a)의 적층 구조 및 제 2 제어 게이트 전극들(120b)의 적층 구조는 교대로 배치될 수 있다. 이러한 배치는 도 1의 구조가 매트릭스 형태로 배치된 것에 대응할 수 있다. 따라서, 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)은 2차원적으로 평면 배열되고, 나아가 3차원으로 적층될 수 있다. 복수의 층간 절연층들(110)은 제 1 반도체층들(120a)의 사이 및 제 2 반도체층들(120b)의 사이에 제공될 수 있다.
제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)의 인접한 각 둘의 사이에는 도 1 내지 도 3에서 설명한 바와 같이, 제 1 메모리셀들(MC1) 및 제 2 메모리셀들(MC2)이 배치될 수 있다. 따라서, 제 1 메모리셀들(MC1) 및 제 2 메모리셀들(MC2)은 3차원 매트릭스 형태로 배치될 수 있다.
이에 따르면, 복수의 제 1 반도체층들(160a)은 제 1 제어 게이트 전극들(120a)의 신장 방향을 따라서 이격 배치될 수 있다. 복수의 제 2 반도체층들(160a)은 제 2 제어 게이트 전극들(120b)의 신장 방향을 따라서 이격 배치될 수 있다. 복수의 분리 절연층들(170)은 제 1 반도체층들(160a) 및 제 2 반도체층들(160b)의 사이에 제 1 제어 게이트 전극들(120a) 및/또는 제 2 제어 게이트 전극들(120b)을 가로질러 신장하도록 제공될 수 있다. 이에 따라, 제 1 반도체층들(160a) 및 제 2 반도체층들(160b)은 분리 절연층들(170)을 기준으로 서로 반대편에 배치될 수 있다.
제 1 터널링 절연층들(150a), 제 1 전하 저장층들(140a) 및/또는 제 1 블로킹 절연층들(130a)은 제 1 반도체층들(160a)을 가로질러 신장될 수 있고, 나아가 적층된 제 1 제어 게이트 전극들(120a)을 가로질러 신장될 수 있다. 제 2 터널링 절연층들(150b), 제 2 전하 저장층들(140b) 및/또는 제 2 블로킹 절연층들(130b)은 제 2 반도체층들(160b)을 가로질러 신장되고, 나아가 적층된 제 2 제어 게이트 전극들(120b)을 가로질러 신장될 수 있다.
이에 따르면, 제 1 메모리셀들(도 3의 MC1) 및 제 2 메모리셀들(도 3의 MC2)이 3차원 매트릭스로 배치될 수 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자는 높은 집적도를 가질 수 있고, 고용량 전자 제품에 적합할 수 있다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 6을 참조하면, 층간 절연층들(110) 및 도전층들(120)을 교대로 적층할 수 있다. 예를 들어, 도전층들(120)은 금속, 금속 실리사이드 및 도핑된 폴리실리콘의 어느 하나 또는 이들의 적층 구조를 포함할 수 있다.
도 7을 참조하면, 층간 절연층들(110) 및 도전층들(120)을 패터닝하여, 복수의 트렌치들(115)을 형성할 수 있다. 예를 들어, 트렌치들(115)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 이에 따라, 도전층들(120)은 트렌치들(115)을 기준으로 서로 반대편에 배치된 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)로 구분될 수 있다.
이에 따르면, 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)은 서로 같은 평면 상에 어레이 구조로 배치되고, 나아가 3차원으로 적층될 수 있다. 또한, 제 1 제어 게이트 전극들(120a) 및 제 2 제어 게이트 전극들(120b)이 동시에 형성될 수 있다.
도 8을 참조하면, 트렌치들(115) 내부의 적층된 제 1 제어 게이트 전극들(120a)의 측벽 상에 제 1 블로킹 절연층(130a), 제 1 전하 저장층(140a) 및 제 1 터널링 절연층(150a)의 적층 구조를 형성할 수 있다. 또한, 트렌치들(115) 내부의 제 2 제어 게이트 전극들(120b)의 측벽 상에 제 2 블로킹 절연층(130b), 제 2 전하 저장층(140b) 및 제 2 터널링 절연층(150b)의 적층 구조를 형성할 수 있다.
예를 들어, 제 1 블로킹 절연층들(130a) 및 제 2 블로킹 절연층들(130b)은 서로 마주보도록 동시에 형성할 수 있다. 제 1 전하 저장층들(140a) 및 제 2 전하 저장층들(140b)은 서로 마주보도록 동시에 형성할 수 있다. 제 1 터널링 절연층들(130a) 및 제 2 터널링 절연층들(130b)은 서로 마주보도록 동시에 형성할 수 있다.
도 9를 참조하면, 트렌치들(115) 내부의 제 1 블로킹 절연층(130a), 제 1 전 하 저장층(140a) 및 제 1 터널링 절연층(150a)의 적층 구조 상에 제 1 반도체층들(160a)을 형성할 수 있다. 또한, 트렌치들(115) 내부의 제 2 블로킹 절연층(130b), 제 2 전하 저장층(140b) 및 제 2 터널링 절연층(150b)의 적층 구조 상에 제 2 반도체층들(160b)을 형성할 수 있다. 또한, 제 1 반도체층들(160a) 및 제 2 반도체층들(160b) 사이에 트렌치들(115)을 매립하도록 분리 절연층들(170)을 형성할 수 있다.
제 1 반도체층들(160a) 및 제 2 반도체층들(160b)은 별도의 씨드층(미도시)으로부터 에피택셜층들로 성장시킬 수 있다. 다른 예로, 제 1 반도체층들(160a) 및 제 2 반도체층들(160b)은 화학기상증착(CVD)법 비정질층들을 형성한 후, 레이저 어닐링 등의 열처리를 통해서 단결정층으로 결정화시킬 수 있다. 또 다른 예로, 제 1 반도체층들(160a) 및 제 2 반도체층들(160b)은 화학기상증착(CVD)법을 이용하여 다결정층들로 형성할 수도 있다.
도 10을 참조하면, 제 1 반도체층들(160a), 분리 절연층들(170) 및 제 2 반도체층들(160b)을 패터닝할 수 있다. 이러한 패터닝은 포토리소그래피 및 식각 기술을 이용할 수 있다. 이에 따라, 제 1 반도체층들(160a) 및 제 2 반도체층들(160b)은 매트릭스 형태로 배치될 수 있다.
전술한 제조 방법에 따르면, 3차원 구조의 비휘발성 메모리 소자가 적층 공정과 패터닝 공정을 이용해서 실질적으로 동시에 제조될 수 있다. 따라서 이 실시예에 따른 제조 방법은 각층의 메모리셀들을 따로 형성하는 통상적인 방법에 비해서 경제성을 갖는다.
도 11은 본 발명의 일 실시예에 따른 카드(500)를 보여주는 개략도이다.
도 11을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부로 출력할 수 있다. 메모리(520)는 도 1 내지 도 5에서 설명한 비휘발성 메모리 소자들의 어느 하나와 구조를 가질 수 있다.
이러한 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(500)는 메모리 카드, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 블록도이다.
도 13을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 도 1 내지 도 5에서 설명한 비휘발성 메모리 소자들의 어느 하나와 동일한 구조를 가질 수 있다.
예를 들어, 이러한 시스템(600)은 메모리(620)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 등가 회로도이고;
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5는 도 4의 비휘발성 메모리 소자의 V-V'선에서 절취한 단면도이고;
도 6 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 12는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (19)

  1. 적어도 하나의 제 1 제어 게이트 전극;
    상기 적어도 하나의 제 1 제어 게이트 전극과 대향 배치된 적어도 하나의 제 2 제어 게이트 전극;
    상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 2 제어 게이트 전극 사이의 적어도 하나의 분리 절연층;
    상기 적어도 하나의 제 1 제어 게이트 전극과 상기 적어도 하나의 분리 절연층의 사이의 적어도 하나의 제 1 반도체층;
    상기 적어도 하나의 제 2 제어 게이트 전극과 상기 적어도 하나의 분리 절연층의 사이에, 상기 적어도 하나의 분리 절연층을 기준으로 상기 적어도 하나의 제 1 반도체층의 반대편에 배치된 적어도 하나의 제 2 반도체층;
    상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 1 반도체층 사이의 적어도 하나의 제 1 전하 저장층; 및
    상기 적어도 하나의 제 2 제어 게이트 전극 및 상기 적어도 하나의 제 2 반도체층 사이의 적어도 하나의 제 2 전하 저장층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 적어도 하나의 제 1 전하 저장층 및 상기 적어도 하나의 제 1 반도체층 사이의 적어도 하나의 제 1 터널링 절연층; 및
    상기 적어도 하나의 제 2 전하 저장층 및 상기 적어도 하나의 제 2 반도체층 사이의 적어도 하나의 제 2 터널링 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 적어도 하나의 제 1 전하 저장층 및 상기 적어도 하나의 제 1 제어 게이트 전극 사이의 적어도 하나의 제 1 블로킹 절연층; 및
    상기 적어도 하나의 제 2 전하 저장층 및 상기 적어도 하나의 제 2 제어 게이트 전극 사이의 적어도 하나의 제 2 블로킹 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 제 1 반도체층은 상기 적어도 하나의 제 1 제어 게이트 전극의 신장 방향을 따라서 이격 배치된 복수의 제 1 반도체층들을 포함하고,
    상기 적어도 하나의 제 2 반도체층은 상기 적어도 하나의 제 2 제어 게이트 전극의 신장 방향을 따라서 이격 배치된 복수의 제 2 반도체층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서, 상기 적어도 하나의 분리 절연층은 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들 사이의 복수의 분리 절연층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 적어도 하나의 제 1 제어 게이트 전극은 서로 적층된 복수의 제 1 제어 게이트 전극들을 포함하고,
    상기 적어도 하나의 제 2 제어 게이트 전극은 서로 적층된 복수의 제 2 제어 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들의 사이 및 상기 복수의 제 2 제어 게이트 전극들의 사이에 복수의 층간 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 6 항에 있어서, 상기 적어도 하나의 제 1 반도체층은 상기 복수의 제 1 제어 게이트 전극들을 가로질러 신장하고,
    상기 적어도 하나의 제 2 반도체층은 상기 복수의 제 2 제어 게이트 전극들을 가로질러 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 6 항에 있어서, 상기 적어도 하나의 제 1 전하 저장층은 상기 복수의 제 1 제어 게이트 전극들을 가로질러 신장하고,
    상기 적어도 하나의 제 2 전하 저장층은 상기 복수의 제 2 제어 게이트 전극들을 가로질러 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 6 항에 있어서, 상기 적어도 하나의 분리 절연층은 상기 복수의 제 1 제어게이트 전극들 또는 상기 복수의 제 2 제어 게이트 전극들을 가로질러 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 6 항에 있어서, 상기 적어도 하나의 제 1 반도체층은 상기 복수의 제 1 제어 게이트 전극들의 신장 방향을 따라서 이격 배치된 복수의 제 1 반도체층들을 포함하고,
    상기 적어도 하나의 제 2 반도체층은 상기 복수의 제 2 제어 게이트 전극들의 신장 방향을 따라서 이격 배치된 복수의 제 2 반도체층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서, 상기 적어도 하나의 제 1 전하 저장층은 상기 복수의 제 1 반도체층들을 가로질러 신장하고,
    상기 적어도 하나의 제 2 전하 저장층은 상기 복수의 제 2 전하 저장층들을 가로질러 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 서로 대향 배치된 적어도 하나의 제 1 제어 게이트 전극 및 적어도 하나의 제 2 제어 게이트 전극을 형성하는 단계;
    상기 적어도 하나의 제 1 제어 게이트 전극의 측벽 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계;
    상기 적어도 하나의 제 2 제어 게이트 전극의 측벽 상에 상기 적어도 하나의 제 1 전하 저장층과 마주보도록 적어도 하나의 제 2 전하 저장층을 형성하는 단계;
    상기 적어도 하나의 제 1 전하 저장층 상에 적어도 하나의 제 1 반도체층을 형성하는 단계;
    상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 반도체층과 마주보도록 적어도 하나의 제 2 반도체층을 형성하는 단계; 및
    상기 적어도 하나의 제 1 반도체층 및 상기 적어도 하나의 제 2 반도체층 사이에 적어도 하나의 분리 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 적어도 하나의 제 1 제어 게이트 전극 및 상기 적어도 하나의 제 2 제어 게이트 전극은 동시에 형성하고,
    상기 적어도 하나의 제 1 전하 저장층 및 상기 적어도 하나의 제 2 전하 저장층은 동시에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  15. 제 13 항에 있어서, 상기 적어도 하나의 제 1 제어 게이트 전극을 형성하는 단계는 복수의 제 1 제어 게이트 전극들을 적층하는 단계를 포함하고,
    상기 적어도 하나의 제 2 제어 게이트 전극을 형성하는 단계는 상기 복수의 제 1 제어 게이트 전극들과 대향 배치된 복수의 제 2 제어 게이트 전극들을 적층하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들 및 상기 복수의 제 2 제어 게이트 전극들을 적층하는 단계는,
    복수의 도전층들을 적층하는 단계; 및
    상기 복수의 도전층들 식각하여 상기 제 1 제어 게이트 전극들 및 상기 제 2 제어 게이트 전극들을 한정하는 적어도 하나의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 적어도 하나의 트렌치를 형성하기 전에, 상기 복수의 도전층들과 교대로 복수의 층간 절연층들을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 트렌치는 상기 복수의 층간 절연층들을 더 식각하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 적어도 하나의 제 1 전하 저장층은 상기 적어도 하나의 트렌치 내부의 상기 제 1 제어 게이트 전극들의 측벽 상에 형성하고,
    상기 적어도 하나의 제 2 전하 저장층은 상기 적어도 하나의 트렌치 내부의 상기 제 2 제어 게이트 전극들의 측벽 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 15 항에 있어서, 상기 적어도 하나의 제 1 반도체층은 상기 복수의 제 1 제어 게이트 전극들을 가로질러 형성하고,
    상기 적어도 하나의 제 2 반도체층은 상기 복수의 제 2 제어 게이트 전극들을 가로질러 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US9564499B2 (en) 2010-03-26 2017-02-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US9768266B2 (en) 2010-03-26 2017-09-19 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US10903327B2 (en) 2010-03-26 2021-01-26 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US11588032B2 (en) 2010-03-26 2023-02-21 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US11888042B2 (en) 2010-03-26 2024-01-30 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20120025133A (ko) * 2010-09-07 2012-03-15 삼성전자주식회사 수직형 반도체 소자의 제조 방법

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