JP5376976B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
なお、図1は、図2のA−A’線断面の一部を例示している。また、図2においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図1に表したように、要素積層体ML1のそれぞれは、主面11aに対して平行方向に設けられた電極膜WLと、第1絶縁膜14と、電極膜WLと第1絶縁膜14との間に設けられた電荷蓄積層23aと、電荷蓄積層23aと電極膜WLとの間に設けられた第2絶縁膜24aと、を有する。
なお、図2においては、電極膜WLが4枚描かれており、すなわち、積層構造体MLは、要素積層体ML1を4層有している場合が例示されているが、積層構造体MLにおいて、設けられる要素積層体ML1の積層数は任意である。
第1絶縁膜14は、電極膜WL同士を絶縁する層間絶縁膜として機能する。半導体ピラーSPと各電極膜WLとが対向する部分の近傍領域においてメモリセルが形成され、第4絶縁膜22がトンネル絶縁膜として機能し、第2絶縁膜24aがブロック絶縁膜として機能する。
なお、各消去ブロックに含まれる半導体ピラーのX軸方向及びY軸方向における数は任意である。
図4は、比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図5は、別の比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。同 すなわち、図4(a)、図4(b)及び図5は、第1、第2及び第3の比較例の不揮発性半導体記憶装置119a、119b及び119cの構造を例示している。
図6に表したように、本実施形態に係る別の不揮発性半導体記憶装置120においては、電極膜WLどうしの間に複数の電荷蓄積層及びブロック絶縁膜が設けられている。
すなわち、同図(a)及び(b)は、それぞれ不揮発性半導体記憶装置110及び120の動作を例示している。
以下、本実施形態に係る実施例として、不揮発性半導体記憶装置120の構造を有する不揮発性半導体記憶装置121について説明する。
図8は、本発明の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図9は、本発明の実施例に係る不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。
図8に表したように、本実施例に係る不揮発性半導体記憶装置121においては、半導体基板11に素子分離11bが設けられ、その上にバックゲート部BGが設けられている。そしてバックゲート部BGの上に、既に説明した積層構造体MLが設けられている。
すなわち、不揮発性半導体記憶装置121は、第1半導体ピラーSP1の半導体基板とは反対の側の第1端部と接続され、Y軸方向に延在するビット線BLと、第2半導体ピラーSP2の半導体基板11とは反対の側の第2端部と接続され、X軸方向に延在するソース線と、をさらに備える。
なお、ソース線SLとビット線BLとの間には、層間絶縁膜19が設けられている。
すなわち、不揮発性半導体記憶装置121は、第1半導体ピラーSP1と第2半導体ピラーSP2との間に設けられ、電極膜WLを第1半導体ピラーSP1に対向する側の第1領域WR1と、第2半導体ピラーSP2に対向する側の第2領域WR2と、に分断する第1分断絶縁層IL1をさらに備える。なお、第1分断絶縁層IL2は、電極膜WLの他に、第1絶縁膜14、第2絶縁膜24a及び24b、並びに、電荷蓄積層23a及び23bも分断する。
図10〜20は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
なお、これらの図は、図2のA−A’線断面に相当する断面図である。
まず、図10(a)に表したように、半導体基板11に素子分離11bを形成し、その上にバックゲート部BGを形成する。そして、第1及び第2接続部CP1及びCP2となる部分を例えばシリコン窒化膜により形成する。
なお、上記の電極膜WLの酸化の際に選択ゲート貫通ホールTHSGの内側において露出している選択ゲート電極SGも酸化される。また、上記の第4絶縁膜22の成膜の際に、選択ゲート貫通ホールTHSGの内壁にも成膜される。この選択ゲート電極SGが酸化された部分及び、選択ゲート貫通ホールTHSGの内壁に成膜された絶縁膜が、第1〜第4ゲート絶縁膜GI1〜GI4となる。
この後、図示しないが、素子分離11b、電極膜WL、及び選択ゲート電極SGと連結されるコンタクトホールを形成する。
本発明の第2の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。図21は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図21に表したように、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板(例えば半導体基板11)の主面11aの上に、電極膜WL、第2絶縁膜、電荷蓄積層及び第1絶縁膜14を含む要素積層体ML1を複数層積層して積層構造体MLを形成する(ステップS110)。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
11a 主面
11b 素子分離
14 絶縁膜
15、16、17、18、19、20 層間絶縁膜
22 第4絶縁膜
23a、23b 電荷蓄積層
24a、24b 第2絶縁膜
25、43、45、47、49 第3絶縁膜
44、46、48、50 第4絶縁膜
62 トンネル絶縁膜
63 電荷蓄積層
64 ブロック絶縁膜
71 シリコン酸化膜
72 犠牲膜
73、74 溝
110、111、119a〜c、120、121 不揮発性半導体記憶装置
A、A1、A2、B、B1、B2、C 経路
BG バックゲート部
BL ビット線
CP 接続部
CP1、CP2 第1及び第2接続部
GI ゲート絶縁膜
GI1〜GI4 第1〜第4ゲート絶縁膜
IL 分断絶縁層
IL1〜IL5 第1〜第5分断絶縁層
ML 積層構造体
ML1 要素積層体
SG 選択ゲート電極
SG1〜SG4 第1〜第4選択ゲート電極
SGf 導電膜
SL ソース線
SP 半導体ピラー
SP1〜SP4 第1〜第4半導体ピラー
TH 貫通ホール
TH1〜TH4 第1〜第4貫通ホール
THSG 選択ゲート貫通ホール
TR1〜TR4 トレンチ
V1、V2 第1及び第2ビア
VH ビアホール
WL、WLA、WLB 電極膜
WR1〜WR4 第1〜第4領域
Claims (3)
- 半導体基板と、
前記半導体基板上に設けられた積層構造体であって、前記半導体基板の主面に対して垂直な第1方向に積層された複数の要素積層体を有し、前記複数の要素積層体のそれぞれは、前記主面に対して平行に設けられた電極膜と、第1絶縁膜と、前記電極膜と前記第1絶縁膜との間に前記第1絶縁層に接して設けられた電荷蓄積層と、前記電荷蓄積層と前記電極膜との間に前記電荷蓄積層に接して設けられた第2絶縁膜と、を有する積層構造体と、
前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、
前記第1半導体ピラーと前記電極膜との間において前記第1半導体ピラーと前記電極膜とに接し前記電荷蓄積層の材料とは異なる材料の第1絶縁部と、
前記第1半導体ピラーと前記電荷蓄積層との間において前記第1半導体ピラーと前記電荷蓄積層とに接し前記電荷蓄積層の前記材料とは異なる材料の第2絶縁部と、
前記第1方向に対して垂直な第2方向において前記第1半導体ピラーと隣接し、前記積層構造体を前記第1方向に貫通する第2半導体ピラーと、
前記第2半導体ピラーと前記電極膜との間において前記第2半導体ピラーと前記電極膜とに接し前記電荷蓄積層の前記材料とは異なる材料の第3絶縁部と、
前記第2半導体ピラーと前記電荷蓄積層との間において前記第2半導体ピラーと前記電荷蓄積層とに接し前記電荷蓄積層の前記材料とは異なる材料の第4絶縁部と、
前記第1半導体ピラーと前記第2半導体ピラーとを前記半導体基板の側で電気的に接続する第1接続部と、
前記第1半導体ピラーの前記半導体基板とは反対の側の第1端部と接続され、前記第2方向に延在するビット線と、
前記第2半導体ピラーの前記半導体基板とは反対の側の第2端部と接続され、前記第1方向及び前記第2方向と直交する第3方向に延在するソース線と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記第2方向において、前記第2半導体ピラーの前記第1半導体ピラーとは反対の側で前記第2半導体ピラーと隣接し、前記積層構造体を前記第1方向に貫通する第3半導体ピラーと、
前記第3半導体ピラーと前記電極膜との間において前記第3半導体ピラーと前記電極膜とに接し前記電荷蓄積層の前記材料とは異なる材料の第5絶縁部と、
前記第3半導体ピラーと前記電荷蓄積層との間において前記第3半導体ピラーと前記電荷蓄積層とに接し前記電荷蓄積層の前記材料とは異なる材料の第6絶縁部と、
前記第2方向において、前記第3半導体ピラーの前記第2半導体ピラーとは反対の側で前記第3半導体ピラーと隣接し、前記積層構造体を前記第1方向に貫通する第4半導体ピラーと、
前記第4半導体ピラーと前記電極膜との間において前記第4半導体ピラーと前記電極膜とに接し前記電荷蓄積層の前記材料とは異なる材料の第7絶縁部と、
前記第4半導体ピラーと前記電荷蓄積層との間において前記第4半導体ピラーと前記電荷蓄積層とに接し前記電荷蓄積層の前記材料とは異なる材料の第8絶縁部と、
前記第3半導体ピラーと前記第4半導体ピラーとを前記半導体基板の側で電気的に接続する第2接続部と、
をさらに備え、
前記ビット線は、前記第4半導体ピラーの前記半導体基板とは反対の側の第4端部と接続され、
前記ソース線は、前記第3半導体ピラーの前記半導体基板とは反対の側の第3端部と接続されることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 基板の主面の上に、電極膜、第1絶縁膜、第2絶縁膜及び電荷蓄積層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記電極膜の積層工程と、前記第1絶縁層の積層工程と、前記電極膜の積層工程と前記第1絶縁層の積層工程との間に実施される前記電荷蓄積層の積層工程と、前記電極膜の積層工程と前記電荷蓄積の積層工程との間に実施される前記第2絶縁層の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、
前記主面に対して垂直な第1方向において前記積層構造体を貫通する貫通ホールを形成する工程と、
前記貫通ホールの内側の面に露出した前記電極膜を酸化して第3絶縁膜を形成する工程と、
前記貫通ホールの内壁に第4絶縁膜を形成する工程と、
前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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