CN103928467B - 三维半导体器件 - Google Patents

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Abstract

一种三维半导体器件包括一个层叠在另一个上的第一和和第二选择线。上部线水平地交叉第一和第二选择线。第一和第二竖直图案竖直地交叉第一和第二选择线。第一和第二竖直图案共同连接到上部线。第一和第二竖直图案的每个组成彼此串联连接的第一和第二选择晶体管。第一和第二竖直图案的第一选择晶体管分别被第一和第二选择线控制。

Description

三维半导体器件
技术领域
本发明构思的示例性实施方式涉及半导体器件，更具体地，涉及三维半导体器件的串选择结构。
背景技术
通过以3D方式布置存储单元，可以实现高集成的半导体器件。字线或位线可以以多种方式布置或互连从而提供进一步集成的半导体器件。
发明内容
根据本发明构思的示例性实施方式，一种三维半导体器件可以包括可以一个层叠在另一个上的第一和第二选择线。上部线水平地交叉第一和第二选择线。第一和第二竖直图案竖直地交叉第一和第二选择线。第一和第二竖直图案共同连接到上部线。第一和第二竖直图案的每个组成彼此串联连接的第一和第二选择晶体管。第一和第二选择晶体管分别具有彼此不同的第一和第二阈值电压。第一和第二竖直图案的第一选择晶体管分别被第一和第二选择线控制。
在本发明构思的示例性实施方式中，第一和第二竖直图案的第一选择晶体管分别使用第一和第二选择线作为其各自的栅电极。第一和第二竖直图案的第二选择晶体管分别使用第二和第一选择线作为其各自的栅电极。
在本发明构思的示例性实施方式中，该器件还可以包括附加上部线。附加上部线水平地交叉第一和第二选择线。第三竖直图案竖直地交叉第一和第二选择线。第三竖直图案连接到附加上部线。当在平面图中看时，第一、第二和第三竖直图案的每个可以交叠上部线和附加上部线二者。
在本发明构思的示例性实施方式中，第一和第二选择晶体管二者均可以包括具有实质上相同导电类型的金属氧化物半导体场效应晶体管（MOSFET）。第一阈值电压可以低于第二阈值电压。
在本发明构思的示例性实施方式中，第一和第二选择晶体管二者均可以包括n-MOSFET。第一阈值电压可具有负值，第二阈值电压可具有正值。
在本发明构思的示例性实施方式中，第一和第二选择晶体管包括电荷存储层。第一选择晶体管可以经受电擦除，因而，第一选择晶体管的阈值电压可以低于第二选择晶体管的阈值电压。
在本发明构思的示例性实施方式中，第一和第二竖直图案的第一选择晶体管可以包括n-MOSFET。至少一个n-MOSFET具有n型沟道区。
根据本发明构思的示例性实施方式的三维半导体器件可以包括单元结构。至少一个单元结构包括一个层叠在另一个上的第一和第二选择线。第一和第二竖直图案穿透第一和第二选择线。上部线提供在单元结构上。上部线交叉第一和第二选择线。在至少一个单元结构中，第一和第二竖直图案可以共同连接到其中一条上部线。每个第一和第二竖直图案组成彼此串联连接的第一和第二选择晶体管。第一和第二选择晶体管分别具有彼此不同的第一和第二阈值电压。第一和第二竖直图案的第一选择晶体管分别被第一和第二选择线控制。
在本发明构思的示例性实施方式中，单元结构包括彼此相邻的第一和第二单元结构。第一和第二单元结构具有实质上镜面对称性。
在本发明构思的示例性实施方式中，第一和第二单元结构可以彼此间隔开。
在本发明构思的示例性实施方式中，第一和第二单元结构可以至少部分地彼此接触。
在本发明构思的示例性实施方式中，第一单元结构的第二竖直图案起第二单元结构的第二竖直图案的作用。
在本发明构思的示例性实施方式中，第二竖直图案的上部分可以至少部分地被实质上平行于上部线形成的缝隙切割。
在本发明构思的示例性实施方式中，每个第一和第二单元结构可以进一步包括设置在第一和第二竖直图案与上部线之间的插塞。第一和第二单元结构的插塞具有实质上镜面对称性。
在本发明构思的示例性实施方式中，每个第一和第二单元结构可以进一步包括设置在第一和第二竖直图案与上部线之间的插塞。第一和第二单元结构的插塞具有实质上旋转对称性。
在本发明构思的示例性实施方式中，每个第一和第二单元结构可以进一步包括在第一选择线下面一个层叠在另一个上的多条字线。包括在第一和第二单元结构中且位于基本上相同水平的成对的第一和第二选择线中的每个彼此电分离。包括在第一和第二单元结构中且位于基本上相同水平的成对的字线中的每条彼此电连接以处于等电位状态。
在本发明构思的示例性实施方式中，每个第一和第二单元结构可以进一步包括在第一选择线下面一个层叠在另一个上的多条字线。包括在第一和第二单元结构中且位于基本上相同水平的成对的第一和第二选择线中的每条彼此电连接以处于等电位状态。包括在第一和第二单元结构中且位于基本上相同水平的成对的字线中的每条彼此电连接以处于等电位状态。
根据本发明构思的示例性实施方式，三维半导体器件可以包括选择线。第一和第二上部线水平地交叉选择线。第一和第二竖直图案竖直地交叉选择线。第一和第二竖直图案分别连接到第一和第二上部线。当在平面图中看时，第一和第二竖直图案的每个可以交叠第一和第二上部线二者。
在本发明构思的示例性实施方式中，第一和第二竖直图案可以沿着第一和第二上部线的纵向方向布置。
在本发明构思的示例性实施方式中，第一和第二上部线的每个的宽度可以小于第一和第二竖直图案的每个的宽度的大约一半。
在本发明构思的示例性实施方式中，该器件还可以包括插置在第一和第二上部线与第一和第二竖直图案之间的插塞。插塞可以连接第一和第二上部线的其中之一与第一和第二竖直图案中的相应一个。
在本发明构思的示例性实施方式中，第一和第二竖直图案组成一对选择晶体管，所述一对选择晶体管共用选择线作为其栅电极。
在本发明构思的示例性实施方式中，包括第一和第二上部线的至少两条上部线可以提供在第一和第二竖直图案的每个上。
根据本发明构思的示例性实施方式，一种操作三维半导体器件的方法可以包括选择性地连接第一和第二竖直图案的其中之一与上部线。第一电压被施加到第一和第二选择线的其中之一，第二电压被施加到第一和第二选择线的另一个。第一电压高于第一和第二阈值电压二者。第二电压具有第一和第二阈值电压之间的中间水平。
根据本发明构思的示例性实施方式，一种半导体器件包括第一串选择结构和第二串选择结构。第一串选择结构包括第一选择线。第一和第二上部线水平地交叉第一选择线。第一和第二竖直图案竖直地交叉第一选择线。第一和第二竖直图案分别连接到第一和第二上部线。当在平面图中看时，第一和第二竖直图案的每个交叠第一和第二上部线二者。第二串选择结构包括一个层叠在另一个上的第二和第三选择线。第三上部线水平地交叉第二和第三选择线。第三和第四竖直图案竖直地交叉第二和第三选择线。第三和第四竖直图案共同连接到第三上部线。每个第三和第四竖直图案包括彼此串联连接的第一和第二选择晶体管。第一和第二选择晶体管分别具有彼此不同的第一和第二阈值电压。第三和第四竖直图案的第一选择晶体管分别被第二和第三选择线控制。第一选择线被第一和第二竖直图案共用。第二和第三选择线的每个被第三和第四竖直图案共用。
附图说明
通过以下结合附图的简要描述，示例性实施方式将被更清晰地理解。附图描绘了如在此描述的非限制性示例性实施方式，其中：
图1是示出根据本发明构思的示例性实施方式的串选择结构的电路图；
图2是示出根据本发明构思的示例性实施方式的串选择结构的电路图；
图3是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图4和图5分别是示出根据本发明构思的示例性实施方式的可被用在图3的三维半导体器件中的串选择结构的平面图和电路图；
图6是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图7和图8分别是示出根据本发明构思的示例性实施方式的可被用在图6的三维半导体器件中的串选择结构的平面图和电路图；
图9是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图10和图11分别是示出根据本发明构思的示例性实施方式的可被用在图9的三维半导体器件中的串选择结构的平面图和电路图；
图12是示出根据本发明构思的示例性实施方式的可被用在图9的三维半导体器件中的串选择结构的平面图；
图13是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图14和图15分别是示出根据本发明构思的示例性实施方式的可被用在图13的三维半导体器件中的串选择结构的平面图和电路图；
图16和图17分别是示出根据本发明构思的示例性实施方式的可被用在图13的三维半导体器件中的串选择结构的平面图和电路图；
图18和图19分别是示出根据本发明构思的示例性实施方式的可被用在图13的三维半导体器件中的串选择结构的平面图和电路图；
图20是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图21和图22分别是示出根据本发明构思的示例性实施方式的可被用在图20的三维半导体器件中的串选择结构的平面图和电路图；
图23是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图24和图25分别是示出根据本发明构思的示例性实施方式的可被用在图23的三维半导体器件中的串选择结构的平面图和电路图；
图26是示出根据本发明构思的示例性实施方式的可被用在图23的三维半导体器件中的串选择结构的平面图；
图27是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图28和图29分别是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的平面图和电路图；
图30和图31分别是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的平面图和电路图；
图32和图33是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的平面图；
图34是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的电路图；
图35和图36是分别示出根据本发明构思的示例性实施方式的可用于实现图32和图33的三维半导体器件的布线结构的截面图；
图37和图38分别是示出根据本发明构思的示例性实施方式的三维半导体器件的电路图和透视图；
图39和图40分别是示出根据本发明构思的示例性实施方式的三维半导体器件的电路图和透视图；
图41是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图42是示出根据本发明构思的示例性实施方式的可被用在图41的三维半导体器件中的串选择结构的平面图；
图43是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图；
图44是示出根据本发明构思的示例性实施方式的可被用在图43的三维半导体器件中的串选择结构的平面图；
图45至图48是示出根据本发明构思的示例性实施方式的三维电荷捕获NAND快闪存储器件的部分的截面图；
图49和图50是示出根据本发明构思的示例性实施方式的三维NAND快闪存储器件的操作方法的图表；
图51和图52是示出根据本发明构思的示例性实施方式的三维NAND快闪存储器件的操作方法的图表；
图53和图54是示出根据本发明构思的变形示例性实施方式之一的三维半导体器件的一部分的平面图；
图55是示出根据本发明构思的示例性实施方式的三维半导体器件的一部分的截面图；
图56和图57分别是示出根据本发明构思的示例性实施方式的阶梯式连接结构的平面图和截面图；
图58和图59分别是示出根据本发明构思的示例性实施方式的阶梯式连接结构的平面图和截面图；
图60和图61分别是示出根据本发明构思的示例性实施方式的阶梯式连接结构的平面图和截面图；
图62和图63分别是示出根据本发明构思的示例性实施方式的阶梯式连接结构的平面图和截面图；
图64至图66是根据本发明构思的示例性实施方式的三维半导体器件的平面图；
图67和图68是根据本发明构思的示例性实施方式的三维半导体器件的平面图；和
图69和图70是示出包括根据本发明构思的示例性实施方式的半导体器件的电子***的示意图。
具体实施方式
现在将参考附图更全面地描述根据本发明构思的示例性实施方式，在附图中示出示例性实施方式。然而，本发明构思的示例性实施方式可以以许多不同的形式实现且不应被理解为限于在此阐述的实施方式。在整个说明书和附图中，相同的附图标记可以表示相同或类似的元件。
将理解，当元件被称为“连接到”、“联接到”另一元件或“在”另一元件“上”时，它可以直接连接到、直接联接到另一元件或直接在另一元件上，或者可以存在居间元件。在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。
图1是示出根据本发明构思的示例性实施方式的串选择结构的电路图，图2是示出根据本发明构思的示例性实施方式的串选择结构的电路图。为了描述的目的，图1和图2的串选择结构将分别被称为“第一串选择结构”和“第二串选择结构”。
参考图1，第一和第二节点N1和N2通过选择晶体管共同连接到位线BL。在本发明构思的示例性实施方式中，第一和第二节点N1和N2的每个可以是组成三维NAND快闪存储器件的存储单元串的一部分。
选择晶体管可以包括串联连接在位线BL和第一节点N1之间的左上选择晶体管ST1L和左下选择晶体管ST2L以及串联连接在位线BL和第二节点N2之间的右上选择晶体管ST1R和右下选择晶体管ST2R。左上选择晶体管ST1L和右上选择晶体管ST1R可以由第一串选择线SSL1共同控制，左下选择晶体管ST2L和右下选择晶体管ST2R可以通过第二串选择线SSL2共同控制。例如，第一串选择线SSL1可以用作左上选择晶体管ST1L和右上选择晶体管ST1R的共用栅电极，第二串选择线SSL2可以用作左下选择晶体管ST2L和右下选择晶体管ST2R的共用栅电极。第一串选择线SSL1和第二串选择线SSL2可以交叉位线BL。
根据本发明构思的示例性实施方式，左上选择晶体管ST1L和左下选择晶体管ST2L的其中之一可以具有比另一个高的阈值电压。右上选择晶体管ST1R和右下选择晶体管ST2R的其中之一可以具有比另一个高的阈值电压。选择晶体管可具有反转对称性。例如，左上选择晶体管ST1L和右上选择晶体管ST1R的其中之一可具有比另一个高的阈值电压。左下选择晶体管ST2L和右下选择晶体管ST2R的其中之一可具有比另一个高的阈值电压。
在本发明构思的示例性实施方式中，左上选择晶体管ST1L和右下选择晶体管ST2R可以作为耗尽型晶体管操作，左下选择晶体管ST2L和右上选择晶体管ST1R可以作为增强型晶体管操作。在本发明构思的示例性实施方式中，左上选择晶体管ST1L和右下选择晶体管ST2R可以作为增强型晶体管操作，左下选择晶体管ST2L和右上选择晶体管ST1R可以作为耗尽型晶体管操作。
当耗尽型晶体管具有阈值电压Vth(D)并且增强型晶体管具有阈值电压Vth(E)时，位线BL与第一和第二节点N1和N2之间的电连接能够通过调整分别施加到第一串选择线SSL1和第二串选择线SSL2的电压V1和V2而被选择性地控制，如下表1中所示。
表1
根据表1，当电压V1和V2满足情形I的电压条件时，第一和第二节点N1和N2二者与位线BL电断开。当电压V1和V2满足情形II或III的电压条件时，第一节点N1或第二节点N2被选择性地连接到位线BL。此外，当电压V1和V2满足情形IV的电压条件时，第一和第二节点N1和N2二者电连接到位线BL。
在本发明构思的示例性实施方式中，选择晶体管可以是具有实质上相同的导电类型（例如，n型）的金属氧化物半导体（MOS）场效应晶体管。当选择晶体管是NMOSFET时，耗尽型晶体管的阈值电压Vth(D)可具有负值。这样的负阈值电压可以通过对晶体管执行电擦除或通过用n型半导体材料形成晶体管的沟道区而实现。
参考图2，第一位线BL1和第二位线BL2的每个均可以电连接到第一节点N1和第二节点N2的相应一个。例如，第一位线BL1可以通过左选择晶体管ST_L连接到第一节点N1，第二位线BL2可以通过右选择晶体管ST_R电连接到第二节点N2。左选择晶体管ST_L和右选择晶体管ST_R可以共同连接到交叉第一位线BL1和第二位线BL2的串选择线SSL。
在本发明构思的示例性实施方式中，左选择晶体管ST_L和右选择晶体管ST_R可具有基本相同的阈值电压。例如，左选择晶体管ST_L和右选择晶体管ST_R可以以基本上相同的模式（例如，耗尽和增强型的其中之一）操作。根据该结构，虽然串选择线SSL被左选择晶体管ST_L和右选择晶体管ST_R共用，但是因为第一节点N1和第二节点N2连接到彼此不同的位线，所以第一节点N1和第二节点N2的每个能够被选择性地连接到相应的一条位线。
在本发明构思的示例性实施方式中，第一节点N1和第二节点N2的每个可以是组成三维NAND快闪存储器件的存储单元串的一部分。在本发明构思的示例性实施方式中，与图1所示的串选择晶体管类似，串选择晶体管可在第一位线BL1和第二位线BL2与第一节点N1和第二节点N2之间具有多层结构。
图3是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图4和图5分别是示出根据本发明构思的示例性实施方式的可被用在图3的三维半导体器件中的串选择结构的平面图和电路图。图3可以相应于图4中的用虚线99描绘的部分。
参考图3，竖直图案VP可以竖直地穿透水平电极结构HES。水平电极结构HES可以包括彼此竖直地间隔开的多个水平图案。水平电极结构HES的外侧壁可以由一对外切割区域WLCR（或字线切割区域）限定。
在本发明构思的示例性实施方式中，水平电极结构HES或水平图案可以包括地选择线GSL、具有双层结构的串选择线SSL1和SSL2、和顺序地层叠在地选择线GSL与串选择线SSL2之间的多条字线WL。串选择线SSL1和SSL2以及地选择线GSL中的至少一条可以由与字线WL基本相同的材料形成。
根据本发明构思的示例性实施方式，当在平面图中看时，内切割区域SLCR（或选择线切割区域）可以形成在水平电极结构HES的中心。内切割区域SLCR可以平行于外切割区域WLCR。例如，当在平面图中看时，水平电极结构HES可以包括通过内切割区域SLCR划分的第一单元结构S1和第二单元结构S2。
内切割区域SLCR可具有比串选择线SSL1和SSL2中的较低一条的底表面低的底部，因而，内切割区域SLCR可以限定串选择线SSL1和SSL2的内侧壁。例如，第一单元结构S1的串选择线SSL1和SSL2可以与第二单元结构S2的串选择线SSL1和SSL2水平地间隔开。因此，在每个水平电极结构HES中，串选择线SSL1和SSL2可以既在竖直方向上又在水平方向上彼此间隔开。
在每个水平电极结构HES中，字线WL可以在竖直方向上而不是在水平方向上彼此间隔开。例如，第一单元结构S1的字线WL可以水平地延长并且可以起第二单元结构S2的字线WL的作用。第一和第二单元结构S1和S2的字线WL可以彼此连接以处于等电位状态。由于串选择线SSL1和SSL2之间的水平分离，第一和第二单元结构S1和S2能够彼此独立地操作。
每个竖直图案VP可以包括多层结构。例如，每个竖直图案VP可以包括半导体层和至少一个绝缘层。
竖直图案VP可以二维地布置并且可以穿透水平电极结构HES。例如，在每个水平电极结构HES中，竖直图案VP可以组成沿着外切割区域WLCR的纵向方向（在下文中，“列方向”）布置的多个柱组PG，每个柱组PG可以包括至少两个竖直图案VP。
根据本发明构思的示例性实施方式，如图4、图6和图8所示，柱组PG中的每个奇数柱组PG（在下文中，第一柱组PG1）可以包括三个竖直图案，每个偶数柱组PG（在下文中，第二柱组PG2）可以包括两个竖直图案。例如，每个第一柱组PG1可以包括分别设置在内切割区域SLCR的左右侧的一对竖直图案以及穿过内切割区域SLCR的竖直图案。每个第二柱组PG2可以包括分别设置在内切割区域SLCR的左右侧的一对竖直图案。
参考图4和图5连同图3，位线BL可以交叉水平电极结构HES。每条位线BL可以提供在柱组PG中的相应一个上。例如，每个柱组PG可以连接到相应的一条位线BL。例如，位线BL中的每条奇数位线BL可以共同连接到穿透一个水平电极结构HES的三个竖直图案（例如，组成第一柱组PG1）。位线BL中的每条偶数位线BL可以共同连接到穿透一个水平电极结构HES的两个竖直图案（例如，组成第二柱组PG2）。位线BL可以通过插置在其间的插塞PLG电连接到竖直图案VP。
串选择线SSL1和SSL2可以用作串选择晶体管的栅电极以控制竖直图案VP和位线BL之间的电连接。根据本发明构思的示例性实施方式，每个串选择晶体管可以作为耗尽型或增强型晶体管操作。如图5所示，在第一和第二柱组PG1和PG2的每个中的串选择晶体管可具有反转对称性，因而组成图1的第一串选择结构。第一柱组PG1和第二柱组PG2的串选择晶体管可具有关于内切割区域SLCR的镜面对称性。
如上所述，每个第一柱组PG1可以包括穿过内切割区域SLCR的一个竖直图案（在下文中，中心图案VP2)。如图5所示，中心图案VP2可以被第一柱组PG1和第二柱组PG2的第一串选择结构共用。
图6是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图7和图8分别是示出根据本发明构思的示例性实施方式的可被用在图6的三维半导体器件中的串选择结构的平面图和电路图。图6可以相应于图7中的用虚线99描绘的一部分。
参考图6，根据本发明构思的示例性实施方式，水平电极结构HES可具有与参考图3在以上描述的水平电极结构HES基本相同的技术特征。柱组PG可具有与参考图3在以上描述的柱组PG基本相同的布置。然而，根据本发明构思的示例性实施方式，内切割区域SLCR可以部分地切割一些竖直图案VP。例如，第一柱组PG1的每个中心图案VP2的上部分可以被内切割区域SLCR部分地切割。通过部分地切割中心图案，串选择线SSL1可以与串选择线SSL2分离，或者第一单元结构S1和第二单元结构S2可以彼此独立地操作。
根据本发明构思的示例性实施方式，如图8所示，组成第一串选择结构的串选择晶体管可具有图5所示结构的反转结构。例如，分别在图8和图5中示出的第一串选择结构可具有在竖直方向上的镜面对称性。然而，第一串选择结构不限于此。例如，图8中示出的第一串选择结构可以与参考图5在以上描述的结构基本相同。
图9是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图10和图11分别是示出根据本发明构思的示例性实施方式的可被用在图9的三维半导体器件中的串选择结构的平面图和电路图。图12是示出根据本发明构思的示例性实施方式的可被用在图9的三维半导体器件中的串选择结构的平面图。图9可以相应于图10或图12中的通过虚线99描绘的一部分。
参考图9，根据本发明构思的示例性实施方式，水平电极结构HES可以包括被提供为单层结构的串选择线SSL。因此，第一和第二单元结构S1和S2的每个可以包括一条串选择线SSL。内切割区域SLCR的底部可以比串选择线SSL的底表面低。因此，内切割区域SLCR可以限定串选择线SSL的内侧壁。例如，第一和第二单元结构S1和S2的串选择线SSL可以通过内切割区域SLCR而彼此水平地间隔开。图9中示出的水平电极结构HES的其它特征可以与参考图3在以上描述的水平电极结构HES基本相同。
参考图10和图11连同图9，位线BL可以交叉水平电极结构HES。每条位线BL可以提供在柱组PG中的相应一个上。例如，每个柱组PG可以连接到相应的一条位线BL。根据本发明构思的示例性实施方式，当在平面图中看时，至少一个柱组PG可以交叠多条位线BL。例如，如图10所示，一对位线（在下文中，第一位线）可以提供在每个第一柱组PG1上，一条位线（在下文中，第二位线）可以提供在每个第二柱组PG2上。在本发明构思的示例性实施方式中，所有的位线BL或一些位线BL均可具有小于每个竖直图案VP的宽度的一半的宽度。
其中一条第一位线可以连接到第一柱组PG1的中心图案VP2，该中心图案VP2穿透内切割区域SLCR，其它第一位线可以共同连接到第一柱组PG1的该对竖直图案，该对竖直图案分别穿透第一和第二单元结构S1和S2。类似地，第二位线可以共同连接到第二柱组PG2的该对竖直图案，该对竖直图案分别穿透第一和第二单元结构S1和S2。
因为第一和第二单元结构S1和S2的串选择线SSL通过内切割区域SLCR水平地分离，所以共同连接到其中一条位线BL的一对竖直图案VP可以彼此独立地操作。因为第一柱组PG1的中心图案VP2和与其相邻的其它竖直图案连接到彼此不同的第一位线，所以图2的第二串选择结构可以用于将它们选择性地且电连接到第一位线，如图11所示。例如，每个第一柱组PG1可以组成共用中心图案VP2的一对第二串选择结构。
返回参考图10，当在平面图中看时，插塞PLG可具有关于第二柱组PG2的镜面对称性。插塞PLG可具有关于内切割区域SLCR的镜面对称性。本发明构思的示例性实施方式不限于此。例如，当在平面图中看时，插塞PLG可具有关于第二柱组PG2的平移对称性，如图12所示。
图13是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图14和图15分别是示出根据本发明构思的示例性实施方式的可被用在图13的三维半导体器件中的串选择结构的平面图和电路图。图16和图17分别是示出根据本发明构思的示例性实施方式的可被用在图13的三维半导体器件中的串选择结构的平面图和电路图。图18和图19分别是示出根据本发明构思的示例性实施方式的可被用在图13的三维半导体器件中的串选择结构的平面图和电路图。图13可以相应于图14、图16或图18中的通过虚线99描绘的一部分。
参考图13，根据本发明构思的示例性实施方式，在水平电极结构HES中，不提供内切割区域SLCR。例如，当在平面图中看时，串选择线SSL1和SSL2可具有与字线WL基本相同的形状。备选地，串选择线SSL1和SSL2可以在与外部线的连接结构方面不同于字线WL。例如，如将参考图56至图63描述的，当在垂直截面图中看时，字线WL以及串选择线SSL1和SSL2可具有阶梯式或台阶式结构。
因为没有内切割区域SLCR，所以水平电极结构HES的串选择线SSL1和SSL2可以仅在竖直方向上而不在水平方向上彼此分离。以上已经参考图1和图2分别描述的第一和第二串选择结构可以被单独地或组合地使用，因此，每个竖直图案VP可以被选择性地连接到相应的一条位线。
例如，如图15和图17所示，第二柱组PG2的竖直图案VP4和VP5可以组成第一串选择结构，因而实现选择性连接。如图19所示，第二柱组PG2的竖直图案VP4和VP5可以组成第二串选择结构，因此，能够实现选择性连接。
对于第一柱组PG1，如图15所示，两个竖直图案VP1和VP3可以组成用于选择性连接的第一串选择结构，而竖直图案VP2可以通过彼此串联连接的一对增强型晶体管E连接到相应的一条第一位线。
在本发明构思的示例性实施方式中，如图17和图19所示，对于第一柱组PG1，两个相邻的竖直图案VP1和VP2可以组成用于实现前述选择性连接的第一串选择结构，而竖直图案VP3可以通过彼此串联连接的一对增强型晶体管E连接到相应的一条第一位线。
图20是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图，图21和图22分别是示出可被用在图20的三维半导体器件中的串选择结构的平面图和电路图。图20可以相应于图21中的用虚线99描绘的一部分。
参考图20，根据本发明构思的示例性实施方式，在水平电极结构HES中，不提供内切割区域SLCR。例如，当在平面图中看时，串选择线SSL1和SSL2可具有与字线WL基本相同的形状。然而，在本发明构思的示例性实施方式中，串选择线SSL1和SSL2可以在与外部线的连接结构方面不同于字线WL。例如，如将参考图56至图63描述的，当在竖直截面图中看时，字线WL以及串选择线SSL1和SSL2可具有阶梯式或台阶式结构。
根据本发明构思的示例性实施方式，每个柱组PG可以包括四个竖直图案VP，如图21所示，两条位线BL可以提供在每个柱组PG上。
如图21和图22所示，在每个柱组PG中，每条位线BL可以连接到一对竖直图案VP。例如，其中一条位线BL可以连接到竖直图案VP中的奇数竖直图案VP1和VP3，另一位线BL可以连接到竖直图案VP中的偶数竖直图案VP2和VP4。奇数竖直图案VP1和VP3可以组成图1的第一串选择结构，类似地，偶数竖直图案VP2和VP4可以组成图1的第一串选择结构。
根据本发明构思的示例性实施方式，其中一条位线BL可以连接到组成第一串选择结构的第一和第二竖直图案VP1和VP2，另一位线BL可以连接到组成第一串选择结构的第三和第四竖直图案VP3和VP4。
图23是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图24和图25分别是示出根据本发明构思的示例性实施方式的可被用在图23的三维半导体器件中的串选择结构的平面图和电路图。图26是示出根据本发明构思的示例性实施方式的可被用在图23的三维半导体器件中的串选择结构的平面图。图23可以相应于图24或图26中的通过虚线99描绘的一部分。
参考图23，根据本发明构思的示例性实施方式，水平电极结构HES可以包括被提供为单层结构的串选择线SSL。因此，第一和第二单元结构S1和S2的每个可以包括一条串选择线SSL。内切割区域SLCR的底部可以比串选择线SSL的底表面低。因此，内切割区域SLCR可以限定串选择线SSL的内侧壁。例如，第一和第二单元结构S1和S2的串选择线SSL可以通过内切割区域SLCR而彼此水平地间隔开。
根据本发明构思的示例性实施方式，如图24和图26所示，每个第一柱组PG1可以包括五个竖直图案VP，每个第二柱组PG2可以包括四个竖直图案VP，两条位线BL可以提供在每个柱组PG上。
如图24和图25所示，在每个第一柱组PG1中，其中一条第一位线BL可以连接到分别穿透第一和第二单元结构S1和S2的一对竖直图案VP（例如，VP2和VP3），另一条第一位线BL可以连接到分别穿透第一和第二单元结构S1和S2的另一对竖直图案VP（例如，VP1和VP4）以及穿过内切割区域SLCR的中心图案VPd。
在每个第二柱组PG2中，每条第二位线BL可以连接到分别穿透第一和第二单元结构S1和S2的一对竖直图案VP。例如，其中一条第二位线BL可以连接到竖直图案VP中的奇数竖直图案VP1和VP3，另一条第二位线BL可以连接到竖直图案VP中的偶数竖直图案VP2和VP4。
如图26所示，根据本发明构思的示例性实施方式，其中一条第二位线BL可以连接到竖直图案VP中的组成第二串选择结构的第一和第四竖直图案VP1和VP4，类似地，另一条第二位线BL可以连接到竖直图案VP中的组成第二串选择结构的第二和第三竖直图案VP2和VP3。
在第一和第二柱组PG1和PG2的每个中，穿透第一单元结构S1的一对竖直图案VP（例如，VP1和VP2）可以组成图2的第二串选择结构。类似地，穿透第二单元结构S2的一对竖直图案VP（例如，VP3和VP4）可以组成图2的第二串选择结构。
图27是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图28和图29分别是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的平面图和电路图。图30和图31分别是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的平面图和电路图。图32和图33是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的平面图。图34是示出根据本发明构思的示例性实施方式的可被用在图27的三维半导体器件中的串选择结构的电路图。图35和图36是分别示出根据本发明构思的示例性实施方式的可用于实现图32和图33的三维半导体器件的布线结构的截面图。图27可以相应于图28、图30、图32或图33中的用虚线99描绘的一部分。
参考图27，根据本发明构思的示例性实施方式，内切割区域SLCR可以竖直地穿透水平电极结构HES。由于内切割区域SLCR的穿透结构，第一和第二单元结构S1和S2可以彼此水平地分离。例如，第一单元结构S1的字线WL可以与第二单元结构S2的字线WL水平地分离。内切割区域SLCR可以将中心图案VP2划分为两个不同的部分。因此，每个中心图案VP2可以包括分别包含在第一和第二单元结构S1和S2中的两个部分。水平电极结构HES的其它特征可以与参考图3在以上描述的水平电极结构HES基本相同。柱组PG可具有与参考图3在以上描述的柱组PG基本相同的布置。
参考图28，根据本发明构思的示例性实施方式，每个第一柱组PG1可以包括分别穿透第一和第二单元结构S1和S2的一对竖直图案VP1和VP3以及包括通过内切割区域SLCR划分的两个部分的中心图案VP2，每个第二柱组PG2可以包括提供为分别穿透第一和第二单元结构S1和S2的一对竖直图案VP。一条位线BL可以提供在每个柱组PG上。
参考图29，第一柱组PG1可以在第一和第二单元结构S1和S2的每个中形成第一串选择结构。因为中心图案VP2被第一和第二单元结构S1和S2共用，所以第一和第二单元结构S1和S2的第一串选择结构可具有关于内切割区域SLCR的镜面对称性。
参考图30，根据本发明构思的示例性实施方式，每个第一柱组PG1可以包括分别穿透第一和第二单元结构S1和S2的一对竖直图案VP1和VP3以及包括通过内切割区域SLCR划分的两个部分的中心图案VP2，每个第二柱组PG2可以包括提供为分别穿透第一和第二单元结构S1和S2的一对竖直图案VP。两条位线BL可以提供在每个第一柱组PG1上，一条位线BL可以提供在每个第二柱组PG2上。
参考图30和图31，中心图案VP2的两个部分可以分别连接到设置在其上的一对位线。在每个第一柱组PG1中，分别穿透第一和第二单元结构S1和S2的竖直图案VP1和VP3可以分别连接到该对位线。因此，设置在第一柱组PG1上的每条位线BL可以连接到分别穿透第一和第二单元结构S1和S2的一对竖直图案。
根据本发明构思的示例性实施方式，虽然该对竖直图案VP可以连接到相应的一条位线BL，但是该对竖直图案VP可以穿透彼此分离的第一和第二单元结构S1和S2。因此，如图31所示，每个第一柱组PG1可以形成图2的第二串选择结构。
在本发明构思的示例性实施方式中，如图32至图34所示，组成每个中心图案VP2的两个部分可以共同连接到相应的一条位线BL。在每个第一柱组PG1中，提供在其上的该对位线中的其中之一可以共同连接到分别穿透第一和第二单元结构S1和S2的一对竖直图案VP1和VP3，另一条可以共同连接到中心图案VP2的两个部分。例如，中心图案VP2的两个部分可以经由一个插塞PLG共同连接到其中一条位线BL，如图32和图35所示。中心图案VP2的两个部分可以通过交叉内切割区域SLCR的上导电区域n+彼此连接。备选地，中心图案VP2的两个部分可以经由一对插塞PLG共同连接到其中一条位线BL，如图33和图36所示。中心图案VP2的两个部分可以包括通过内切割区域SLCR彼此分离的上导电区域n+。
图37和图38分别是示出根据本发明构思的示例性实施方式的三维半导体器件的电路图和透视图，图39和图40分别是示出根据本发明构思的示例性实施方式的三维半导体器件的电路图和透视图。除了地选择线或地选择晶体管之外，图37至图40中示出的三维半导体器件可以与参考图34在以上描述的三维半导体器件基本相同。
如图37和图38所示，内切割区域SLCR可以穿透水平电极结构HES的字线WL，而不穿透地选择线GSL1和GSL2。例如，第一单元结构S1的字线WL可以与第二单元结构S2的字线WL水平分离，第一单元结构S1的地选择线GSL1和GSL2可以不与第二单元结构S2的地选择线GLS1和GSL2分离。
如图39和图40所示，内切割区域SLCR可以穿透水平电极结构HES的字线WL。然而，内切割区域SLCR可以穿透地选择线的上层GSL1，而不穿透地选择线的下层GSL2。例如，第一单元结构S1的字线WL和上部地选择线GSL1可以与第二单元结构S2的字线WL和上部地选择线GSL1水平分离，第一单元结构S1的下部地选择线GSL2可以不与第二单元结构S2的下部地选择线GSL2分离。
图41是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图42是示出根据本发明构思的示例性实施方式的可被用在图41的三维半导体器件中的串选择结构的平面图。图41可以相应于图42中的用虚线99描绘的一部分。
参考图41和图42，根据本发明构思的示例性实施方式，外切割区域WLCR可以暴露第一柱组PG1的最外面的竖直图案（例如，VP1和VP3）。例如，如图41所示，第一和第二单元结构S1和S2的每个可具有关于其中心的实质镜面对称性。除外切割区域WLCR之外，图41和图42中示出的三维半导体器件与参考图27至图29在以上描述的三维半导体器件基本相同。
图43是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。图44是示出根据本发明构思的示例性实施方式的可被用在图43的三维半导体器件中的串选择结构的平面图。图43可以相应于图44中的用虚线99描绘的一部分。
参考图43和图44，根据本发明构思的示例性实施方式，第一柱组PG1可具有与参考图30和图31在以上描述的第一柱组PG1基本相同的技术特征。例如，根据本发明构思的示例性实施方式，一对第一位线BL可以提供在每个第一柱组PG1上，第一柱组PG1可以组成一对第二串选择结构。
根据本发明构思的示例性实施方式，每个第二柱组PG2可以包括四个竖直图案，外切割区域WLCR可以暴露第二柱组PG2的最外面的竖直图案。除外切割区域WLCR之外，根据本发明构思的示例性实施方式的第二柱组PG2可具有与参考图23和图24在以上描述的第二柱组PG2基本相同的技术特征。
包括图1和图2的第一串选择结构和/或第二串选择结构的3D半导体器件已经参考图3至图44被描述，但是本发明构思的示例性实施方式不限于此。
在本发明构思的示例性实施方式中，可以应用本发明构思以实现三维电荷捕获NAND快闪存储器件。例如，水平电极结构HES可以包括通过层间电介质ILD竖直分离的水平图案HP，如图45至图48所示，每个竖直图案VP和每个水平图案HP可以组成单位存储单元，如将参考图45至图48在以下描述的。
3D电荷捕获NAND快闪存储器件可以包括三维布置的存储单元。在每个存储单元中，竖直图案VP可以包括起沟道区作用的半导体图案SP，水平图案HP可以包括起栅电极作用的水平电极HE。在本发明构思的示例性实施方式中，竖直图案VP还可以包括被***半导体图案SP中的竖直绝缘层VI。每个存储单元还可以包括组成存储元件的隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BL。
在本发明构思的示例性实施方式中，如图45所示，隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BL可以组成竖直图案VP。备选地，如图48所示，隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BL可以组成水平图案HP。在本发明构思的示例性实施方式中，如图46所示，隧道绝缘层TL和电荷存储层CL可以组成竖直图案VP，阻挡绝缘层BL可以组成水平图案HP。在本发明构思的示例性实施方式中，如图47所示，隧道绝缘层TL可以组成竖直图案VP，电荷存储层CL和阻挡绝缘层BL可以组成水平图案HP。然而，本发明构思的示例性实施方式不限于图45至图48中示出的示例。例如，隧道绝缘层TL、电荷存储层CL和/或阻挡绝缘层BL可以提供为多层结构。多层结构可以包括多个层。多个层中的至少一层包括于竖直图案VP中，其它层包括于水平图案HP中。
电荷存储层CL可以是具有许多捕获位置的绝缘层或具有纳米颗粒的绝缘层。电荷存储层CL可以通过化学气相沉积和/或原子层沉积工艺形成。例如，电荷存储层CL可以包括捕获绝缘层、浮置栅电极和具有导电纳米点的绝缘层的其中之一。在本发明构思的示例性实施方式中，电荷存储层CL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和/或层叠捕获层。
隧道绝缘层TL可以包括具有比电荷存储层CL大的带隙的材料之一。隧道绝缘层TL可以通过化学气相沉积和/或原子层沉积工艺形成。例如，隧道绝缘层TL可以是可以利用沉积工艺（诸如例如化学气相沉积和/或原子层沉积工艺）形成的硅氧化物层。在沉积隧道绝缘层TL之后，可以对隧道绝缘层TL进一步执行例如热处理工艺。热处理可以包括在包含氮和/或氧的气氛下执行快速热氮化（RTN）工艺和/或退火工艺。
阻挡绝缘层BL可以包括由彼此不同的材料形成的第一和第二阻挡绝缘层。在本发明构思的示例性实施方式中，第一阻挡绝缘层或第二阻挡绝缘层可具有比隧道绝缘层TL的带隙小且比电荷存储层CL的带隙高的带隙。第一阻挡绝缘层和第二阻挡绝缘层可以利用化学气相沉积或原子层沉积形成，第一阻挡绝缘层或第二阻挡绝缘层可以通过湿式氧化工艺形成。在本发明构思的示例性实施方式中，第一阻挡绝缘层可以包括高k电介质，诸如铝氧化物和铪氧化物，第二阻挡绝缘层可以包括具有比第一阻挡绝缘层的介电常数小的介电常数的材料。在本发明构思的示例性实施方式中，第二阻挡绝缘层可以包括高k电介质，第一阻挡绝缘层可以包括具有比第二阻挡绝缘层的介电常数小的介电常数的材料。
图49和图50是示出根据本发明构思的示例性实施方式的三维NAND快闪存储器件的操作方法的图表。图49和图50分别示出了能够被应用于包括参考图6至图8在以上描述的三维阵列结构的3D NAND快闪存储器件的编程和读出操作。
在参考图6至图8描述的半导体器件中，第一柱组PG1可以包括一对第一串选择结构。因而，组成第一柱组PG1的每个竖直图案VP1、VP2和VP3可以利用图1和表1的电压条件而选择性地且电连接到位线BL。因此，如图49和图50所示，利用第一串选择结构的选择性连接可以用于对已经参考图6至图8在以上描述的半导体器件的第一柱组PG1执行编程和读出操作。
图51和图52是示出根据本发明构思的示例性实施方式的三维NAND快闪存储器件的操作方法的图表。图51和图52分别示出了能够被应用于包括参考图9至图11在以上描述的三维阵列结构的3D NAND快闪存储器件的编程和读出操作。
在参考图9至图11描述的半导体器件中，第一柱组PG1可以包括一对第二串选择结构。因而，组成第一柱组PG1的竖直图案VP1、VP2和VP3中的每个可以利用图2的电压条件而选择性地且电连接到位线BL。因此，如图51和图52所示，利用第二串选择结构的选择性连接可以用于对参考图9至图11在以上描述的半导体器件的第一柱组PG1执行编程和读出操作。
图53和图54是示出根据本发明构思的示例性实施方式的三维半导体器件的一部分的平面图。
根据本发明构思的示例性实施方式，每个柱组PG的竖直图案VP1-VP4可以以Z字形方式布置。例如，如图53所示，第一和第三竖直图案VP1和VP3可以沿着偏离第二线的第一线定位，其中第二和第四竖直图案VP2和VP4沿着该第二线定位。第一线与第二线沿着基本垂直于位线BL的方向间隔开预定距离。通过竖直图案的Z字形布置，位线BL、插塞PLG和竖直图案VP1-VP4可以被更容易地彼此连接。
根据本发明构思的示例性实施方式，插塞PLG可具有可以增加插塞PLG与位线BL之间或插塞PLG与竖直图案VP1-VP4之间的接触面积的形状。例如，如图54所示，当在平面图中看时，插塞PLG可以沿着位线BL的纵向方向延长以具有基本椭圆形。
图55是示出根据本发明构思的示例性实施方式的三维半导体器件的一部分的截面图。
参考图55，位线BL可以包括下位线BL_L和设置在下位线BL_L上的上位线BL_U。例如，当在平面图中看时，下位线BL_L和上位线BL_U可以以交替方式布置。
每条下位线BL_L可以通过第一插塞PLG1电连接到竖直图案VP，每个上位线BL_U可以通过第二插塞PLG2电连接到竖直图案VP。第二插塞PLG2可以比第一插塞PLG1长。每个第二插塞PLG2可以交叉下位线BL_L之间的空间，每个第二插塞PLG2可以连接到相应的一个竖直图案VP。为了电分离第二插塞PLG2与下位线BL_L，绝缘间隔物SPC可以进一步提供在下位线BL_L的侧壁上。
根据本发明构思的示例性实施方式，因为下位线BL_L位于与上位线BL_U不同的高度，所以每条位线BL能够具有增加的宽度并且位线BL可具有在水平方向上增加的空间。
当在垂直截面图中看时，水平电极结构HES可具有阶梯式或台阶式结构。例如，水平电极结构HES可以包括宽度或面积随着与基板相距的距离增加而减小的多条水平线HL1-HL9。
在本发明构思的示例性实施方式中，如图56和图57所示，水平线中的一些例如HL2和HL6可以由与其它水平线例如HL1、HL3-HL5和HL7-HL9的材料不同的材料形成。
在本发明构思的示例性实施方式中，如图58和图59所示，水平线中的一些（例如HL2和HL6）可具有与其它水平线例如HL1、HL3-HL5和HL7-HL9的侧壁角度不同的侧壁角度。例如，水平线中的一些例如HL2和HL6可具有倾斜侧壁SSW，其它水平线例如HL1、HL3-HL5和HL7-HL9可具有基本竖直的侧壁。
每条水平线HL1-HL9可具有水平地突出超过在其上提供的另一水平线的侧壁的焊盘区。因此，水平电极结构HES可具有阶梯式或台阶式结构。在本发明构思的示例性实施方式中，如图60和图61所示，水平线HL1-HL9可以被分为包括具有宽的焊盘区的水平线例如HL2、HL5和HL8的第一组和包括具有窄的焊盘区的水平线例如HL3、HL4、HL6、HL7和HL9的第二组。备选地，如图62和图63所示，水平线HL1-HL9可以根据焊盘区的宽度分为至少三个组。
图64至图66是示出根据本发明构思示出示例性实施方式的三维半导体器件的平面图。
参考图64至图66，根据本发明构思的示例性实施方式，水平电极结构HES可以提供在一对外切割区域WLCR之间。每个竖直图案VP可以穿透第一和第二单元结构S1和S2中的相应一个，一对位线BL可以提供在每个竖直图案VP上。根据本发明构思的示例性实施方式，位线BL和竖直图案VP可以组成图2的第二串选择结构。例如，根据本发明构思的示例性实施方式，每条位线BL可以连接到穿透第一和第二单元结构S1和S2的竖直图案VP中的相应一个。
如图64和图65所示，水平电极结构HES可以包括通过内切割区域SLCR分割或划分的第一和第二单元结构S1和S2。在本发明构思的示例性实施方式中，中心图案VPd可以提供在内切割区域SLCR上，如图65所示，备选地，中心图案VPd可以被省略，如图64所示。如图66所示，在水平电极结构HES中，不提供内切割区域SLCR。在该情形下，水平电极结构HES、竖直图案VP和位线BL可具有与参考图26在以上描述的第一和第二单元结构S1和S2的每个中的相应结构相同或类似的结构。内切割区域SLCR可具有与参考图9、图38、图39和图43在以上描述的内切割区域SLCR基本相同的技术特征。
图67和图68是示出根据本发明构思的示例性实施方式的三维半导体器件的平面图。
参考图67和图68，水平电极结构HES的第一和第二单元结构S1和S2可具有与参考图66在以上描述的第一和第二单元结构S1和S2基本相同的结构。例如，根据本发明构思的示例性实施方式，在第一和第二单元结构S1和S2的每个中，水平电极结构HES、竖直图案VP和位线BL可以组成图2的第二串选择结构。在本发明构思的示例性实施方式中，如图67所示，中心图案VPd可以提供在内切割区域SLCR上，或者备选地，如图68所示，中心图案VPd可以被省略。在本发明构思的示例性实施方式中，内切割区域SLCR可具有与参考图9、图38、图39和图43在以上描述的内切割区域SLCR基本相同的技术特征。
图69和图70是示出包括根据本发明构思的示例性实施方式的半导体器件的电子器件的框图。
参考图69，包括根据本发明构思的示例实施方式的半导体器件的电子器件1300可以用于以下之一中：个人数字助理（PDA）、膝上型计算机、便携式电脑、上网本、无线电话、蜂窝电话、数字音乐播放器、有线和/或无线电子设备、和/或包括其至少两种的合成电子器件。电子器件1300可以包括通过总线1350彼此结合的控制器1310、输入/输出器件1320（诸如键区、键盘、显示器）、存储器1330和无线接口1340。控制器1310包括例如微处理器、数字信号处理器和/或微控制器。存储器1330可以存储将被控制器1310使用的命令代码或使用者的数据。存储器1330可以包括根据本发明构思的示例实施方式的半导体器件。电子器件1300可以使用配置用于使用RF信号发送数据到无线通信网络或从无线通信网络接收数据的无线接口1340。无线接口1340可以包括例如天线、无线收发器等等。电子***1300可以用于通信***的通信接口协议诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、MuniWi-Fi、蓝牙（Bluetooth）、DECT、无线USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等等中。
参考图70，将描述包括根据本发明构思的示例实施方式的半导体器件的存储***。存储***1400可以包括用于存储大量数据的存储器件1410和存储控制器1420。存储控制器1420控制存储器件1410从而响应主机1430的读/写请求而读取存储在存储器件1410中的数据或将数据写入存储器件1410中。存储控制器1420可以包括用于将从主机1430（例如，移动装置或计算机***）提供的地址映射成存储器件1410的物理地址的地址映射表。存储器件1410可以是根据本发明构思的示例性实施方式的半导体器件。
根据本发明构思的示例性实施方式的三维半导体存储器件可以利用各种不同的封装技术被封装。例如，根据本发明构思的示例性实施方式的三维半导体存储器件可以使层叠封装（POP）技术、球栅阵列封装（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯封装技术、晶片形式的管芯封装技术、板上芯片封装（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄四方扁平封装（TQFP）技术、小外形封装（SOIC）技术、紧缩小外形封装（SSOP）技术、薄小外形封装（TSOP）技术、***级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（wafer-level fabricated package，WFP）技术和/或晶片级处理堆栈封装（wafer-level processed stack package，WSP）技术被封装。
包括根据本发明构思的示例性实施方式的三维半导体存储器件的封装可以还包括配置为控制半导体存储器件的至少一个半导体器件（例如，控制器和/或逻辑器件）。
根据本发明构思的示例性实施方式，串选择结构可以利用耗尽型和增强型晶体管的组合被实现。在本发明构思的示例性实施方式中，串选择结构可以配置为使得多条位线提供在每个竖直图案上。在本发明构思的示例性实施方式中，可以提供复合串选择结构，在该复合串选择结构中，两个串选择结构被组合或修改。通过利用该串选择结构，可以形成具有增加的集成度的三维半导体器件。
虽然已经具体显示并描述了本发明构思的示例性实施方式，但是本领域的普通技术人员将理解，可以在形式和细节方面进行各种改变而不脱离权利要求书的精神和范围。
本申请要求享有2013年1月11日在韩国知识产权局提交的韩国专利申请No.10-2013-0003275的优先权，其公开通过引用整体结合于此。

Claims (27)

1.一种三维半导体器件，包括：
选择线；
水平地交叉所述选择线的第一和第二上部线；和
竖直地交叉所述选择线的第一和第二竖直图案，所述第一竖直图案连接到所述第一上部线，所述第二竖直图案连接到所述第二上部线，
其中当在平面图中看时，所述第一和第二竖直图案的每个交叠所述第一和第二上部线二者。
2.根据权利要求1所述的三维半导体器件，其中所述第一和第二竖直图案沿着所述第一和第二上部线的纵向方向布置。
3.根据权利要求1所述的三维半导体器件，其中所述第一和第二上部线的每个的宽度小于所述第一和第二竖直图案的每个的宽度的一半。
4.根据权利要求1所述的三维半导体器件，还包括插置在所述第一和第二上部线与所述第一和第二竖直图案之间的插塞，
其中每个所述插塞连接所述第一和第二上部线的其中之一与所述第一和第二竖直图案中的相应一个。
5.根据权利要求4所述的三维半导体器件，其中所述第一和第二竖直图案组成一对选择晶体管，所述一对选择晶体管共用所述选择线作为其栅电极。
6.根据权利要求1所述的三维半导体器件，其中包括所述第一和第二上部线的至少两个上部线提供在所述第一和第二竖直图案的每个上。
7.一种三维半导体器件，包括：
第一和第二选择线，一个层叠在另一个上；
水平地交叉所述第一和第二选择线的上部线；和
竖直地交叉所述第一和第二选择线的第一和第二竖直图案，所述第一和第二竖直图案共同连接到所述上部线，
其中所述第一和第二竖直图案的每个组成彼此串联连接的第一和第二选择晶体管，所述第一和第二选择晶体管分别具有彼此不同的第一和第二阈值电压，其中
所述第一竖直图案的所述第一选择晶体管和所述第二竖直图案的所述第一选择晶体管分别被所述第一和第二选择线控制。
8.根据权利要求7所述的三维半导体器件，其中所述第一竖直图案的所述第一选择晶体管和所述第二竖直图案的所述第一选择晶体管分别使用所述第一和第二选择线作为其各自的栅电极，其中
所述第一竖直图案的所述第二选择晶体管和所述第二竖直图案的所述第二选择晶体管分别使用所述第二和第一选择线作为其各自的栅电极。
9.根据权利要求7所述的三维半导体器件，还包括：
水平地交叉所述第一和第二选择线的附加上部线；和
竖直地交叉所述第一和第二选择线的第三竖直图案，所述第三竖直图案连接到所述附加上部线，
其中当在平面图中看时，所述第一、第二和第三竖直图案的每个交叠所述上部线和所述附加上部线二者。
10.根据权利要求7所述的三维半导体器件，其中所述第一和第二选择晶体管二者包括具有实质上相同的导电类型的金属氧化物半导体场效应晶体管，其中
所述第一阈值电压低于所述第二阈值电压。
11.根据权利要求7所述的三维半导体器件，其中所述第一和第二选择晶体管二者包括n型金属氧化物半导体场效应晶体管，其中
所述第一阈值电压是负值，所述第二阈值电压是正值。
12.根据权利要求7所述的三维半导体器件，其中所述第一和第二选择晶体管包括电荷存储层，其中
所述第一选择晶体管经受电擦除以具有比所述第二选择晶体管的阈值电压低的阈值电压。
13.根据权利要求7所述的三维半导体器件，其中所述第一和第二竖直图案的所述第一选择晶体管包括n型金属氧化物半导体场效应晶体管，其中所述n型金属氧化物半导体场效应晶体管中的至少一个具有n型沟道区。
14.一种三维半导体器件，包括：
单元结构；和
提供在所述单元结构上的上部线，
所述单元结构的至少一个包括：
第一和第二选择线，一个层叠在另一个上；和
穿透所述第一和第二选择线的第一和第二竖直图案；
所述上部线交叉所述第一和第二选择线，
其中在所述单元结构中的所述至少一个中，所述第一和第二竖直图案共同连接到所述上部线的其中之一，所述第一和第二竖直图案的每个组成彼此串联连接的第一和第二选择晶体管，其中所述第一和第二选择晶体管分别具有彼此不同的第一和第二阈值电压，和
所述第一竖直图案的所述第一选择晶体管和所述第二竖直图案的所述第一选择晶体管分别被所述第一和第二选择线控制。
15.根据权利要求14所述的三维半导体器件，其中所述单元结构包含彼此相邻的第一和第二单元结构，所述第一和第二单元结构具有实质上镜面对称性。
16.根据权利要求15所述的三维半导体器件，其中所述第一和第二单元结构彼此间隔开。
17.根据权利要求15所述的三维半导体器件，其中所述第一和第二单元结构至少部分地彼此接触。
18.根据权利要求15所述的三维半导体器件，其中所述第一单元结构的所述第二竖直图案起所述第二单元结构的所述第二竖直图案的作用。
19.根据权利要求18所述的三维半导体器件，其中所述第二竖直图案的上部分至少部分地被平行于所述上部线形成的缝隙切割。
20.根据权利要求15所述的三维半导体器件，其中所述第一和第二单元结构的每个还包括设置在所述第一和第二竖直图案与所述上部线之间的插塞，其中
所述第一和第二单元结构的所述插塞具有实质上镜面对称性。
21.根据权利要求15所述的三维半导体器件，其中所述第一和第二单元结构的每个还包括设置在所述第一和第二竖直图案与所述上部线之间的插塞，其中
所述第一和第二单元结构的所述插塞具有实质上旋转对称性。
22.根据权利要求15所述的三维半导体器件，其中所述第一和第二单元结构的每个还包括：在所述第一选择线下面一个层叠在另一个上的多条字线，其中
包括在所述第一和第二单元结构中且位于相同水平的成对的所述第一和第二选择线中的每个彼此电分离，其中
包括在所述第一和第二单元结构中且位于相同水平的成对的所述字线中的每条彼此电连接以处于等电位状态。
23.根据权利要求15所述的三维半导体器件，其中所述第一和第二单元结构的每个还包括在所述第一选择线下面一个层叠在另一个上的多条字线，
包括在所述第一和第二单元结构中且位于相同水平的成对的所述第一和第二选择线中的每条彼此电连接以处于等电位状态，其中
包括在所述第一和第二单元结构中且位于相同水平的成对的所述字线中的每条彼此电连接以处于等电位状态。
24.一种操作权利要求7的所述三维半导体器件的方法，所述方法包括选择性地连接所述第一和第二竖直图案中的其中之一与所述上部线，
其中第一电压被施加到所述第一和第二选择线的其中之一，第二电压被施加到所述第一和第二选择线中的另一个，所述第一电压高于所述第一和第二阈值电压二者，并且其中所述第二电压具有在所述第一和第二阈值电压之间的中间水平。
25.一种半导体器件，包括：
第一串选择结构，所述第一串选择结构包括：
第一选择线；
水平地交叉所述第一选择线的第一和第二上部线；和
竖直地交叉所述第一选择线的第一和第二竖直图案，所述第一和第二竖直图案分别连接到所述第一和第二上部线，其中所述第一选择线被所述第一和第二竖直图案共用；和
第二串选择结构，所述第二串选择结构包括：
第二和第三选择线，一个层叠在另一个上；
第三上部线，水平地交叉所述第二和第三选择线；和
竖直地交叉所述第二和第三选择线的第三和第四竖直图案，所述第三和第四竖直图案共同连接到所述第三上部线，其中所述第二和第三选择线中的每条被所述第三和第四竖直图案共用。
26.根据权利要求25所述的半导体器件，其中所述第三和第四竖直图案中的每个包括彼此串联连接的第一和第二选择晶体管，所述第一和第二选择晶体管分别具有彼此不同的第一和第二阈值电压，并且其中所述第三和第四竖直图案的所述第一选择晶体管分别被所述第二和第三选择线控制。
27.根据权利要求25所述的半导体器件，其中当在平面图中看时，所述第一和第二竖直图案的每个交叠所述第一和第二上部线二者。
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