JP7144919B2 - ３次元半導体装置 - Google Patents

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Description

本発明は３次元半導体装置に関し、さらに詳細には集積度がより向上された３次元半導体メモリ装置に関する。
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価な装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許第９，１４７，６８７号公報 米国特許第９，２８１，３１７号公報 米国特許公開第２０１５／０２１４１０７号明細書 米国特許公開第２０１５／０１３７２１６号明細書 米国特許公開第２０１４／０３６７７６４号明細書
本発明は、上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明が解決しようとする課題は集積度がより向上された３次元半導体メモリ装置を提供するところにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されなく、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
前記解決しようとする課題を達成するためになされた本発明の実施形態による３次元半
導体装置は、セルアレイ領域及び連結領域を含む基板と、前記セルアレイ領域で前記連結
領域に延長され、第１積層体及び前記第１積層体上の第２積層体を含む積層構造体と、を
有する。ここで、前記第１及び第２積層体の各々は第１電極及び第１電極上の第２電極を
含み、前記連結領域で、前記第１積層体の第２電極の一側壁と前記第２積層体の第２電極
の一側壁とは水平方向に第１距離で互いに離隔され、前記第１及び第２積層体の各々で、
前記第２電極の一側壁と前記第１電極の一側壁とは水平方向に０より大きく前記第１距離の１／２より小さい第２距離で離隔され、前記第１及び第２積層体の第２電極に各々接続されるコンタクトプラグをさらに含み、前記コンタクトプラグは、前記第２距離より大きい幅を有することを特徴とする。
実施形態によれば、前記第１及び第２電極の一側壁は互いに隣接する前記コンタクトプラグの間に位置することができる。
実施形態によれば、前記第１及び第２積層体の各々は、前記第１電極と前記第２電極との間に介在された第３電極をさらに含み、前記第３電極の一側壁は前記第１及び第２電極の一側壁と水平方向に離隔されることができる。
実施形態によれば、前記第１及び第２積層体の各々は、前記第１電極と前記第２電極との間に介在された第３電極をさらに含み、前記第３電極の一側壁は前記第１電極の一側壁又は前記第２電極の一側壁に垂直に整列されることができる。
実施形態によれば、前記第１及び第２積層体の各々で、前記第１及び第２電極の一側壁は各々の上部面に対して傾くことができる。
実施形態によれば、前記第１及び第２積層体の各々は、前記連結領域に配置されるパッド部を含み、前記第１及び第２積層体の前記パッド部は垂直方向及び水平方向に互いに離隔されて位置し、前記積層構造体は前記第１及び第２積層体の前記パッド部によって定義される第１階段式構造の側壁プロフィールを有し、前記第１及び第２積層体の各々の前記パッド部は前記第１及び第２電極によって定義される第２階段式構造の側壁プロフィールを有し、前記第１階段式構造は前記基板の上部面に対して９０°より小さい第１傾斜角を有し、前記第２階段式構造は前記基板の上部面に対して前記第１傾斜角より大きくて９０°より小さい第２傾斜角を有することができる。
実施形態によれば、前記３次元半導体装置は前記セルアレイ領域で前記積層構造体を貫通する複数個の垂直構造体と、前記積層構造体と前記垂直構造体との間に介在されたデータ格納膜と、をさらに有することが好ましい。
前記解決しようとする課題を達成するためになされた本発明の実施形態による３次元半導体装置は、セルアレイ領域及び連結領域を含む基板と、前記連結領域でパッド部を具備し、前記基板の上に垂直方向に積層された複数個の積層体と、を有し、前記積層体の各々は垂直方向に積層された複数個の電極を含む。ここで、前記複数個の積層体のパッド部は水平方向に第１距離で互いに離隔され、前記積層体のパッド部の中で少なくともいずれか１つで、最上層電極の一側壁は最下層電極の一側壁から水平方向に第２距離で離隔されて位置し、前記第２距離は０より大きく前記第１距離の１／２より小さく、前記積層体の前記パッド部の各々に接続されるコンタクトプラグをさらに有し、前記各コンタクトプラグは、前記各パッド部の前記最上層電極の上部面と接続し、前記コンタクトプラグの各々は、前記第２距離より大きい幅を有することを特徴とする。
前記解決しようとする課題を達成するためになされた本発明の実施形態による３次元半導体装置は、セルアレイ領域及び連結領域を含む基板と、前記連結領域でパッド部を具備し、前記基板の上に垂直方向に積層された複数個の積層体を含む積層構造体と、前記積層体の前記パッド部に各々接続されるコンタクトプラグと、を含む。ここで、前記積層体の前記パッド部の各々は垂直方向に積層された複数個の電極を含み、前記積層体の前記パッド部の中で少なくともいずれか１つで、前記電極の一側壁は互いに隣接する前記コンタクトプラグの間で水平方向に互いに離隔されて配置されることができる。
前記解決しようとする課題を達成するためになされた本発明の実施形態による３次元半導体装置は、セルアレイ領域及び連結領域を含む基板と、前記基板上で一方向に延長され、前記基板の上に絶縁膜を介在して交互に垂直方向に積層される第１電極及び第２電極を含む積層構造体と、を有する。ここで、前記第１電極の各々は前記連結領域で前記第１電極の上部に位置する前記第２電極によって露出される第１端部を有し、前記第２電極の各々は前記連結領域で、前記第２電極の上部に位置する前記第１電極によって露出される第２端部を有し、前記第１電極の第１端部は前記一方向で第１幅を有し、前記第２電極の第２端部は前記一方向で第２幅を有し、前記第１幅は前記第２幅の１／２より小さいことを特徴とする。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態によれば、垂直方向に積層された電極を含む積層構造体の高さを増加することによって、積層構造体の各パッド部を構成する電極の個数を増加することができる。したがって、積層構造体のパッド部の間の高さの差が増加しても、各パッド部を構成する電極によって各パッド部は第２階段式構造の側壁プロフィールを有するので、積層構造体を覆う埋め込み絶縁膜を形成する際、積層構造体のパッド部の間に定義される段差領域を満たすことが容易である。
本発明の実施形態による３次元半導体装置を示す断面図である。 図１のＡ部分を拡大した図面である。 本発明の実施形態による３次元半導体装置の積層構造体を示す断面図である。 本発明の実施形態による３次元半導体装置の積層構造体を示す断面図である。 本発明の実施形態による３次元半導体装置の積層構造体を示す断面図である。 本発明の実施形態による３次元半導体装置の積層構造体を示す断面図である。 本発明の実施形態による３次元半導体装置の積層構造体を示す断面図である。 本発明の実施形態による３次元半導体装置の断面図である。 本発明の実施形態による３次元半導体装置の断面図である。 図９のＡ部分を拡大した図面である。 本発明の実施形態による３次元半導体装置の断面図である。 本発明の実施形態による３次元半導体装置の断面図である。 図１２のＡ部分を拡大した図面である。 本発明の実施形態による３次元半導体装置の断面図である。 図１４のＡ部分を拡大した図面である。 本発明の実施形態による３次元半導体装置の断面図である。 図１６のＡ部分を拡大した図面である。 本発明の実施形態による３次元半導体装置の断面図である。 図１８のＡ部分を拡大した図面である。 本発明の実施形態による３次元半導体装置の断面図である。 本発明の実施形態による３次元半導体装置の断面図である。 本発明の実施形態による３次元半導体装置の断面図である。 本発明の実施形態による３次元半導体装置の断面図である。 本発明の実施形態による３次元半導体装置の積層構造体形成方法を説明するための図面である。 本発明の実施形態による３次元半導体装置の積層構造体形成方法を説明するための図面である。 本発明の実施形態による３次元半導体装置の積層構造体形成方法を説明するための図面である。 本発明の実施形態による３次元半導体装置の積層構造体形成方法を説明するための図面である。 本発明の実施形態による３次元半導体装置の積層構造体形成方法を説明するための図面である。 本発明の実施形態による３次元半導体メモリ装置の概略的な配置構造を説明するための図面である。 本発明の実施形態による３次元半導体メモリ装置の平面図である。 本発明の実施形態による３次元半導体メモリ装置の断面図であって、図３０のＩ－Ｉ’線に沿って切断した断面である。 本発明の実施形態による３次元半導体メモリ装置の概略ブロック図である。 図３２を参照して説明した本発明の実施形態による３次元半導体メモリ装置の断面図である。
図１は本発明の実施形態による３次元半導体装置を示す断面図である。図２は図１のＡ部分を拡大した図面である。垂直方向に積層された構造体を含む集積回路、例えばＶＮＡＮＤ装置はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。実施形態で積層構造体ＳＴはセルアレイ領域ＣＡＲで連結領域ＣＮＲに延長される複数個の積層体ＳＴＲを含む。各より高い（ｈｉｇｈｅｒ）積層体ＳＴＲ（ここで、“高い”は積層体ＳＴＲが基板１０から遠く離れてあることを意味する）はそれぞれの下にある積層体ＳＴＲより少ない距離で連結領域ＣＮＲに延長される。各積層体ＳＴＲはそれぞれの下側にある電極より少ない距離で連結領域に延長される上部電極を含んで複数個の電極を含む。例えば、各積層体ＳＴＲが２つの電極ＥＬ１、ＥＬ２、即ち下部及び上部電極を含む実施形態で、上部電極ＥＬ２は下部電極ＥＬ１より少ない距離で連結領域ＣＮＲに延長される。
積層構造体ＳＴにおいて各積層体ＳＴＲの電極の中で最も短い電極の上面と側壁との交差点に沿って図１に示したラインが基板１０となす角度は、積層体ＳＴＲ内で電極の上面と側壁との交差点に沿って図２に示したラインが基板となす角度と異なる（例えば、小さい）。例えば、積層構造体ＳＴ内に５個の積層体ＳＴＲを含み、各積層体ＳＴＲで階段の踏み板（上面）と垂直面（側壁）のように見える２つの電極ＥＬ２（上部）、ＥＬ１（下部）を含む実施形態で、積層構造体ＳＴで互いに異なる積層体ＳＴＲの最も短い電極ＥＬ２の上面と側壁との交差点に沿って図示したラインが基板となす角度は、積層体ＳＴＲ内の電極の上面と側壁との交差点に沿って（即ち、電極ＥＬ１、ＥＬ２の上面と側壁との交差点に沿って）図示したラインと基板１０（又は直ちに下にある積層体ＳＴＲの最上層電極）となす角度と異なる（例えば、小さい）。電極の側壁の上端部を結ぶ線は基板１０に対して傾いている。
積層構造体ＳＴは積層構造体内で個々の積層体ＳＴＲの階段によって定義された第１階段式構造（小さい角度を有する）及び個々の積層体ＳＴＲ内で個々の電極の階段によって定義された第２階段式構造（大きい角度を有する）を含む２つの階段式構造のように見える。
埋め込み絶縁膜１１０は基板１０の上に形成されて導電ラインＣＬと共に積層構造体ＳＴを覆う。コンタクトプラグＰＬＧは導電ラインＣＬを各積層体ＳＴＲ内のパッドＰＡＤ（最上層電極、例えばＥＬ２）に接続する。発明の思想による実施形態で、個々の積層体ＳＴＲの第２階段式構造は埋め込み絶縁膜１１０をボイド又はエアーギャップ無しで満たすのに効果的である。
実施形態で、積層体ＳＴＲ内の電極の終端の間の距離Ｄ２は他の積層体ＳＴＲの相応する電極（例えば、ＥＬ２）との間の距離Ｄ１より小さい。上下の積層体ＳＴＲ間の相応する電極の間の距離Ｐ１は積層体ＳＴＲ内の上下の電極の間の距離（又は厚さ）より大きい。
図１及び図２を参照すれば、基板１０はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。積層構造体ＳＴがセルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０の上に配置され、一方向に延長されて連結領域ＣＮＲで階段式形態を有する。即ち、連結領域ＣＮＲで積層構造体ＳＴの高さはセルアレイ領域ＣＡＲから連結領域ＣＮＲに向かって遠くなるほど、減少される。
より詳細に、積層構造体（ＳＴ；ｓｔａｃｋ ｓｔｒｕｃｔｕｒｅ）は基板１０の上に垂直方向に積層された複数個の積層体（ＳＴＲ；ｓｔａｃｋｓ）を含み、各々の積層体ＳＴＲは垂直方向に積層された複数個の電極ＥＬ１、ＥＬ２と複数個の電極ＥＬ１、ＥＬ２の間に介在された絶縁膜ＩＬＤを含む。電極ＥＬ１、ＥＬ２は導電性物質（例えば、ドーピングされた半導体又は金属）で形成される。一実施形態で、各々の積層体ＳＴＲは第１電極ＥＬ１及び第１電極ＥＬ１上の第２電極ＥＬ２を含む。
実施形態で、各積層体ＳＴＲは連結領域ＣＮＲでパッド部ＰＡＤを有し、一実施形態で、各積層体ＳＴＲの第１及び第２電極ＥＬ１、ＥＬ２の端部ＥＰ１、ＥＰ２が連結領域ＣＮＲでパッド部ＰＡＤを構成する。より詳細に、第１電極ＥＬ１の各々はその上部に位置する第２電極ＥＬ２によって露出される第１端部ＥＰ１を有し、第２電極ＥＬ２の各々はその上部に位置する第１電極ＥＬ１によって露出される第２端部ＥＰ２を有する。そして、各パッド部ＰＡＤは第１電極ＥＬ１の第１端部ＥＰ１と第２電極ＥＬ１の第２端部ＥＰ２とを含む。ここで、第１端部ＥＰ１は図２に示すように、第１幅Ｗ１を有し、第２端部ＥＰ２は第２幅Ｗ２を有する。ここで、第１幅Ｗ１は第２幅Ｗ２の１／２より小さい。
積層体ＳＴＲは基板１０からの高さが増加するほど、長さが減少する。したがって、垂直方向に隣接する積層体ＳＴＲで、上部に位置するパッド部ＰＡＤが下部に位置するパッド部ＰＡＤを露出させる。即ち、積層体ＳＴＲは連結領域ＣＮＲで階段式構造となるように基板１０の上に積層される。
つまり、複数個の積層体ＳＴＲを含む積層構造体ＳＴは連結領域ＣＮＲで互いに異なる高さに位置する複数個のパッド部ＰＡＤを含む。パッド部ＰＡＤの上面の終端は水平方向に互いに一定の間隔で離隔される。ここで、各々のパッド部ＰＡＤは連続的に積層された複数個の電極を含む。
実施形態で、積層構造体ＳＴのパッド部ＰＡＤの上面の終端は、図２に示すように、第１距離Ｄ１で水平方向に互いに離隔されて配置され、パッド部ＰＡＤの上面は第１垂直ピッチＰ１で垂直方向に互いに離隔されて配置される。ここで、第１垂直ピッチＰ１は垂直方向に隣接するパッド部ＰＡＤの上面の間の高さ差を意味する。また、第１垂直ピッチＰ１は各パッド部ＰＡＤを構成する電極の数によって変化する。一実施形態として、第１垂直ピッチＰ１は第１電極ＥＬ１の上面と第２電極ＥＬ２の上面との間の第２垂直ピッチＰ２の２倍以上である。
実施形態によれば、積層構造体ＳＴのパッド部ＰＡＤにコンタクトプラグＰＬＧが各々接続される。コンタクトプラグＰＬＧの各々は各パッド部ＰＡＤで、最上層の第２電極ＥＬ２と接触し、最下層の第１電極ＥＬ１は最上層第２電極ＥＬ２の一側壁から水平方向に離隔されて位置する。そして、各パッド部ＰＡＤを構成する第１及び第２電極ＥＬ１、ＥＬ２の一側壁は互いに隣接するコンタクトプラグＰＬＧの間に位置する。
一実施形態によれば、各パッド部ＰＡＤで、最上層の第２電極ＥＬ２はコンタクトプラグＰＬＧと接触し、最下層の第１電極ＥＬ１は第２電極ＥＬ２の一側壁から水平方向に離隔されて位置する。そして、図２に示すように、最上層の第２電極ＥＬ２の一側壁と最下層第１電極ＥＬ１の一側壁との間の第２距離Ｄ２は第１距離Ｄ１の約１／２より小さい。さらに、第２距離Ｄ２はコンタクトプラグＰＬＧの幅Ｗより小さい。
このような積層構造体ＳＴはパッド部ＰＡＤによって第１階段式構造の側壁プロフィールを有する。そして、各パッド部ＰＡＤを構成する第１及び第２電極ＥＬ１、ＥＬ２の一側壁が水平方向に互いに離隔されて位置し、各パッド部ＰＡＤは第２階段式構造の側壁プロフィールを有する。ここで、第１階段式構造は基板１０の上部面に対して９０°より小さい第１傾斜角θ１を有し、第２階段式構造は第１傾斜角θ１より大きく、９０°より小さい第２傾斜角θ２を有する。
埋め込み絶縁膜１１０が基板１０上で積層構造体ＳＴを覆い、平坦化された上部面を有する。導電ラインＣＬが連結領域ＣＮＲの埋め込み絶縁膜１１０の上に配置され、コンタクトプラグＰＬＧと各々接続される。
セルアレイ領域ＣＡＲと連結領域ＣＮＲとで積層構造体ＳＴに高さ差があるため、埋め込み絶縁膜１１０はセルアレイ領域ＣＡＲから連結領域ＣＮＲに向かうほど、厚くなる。そして、埋め込み絶縁膜１１０は垂直方向に隣接するパッド部ＰＡＤの間に定義される空間（ＳＲ；以下、段差領域（ｓｔｅｐｐｅｄ ｒｅｇｉｏｎ））を満たす。
実施形態によれば、セルアレイ領域ＣＡＲで積層構造体ＳＴの高さ（即ち、電極ＥＬ１、ＥＬ２の積層の数）が増加するにしたがって、各パッド部ＰＡＤを構成する電極ＥＬ１、ＥＬ２の数もまた増加する。この時、各パッド部ＰＡＤは第１及び第２電極ＥＬ１、ＥＬ２によって第２傾斜角θ２を有する第２階段式構造の側壁プロフィールを有するので、パッド部ＰＡＤの間の第１垂直ピッチＰ１が増加しても、埋め込み絶縁膜１１０を形成の時、積層構造体ＳＴの段差領域ＳＲを満たすことが容易である。
図３乃至図７は本発明の実施形態による３次元半導体装置の積層構造体を示す断面図である。説明を簡易にするために、図１及び図２を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図３乃至図７を参照すれば、積層構造体ＳＴは垂直方向に積層された複数個の積層体ＳＴＲを含み、各積層体ＳＴＲは連結領域ＣＮＲでパッド部ＰＡＤを含む。したがって、積層構造体ＳＴは垂直方向及び水平方向に互いに異なる位置に配置されるパッド部ＰＡＤを含む。垂直方向に互いに隣接するパッド部ＰＡＤの上面の終端は第１距離Ｄ１で水平方向に互いに離隔されて配置され、隣接するパッド部ＰＡＤの上面は第１垂直ピッチＰ１で垂直方向に互いに離隔されて配置される。
実施形態で、積層体ＳＴＲの各々は垂直方向に積層された複数個の電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４を含み、各電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４の間の第２垂直ピッチＰ２は第１垂直ピッチＰ１の１／２より小さい。一実施形態で、積層体ＳＴＲの各々は順に積層された第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４を含み、パッド部ＰＡＤの各々は第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４の端部で構成される。第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４は実質的に同一の厚さを有し、一定な第２垂直ピッチＰ２を有し、積層される。各パッド部ＰＡＤで、最上層の第４電極ＥＬ４はコンタクトプラグＰＬＧと接触し、最下層の第１電極ＥＬ１の一側壁は第４電極ＥＬ４の一側壁から水平方向に第２距離Ｄ２離隔される。実施形態で、第２距離Ｄ２は第１距離Ｄ１の約１／２より小さい。
このような積層構造体ＳＴはパッド部ＰＡＤによって形成された第１階段式構造と、各パッド部ＰＡＤで第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４によって形成された第２階段式構造とを有する。ここで、第１階段式構造は図１及び図２を参照して説明したように、第１傾斜角θ１を有し、第２階段式構造は第１傾斜角θ１と異なる第２傾斜角θ２を有する。
図３及び図４を参照すれば、第２及び第３電極ＥＬ２、ＥＬ３の一側壁は第１及び第４電極ＥＬ１、ＥＬ４の一側壁の間で水平方向に互いに離隔される。一実施形態で、第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４は第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４の上部面に対して実質的に垂直である一側壁を各々有する。これと異なり、図４を参照すれば、第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４は第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４の上部面に対して傾いた一側壁を各々有する。
図５を参照すれば、最上層の第４電極ＥＬ４の下に位置する第３電極ＥＬ３の一側壁は最上層の第４電極ＥＬ４の一側壁に整列される。そして、最下層の第１電極ＥＬ１の上に位置する第２電極ＥＬ２の一側壁は最下層の第１電極ＥＬ１の一側壁に整列される。
これと異なり、図６に示すように、第２及び第３電極ＥＬ２、ＥＬ３の一側壁は最下層の第１電極ＥＬ１の一側壁に整列される。また、図７に示すように、第２及び第３電極ＥＬ２、ＥＬ３の一側壁は最上層の第４電極ＥＬ４の一側壁に整列される。
図８は本発明の実施形態による３次元半導体装置の断面図である。
図８を参照すれば、基板１０は第１連結領域ＣＮＲ１、第２連結領域ＣＮＲ２、及び第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の間のセルアレイ領域ＣＡＲを含む。基板１０の上に垂直方向に積層された複数個の積層体ＳＴＲを含む積層構造体ＳＴが配置される。積層構造体ＳＴはセルアレイ領域ＣＡＲで第１及び第２連結領域ＣＮＲ１、ＣＮＲ２に延長され、第１及び第２連結領域ＣＮＲ１、ＣＮＲ２で階段式構造を有する。即ち、積層体ＳＴＲの長さは基板１０からの距離が遠くなるほど、減少する。
実施形態によれば、積層体ＳＴＲの各々は垂直方向に積層された電極ＥＬ１、ＥＬ２及びこれらの間に介在された絶縁膜ＩＬＤを含む。一実施形態として、積層体ＳＴＲの各々は第１及び第２電極ＥＬ１、ＥＬ２とこれらの間の絶縁膜ＩＬＤとを含む。即ち、複数個の積層体ＳＴＲを含む積層構造体ＳＴは反復的に積層された第１及び第２電極ＥＬ１、ＥＬ２を含む。そして、第１電極ＥＬ１は第１連結領域ＣＮＲ１及び第２連結領域ＣＮＲ２で第１端部を有し、第２電極ＥＬ２は第１連結領域ＣＮＲ１及び第２連結領域ＣＮＲ２で第２端部を有する。
実施形態によれば、積層構造体ＳＴは第１連結領域ＣＮＲ１で垂直方向に互いに異なる高さに位置する第１パッド部ＰＡＤ１を含む。第１パッド部ＰＡＤ１の上面の終端は水平方向に互いに一定の間隔で離隔される。積層構造体ＳＴは第２連結領域ＣＮＲ２で垂直方向に互いに異なる高さに位置する第２パッド部ＰＡＤ２を含む。第２パッド部ＰＡＤ２の上面の終端は水平方向に互いに一定の間隔で離隔される。
一実施形態によれば、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々は連続的に積層された第１及び第２電極ＥＬ１、ＥＬ２の端部で構成される。詳細に、第１パッド部ＰＡＤ１の各々は第１連結領域ＣＮＲ１に位置する第１電極ＥＬ１の第１端部及び第１電極ＥＬ１上の第２電極ＥＬ２の第２端部で構成される。第２パッド部ＰＡＤ２の各々は第２連結領域ＣＮＲ２に位置する第２電極ＥＬ２の第２端部及び第２電極ＥＬ２上の第１電極ＥＬ１の第１端部で構成される。
一実施形態として、第１パッド部ＰＡＤ１の上面の終端は第１連結領域ＣＮＲ１において第１距離Ｄ１で水平方向に互いに離隔されて配置され、第１パッド部ＡＰＤ１の上面は第１垂直ピッチ（図２のＰ１参照）で垂直方向に互いに離隔されて配置される。第１垂直ピッチＰ１は第１及び第２電極ＥＬ１、ＥＬ２の垂直ピッチ（図２のＰ２参照）の２倍以上である。同様に、第２パッド部ＰＡＤ２の上面の終端は第２連結領域ＣＮＲ２において第３距離Ｄ３で水平方向に互いに離隔されて配置され、第２パッド部ＰＡＤ２の上面は第１垂直ピッチ（図１のＰ１参照）で垂直方向に互いに離隔されて配置される。
一実施形態で、第３距離Ｄ３は第１距離Ｄ１と同一である。これと異なり、第３距離Ｄ３は第１距離Ｄ１と異なってもよい。さらに、第２パッド部ＰＡＤ２は第１パッド部ＰＡＤ１と基板１０から互いに異なる高さレベルに各々位置してもよい。また、第１パッド部ＰＡＤ１の垂直方向厚さは実質的に同一である。そして、第２パッド部ＰＡＤ２の中で少なくともいずれか１つは他の第２パッド部ＰＡＤ２と垂直方向厚さが異なってもよい。例えば、最下層の第２パッド部ＰＡＤ２の垂直方向厚さは他の第２パッド部ＰＡＤ２の垂直方向厚さより小さい。
実施形態によれば、第１パッド部ＰＡＤ１の第２電極ＥＬ２に第１コンタクトプラグＰＬＧ１が各々接続され、第２パッド部ＰＡＤ２の第１電極ＥＬ１に第２コンタクトプラグＰＬＧ２が各々接続される。
第１連結領域ＣＮＲ１で、積層構造体ＳＴの第１パッド部ＰＡＤ１の上面の終端は第１距離Ｄ１で水平方向に互いに離隔されて配置され、第１距離Ｄ１は第１連結領域ＣＮＲ１で各第１電極ＥＬ１の一側壁の間の水平方向距離及び各第２電極ＥＬ２の一側壁の間の水平方向距離と実質的に同一である。
第１パッド部ＰＡＤ１の各々で、第２電極ＥＬ２の一側壁と電極ＥＬ１の一側壁は水平方向に互いに異なる位置に位置し、第２電極ＥＬ２の一側壁は第１電極ＥＬ１の一側壁から水平方向に第２距離Ｄ２で離隔される。ここで、第２距離Ｄ２は互いに隣接する第１パッド部ＰＡＤ１の上面の終端の間の水平方向距離である第１距離Ｄ１の１／２より小さい。また、第２距離Ｄ２は第１コンタクトプラグＰＬＧ１の幅より小さい。また、第１パッド部ＰＡＤ１の各々で第１及び第２電極ＥＬ１、ＥＬ２の一側壁は互いに隣接する第１コンタクトプラグＰＬＧ１の間に位置する。
第２連結領域ＣＮＲ２で、積層構造体ＳＴの第２パッド部ＰＡＤ２の上面の終端は第３距離Ｄ３で水平方向に互いに離隔されて配置され、第３距離Ｄ３は第２連結領域ＣＮＲ２で各第１電極ＥＬ１の一側壁の間の水平方向距離及び各第２電極ＥＬ２の一側壁の間の水平方向距離と実質的に同一である。
第２パッド部ＰＡＤ２の各々で、第２電極ＥＬ２の一側壁と電極ＥＬ１の一側壁は水平方向に互いに異なる位置に位置し、第２電極ＥＬ２の一側壁は第１電極ＥＬ１の一側壁から水平方向に第４距離Ｄ４で離隔される。ここで、第４距離Ｄ４は第２パッド部ＰＡＤ２の上面の終端の間の水平的距離である第３距離Ｄ３の１／２より小さい。また、第４距離Ｄ４は第２コンタクトプラグＰＬＧ２の幅より小さい。さらに、第４距離Ｄ４は第２距離Ｄ２と同一であってもよく、これと異なり、第２距離Ｄ２と異なってもよい。また、第２パッド部ＰＡＤ２の各々で第１及び第２電極ＥＬ１、ＥＬ２の一側壁は互いに隣接する第２コンタクトプラグＰＬＧ２の間に位置する。
このような積層構造体ＳＴは第１連結領域ＣＮＲ１で、第１パッド部ＰＡＤ１によって第１階段式構造を有し、各々の第１パッド部ＰＡＤ１は垂直方向に隣接する第１及び第２電極ＥＬ１、ＥＬ２によって第２階段式構造を有する。ここで、第１階段式構造は基板１０の上部面に対して９０°より小さい第１傾斜角θ１を有し、第２階段式構造は第１傾斜角θ１より大きく、９０°より小さい第２傾斜角θ２を有する。積層構造体ＳＴは第２連結領域ＣＮＲ２でもこのような第１及び第２階段式構造を有する。
埋め込み絶縁膜１１０は基板１０の全面上に配置されて積層構造体ＳＴを覆い、平坦化された上部面を有する。第１連結領域ＣＮＲ１の埋め込み絶縁膜１１０の上に第１コンタクトプラグＰＬＧ１と接続される第１導電ラインＣＬ１が配置され、第２連結領域ＣＮＲ２の埋め込み絶縁膜１１０の上に第２コンタクトプラグＰＬＧ２と接続される第２導電ラインＣＬ２が配置される。
図９は本発明の実施形態による３次元半導体装置の断面図である。図１０は図９のＡ部分を拡大した図面である。説明を簡易にするために、図９及び図１０に示す実施形態で、図８を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図９を参照すれば、積層構造体ＳＴは垂直方向に積層された複数個の積層体ＳＴＲを含み、各々の積層体ＳＴＲは垂直方向に積層された第１及び第２電極ＥＬ１、ＥＬ２を含む。
積層構造体ＳＴは第１連結領域ＣＮＲ１で、水平方向及び垂直方向に互いに異なる位置に位置する第１パッド部ＰＡＤ１を含み、第２連結領域ＣＮＲ２で水平方向及び垂直方向に互いに異なる位置に位置する第２パッド部ＰＡＤ２を含む。
積層構造体ＳＴの第１パッド部ＰＡＤ１の上面の終端は図１０に示すように、第１距離Ｄ１で水平方向に互いに離隔されて配置され、第１パッド部ＰＡＤ１の上面は第１垂直ピッチＰ１で垂直方向に互いに離隔されて配置される。ここで、第１垂直ピッチＰ１は第１及び第２電極ＥＬ１、ＥＬ２の間の垂直ピッチＰ２の約２倍以上である。同様に、第２パッド部ＰＡＤ２の上面の終端は第２連結領域ＣＮＲ２において第３距離で水平方向に互いに離隔されて配置され、第２パッド部ＰＡＤ２の上面は第１垂直ピッチＰ１で垂直方向に互いに離隔されて配置される。
実施形態によれば、第１パッド部ＰＡＤ１の第２電極ＥＬ２に第１コンタクトプラグＰＬＧ１が各々接続され、第２パッド部ＰＡＤ２の第１電極ＥＬ１に第２コンタクトプラグＰＬＧ２が各々接続される。
一実施形態によれば、第１パッド部ＰＡＤ１の少なくとも１つで第１及び第２電極ＥＬ１、ＥＬ２の一側壁は互いに整列される。そして、第１パッド部ＰＡＤ１の中で少なくとも他のいずれか１つで、第２電極ＥＬ２の一側壁が第１電極ＥＬ１の一側壁と水平方向に互いに異なる位置に位置する。ここで、第１及び第２電極ＥＬ１、ＥＬ２の一側壁の間の第２距離Ｄ２は第１パッド部ＰＡＤ１の間の水平方向距離である第１距離Ｄ１の１／２より小さい。同様に、第２パッド部ＰＡＤ２の少なくとも１つで第１及び第２電極ＥＬ１、ＥＬ２の一側壁は互いに整列され、第２パッド部ＰＡＤ２の中で少なくとも他のいずれか１つの第１及び第２電極ＥＬ１、ＥＬ２の一側壁は垂直方向及び水平方向に互いに異なる位置に位置する。
さらに、各第１パッド部ＰＡＤ１の第１及び第２電極ＥＬ１、ＥＬ２の側壁は互いに隣接する第１コンタクトプラグＰＬＧ１の間に位置し、各第２パッド部ＰＡＤ２の第１及び第２電極ＥＬ１、ＥＬ２の側壁は互いに隣接する第２コンタクトプラグＰＬＧ２の間に位置する。
このような実施形態によれば、積層構造体ＳＴは第１連結領域ＣＮＲ１で、第１パッド部ＰＡＤ１によって第１階段式構造を有し、第１パッド部ＰＡＤ１の中で少なくともいずれか１つは垂直方向に隣接する第１及び第２電極ＥＬ１、ＥＬ２によって第２階段式構造を有する。第１及び第２階段式構造は第２連結領域ＣＮＲ２でも同様である。
図１１は本発明の実施形態による３次元半導体装置の断面図である。説明を簡易にするために、図８を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図１１を参照すれば、先に説明したように、積層構造体ＳＴは第１連結領域ＣＮＲ１で第１パッド部ＰＡＤ１を含み、第２連結領域ＣＮＲ２で第２パッド部ＰＡＤ２を含む。先に説明したように、第１パッド部ＰＡＤ１は第１連結領域ＣＮＲ１で水平方向及び垂直方向に互いに異なる位置に位置し、第２パッド部ＰＡＤ２は第２連結領域ＣＮＲ２で水平方向及び垂直方向に互いに異なる位置に位置する。
第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々は垂直方向に隣接する第１及び第２電極ＥＬ１、ＥＬ２を含み、第１及び第２電極ＥＬ１、ＥＬ２は第１及び第２電極ＥＬ１、ＥＬ２の上部面に対して傾いた一側壁を有する。即ち、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々は傾いた側壁プロフィールを有する。
一実施形態で、積層構造体ＳＴは第１パッド部ＰＡＤ１によって第１連結領域ＣＮＲ１で第１階段式構造を有し、各々の第１パッド部ＰＡＤ１は傾いた側壁プロフィールを有する。同様に、積層構造体ＳＴは第２パッド部ＰＡＤ２によって第２連結領域ＣＮＲ２で第１階段式構造を有し、各々の第２パッド部ＰＡＤ２は傾いた側壁を有する。ここで、第１階段式構造は基板１０の上部面に対して９０°より小さい第１傾斜角（図３のθ１参照）を有し、各々のパッド部ＰＡＤ１、ＰＡＤ２で側壁は第１傾斜角（図３のθ１参照）より大きくて９０°より小さい第２傾斜角（図３のθ２参照）を有する。
図１２は本発明の実施形態による３次元半導体装置の断面図であり、図１３は図１２のＡ部分を拡大した図面である。説明を簡易にするために、図８を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図１２及び図１３を参照すれば、第１及び第２連結領域ＣＮＲ１、ＣＮＲ２及びこれらの間のセルアレイ領域ＣＡＲを含む基板１０の上に積層構造体ＳＴが配置される。積層構造体ＳＴは基板１０の上に積層された複数個の積層体ＳＴＲを含み、積層体ＳＴＲは基板１０からの距離が増加するほど、長さが減少する。一実施形態で、積層体ＳＴＲの各々は順に積層された第１電極ＥＬ１、第２電極ＥＬ２、及び第３電極ＥＬ３を含む。第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の各々は第１連結領域ＣＮＲ１と第２連結領域ＣＮＲ２とで端部を有する。
積層構造体ＳＴは第１連結領域ＣＮＲ１で垂直方向及び水平方向に互いに異なる位置に位置する第１パッド部ＰＡＤ１を含み、第２連結領域ＣＮＲ２で垂直方向及び水平方向に互いに異なる位置に位置する第２パッド部ＰＡＤ２を含む。積層構造体ＳＴは第１及び第２連結領域ＣＮＲ１、ＣＮＲ２で第１及び第２パッド部ＰＡＤ１、ＰＡＤ２によって階段式構造の側壁プロフィールを有する。
積層構造体ＳＴの第１パッド部ＰＡＤ１の上面の終端は第１連結領域ＣＮＲ１において第１距離Ｄ１で水平方向に互いに離隔されて配置され、基板１０から互いに異なる高さに位置する。同様に、積層構造体ＳＴの第２パッド部ＰＡＤ２の上面の終端は第２連結領域ＣＮＲ２において第３距離Ｄ３で水平方向に互いに離隔されて配置され、基板１０から互いに異なる高さに位置する。ここで、第１パッド部ＰＡＤ１は第２パッド部ＰＡＤ２と基板１０から互いに異なる高さに各々位置する。
一実施形態によれば、第１パッド部ＰＡＤ１の中で少なくともいずれか１つは垂直方向に互いに隣接する第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の端部で構成され、第２パッド部ＰＡＤ２の中で少なくともいずれか１つは垂直方向に互いに隣接する第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の端部で構成される。さらに、第１パッド部ＰＡＤ１の中で最下層に配置された第１パッド部ＰＡＤ１は連続的に積層された第１及び第２電極ＥＬ１、ＥＬ２の端部で構成される。そして、第２パッド部ＰＡＤ２の中で最下層に配置された第２パッド部ＰＡＤ２は積層構造体ＳＴの最下層に配置された第１電極ＥＬ１の端部で構成される。
実施形態によれば、第１パッド部ＰＡＤ１の各々で、最上層の電極は第１コンタクトプラグＰＬＧ１と接触し、最下層の電極は最上層の電極の一側壁から水平方向に離隔されて位置する。ここで、最上層の電極の一側壁と最下層電極の一側壁との間の第２距離Ｄ２は第１パッド部ＰＡＤ１の間の水平方向距離である第１距離Ｄ１の約１／２より小さい。
一実施形態として、第１パッド部ＰＡＤ１の中で少なくともいずれか１つで、最上層に第２電極ＥＬ２が位置し、最下層に第３電極ＥＬ３が位置し、第２電極ＥＬ２と第３電極ＥＬ３との間に第１電極ＥＬ１が位置する。ここで、第２電極ＥＬ２によって第１電極ＥＬ１の端部が露出され、第１電極ＥＬ１によって第３電極ＥＬ３の端部が露出される。
そして、最上層の第２電極ＥＬ２の端部に第１コンタクトプラグＰＬＧ１が接触し、最下層の第３電極ＥＬ３の一側壁と最上層の第２電極ＥＬ２の一側壁との間の第２距離Ｄ２は第１パッド部ＰＡＤ１の間の水平方向距離である第１距離Ｄ１の１／２より小さい。さらに、第２電極ＥＬ２と第３電極ＥＬ３との間に介在された第１電極ＥＬ１の一側壁は第２電極ＥＬ２と第３電極ＥＬ３との一側壁と水平方向に離隔されて位置する。
実施形態によれば、第２パッド部ＰＡＤ２の各々で、最上層の電極は第２コンタクトプラグＰＬＧ２と接触し、最下層の電極は最上層の電極の一側壁と水平方向に離隔されて位置する。ここで、最上層の電極の一側壁と最下層電極の一側壁との間の第４距離Ｄ４は第３距離Ｄ３の約１／２より小さい。
一実施形態として、第２パッド部ＰＡＤ２の中で少なくともいずれか１つで、最上層に第１電極ＥＬ１が位置し、最下層に第２電極ＥＬ２が位置する。そして、第１電極ＥＬ１と第２電極ＥＬ２との間に第３電極ＥＬ３が位置する。ここで、第３電極ＥＬ３の端部が第１電極ＥＬ１によって露出され、第２電極ＥＬ２の端部が第３電極ＥＬ３によって露出される。
そして、最上層の第１電極ＥＬ１に第２コンタクトプラグＰＬＧ２が接続され、最上層の第１電極ＥＬ１の一側壁と最下層の第２電極ＥＬ２の一側壁との間の第４距離Ｄ４は第３距離Ｄ３の１／２より小さい。また、第４距離Ｄ４は第２コンタクトプラグＰＬＧ２の幅より小さい。また、第２電極ＥＬ２と第１電極ＥＬ１との間に介在された第３電極ＥＬ３の一側壁は第１及び第２電極ＥＬ１、ＥＬ２の一側壁と水平方向に離隔されて位置する。
このような積層構造体ＳＴは第１連結領域ＣＮＲ１で、第１パッド部ＰＡＤ１によって第１階段式構造を有し、各々の第１パッド部ＰＡＤ１は連続的に積層された第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３によって第２階段式構造を有する。ここで、第１階段式構造は基板１０の上部面に対して９０°より小さい第１傾斜角θ１を有し、第２階段式構造は第１傾斜角θ１より大きく、９０°より小さい第２傾斜角θ２を有する。積層構造体ＳＴは第２連結領域ＣＮＲ２でもこのような第１及び第２階段式構造を有する。
このように、垂直方向に隣接する第１パッド部ＰＡＤ１の間の段差領域上に埋め込み絶縁膜１１０が蒸着される時、段差領域に電極による第２階段式構造が形成されるので、段差領域に埋め込み絶縁膜１１０を蒸着することが容易である。
図１４は本発明の実施形態による３次元半導体装置の断面図であり、図１５は図１４のＡ部分を拡大した図面である。説明を簡易にするために、図１２及び図１３を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図１４及び図１５を参照すれば、積層構造体ＳＴは基板１０の上に積層された複数個の積層体ＳＴＲを含み、各積層体ＳＴＲは順に積層される第１電極ＥＬ１、第２電極ＥＬ２、及び第３電極ＥＬ３を含む。
第１連結領域ＣＮＲ１に積層構造体ＳＴの第１パッド部ＰＡＤ１が配置され、第２連結領域ＣＮＲ２に積層構造体ＳＴの第２パッド部ＰＡＤ２が配置される。先に説明したように、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々は垂直方向に互いに隣接する第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の端部を含む。
詳細には、第１パッド部ＰＡＤ１の中で少なくとも１つ以上で、最上層に第２電極ＥＬ２が位置し、最下層に第３電極ＥＬ３が位置する。そして、第２及び第３電極ＥＬ２、ＥＬ３の間に第１電極ＥＬ１が位置する。また、第２パッド部ＰＡＤ２の少なくとも１つ以上で、最上層に第１電極ＥＬ１が位置し、最下層に第２電極ＥＬ２が位置する。そして、第３電極ＥＬ３が第１及び第２電極ＥＬ１、ＥＬ２の間に位置する。
このような実施形態で、第１コンタクトプラグＰＬＧ１は第１連結領域ＣＮＲ１で第１パッド部ＰＡＤ１の第２電極ＥＬ２に各々接続され、第２コンタクトプラグＰＬＧ２は第２連結領域ＣＮＲ２で第２パッド部ＰＡＤ２の第１電極ＥＬ１に各々接続される。
さらに、第１パッド部ＰＡＤ１の中で少なくともいずれか１つで、最上層の第２電極ＥＬ２の一側壁と最下層の第３電極ＥＬ３の一側壁とは水平方向に互いに離隔される。ここで、第２電極ＥＬ２の一側壁と最下層の第３電極ＥＬ３の一側壁との間の第２距離Ｄ２は第１パッド部ＰＡＤ１の間の第１距離Ｄ１の１／２より小さい。そして、第２電極ＥＬ２と第３電極ＥＬ３との間の第１電極ＥＬ１の一側壁は水平方向に第２電極ＥＬ２の一側壁と電極ＥＬ３の一側壁との間に位置する。
また、第１パッド部ＰＡＤ１の中で他のいずれか１つで、連続的に積層された第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の一側壁は垂直に互いに整列される。つまり、第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の一側壁は共面をなす。
同様に、第２パッド部ＰＡＤ２の中で少なくともいずれか１つで、最上層の第１電極ＥＬ１の一側壁と最下層の第２電極ＥＬ２の一側壁とは水平方向に互いに離隔される。ここで、第１電極ＥＬ１の一側壁と電極ＥＬ２の一側壁との間の水平距離は第２パッド部ＰＡＤ２の上面の終端の間の水平距離Ｄ１の１／２より小さい。そして、第１電極ＥＬ１と第２電極ＥＬ２との間に介在された第３電極ＥＬ３の一側壁は水平方向で第１及び第２電極ＥＬ１、ＥＬ２の一側壁の間に位置する。
また、第２パッド部ＰＡＤ２の中の他のいずれか１つで、連続的に積層された第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の一側壁は垂直に互いに整列される。つまり、第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３の一側壁は共面をなす。
図１６は本発明の実施形態による３次元半導体装置の断面図であり、図１７は図１６のＡ部分を拡大した図面である。説明を簡易にするために、図１２及び図１３を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図１６及び図１７を参照すれば、第１パッド部ＰＡＤ１の一部（ｓｏｍｅ）の各々は連続的に積層された第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３を含み、図１７に示すように、最上層の第２電極ＥＬ２の一側壁と最下層の第３電極ＥＬ３の一側壁とは水平方向に互いに離隔されて位置し、第１電極ＥＬ１の一側壁は最上層の第２電極ＥＬ２の一側壁に整列される。ここで、第２電極ＥＬ２の一側壁と電極ＥＬ３の一側壁との間の距離は第１パッド部ＰＡＤ１の間の第１距離Ｄ１の１／２より小さい。
同様に、第２パッド部ＰＡＤ２で最上層の第１電極ＥＬ１の一側壁と最下層の第２電極ＥＬ２の一側壁とは水平方向に互いに離隔され、第３電極ＥＬ３の一側壁は最上層の第１電極ＥＬ１の一側壁に整列される。
図１８は本発明の実施形態による３次元半導体装置の断面図であり、図１９は図１８のＡ部分を拡大した図面である。説明を簡易にするために、図１２及び図１３を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図１８を参照すれば、第１パッド部ＰＡＤ１は垂直方向に隣接する第１乃至第３電極ＥＬ１、ＥＬ２、ＥＬ３を含み、図１９に示すように、最上層の第２電極ＥＬ２の一側壁と最下層の第３電極ＥＬ３の一側壁とは水平方向に互いに離隔されて位置し、第１電極ＥＬ１の一側壁は最下層の第３電極ＥＬ３の一側壁に整列される。ここで、第２電極ＥＬ２の一側壁と電極ＥＬ３の一側壁との間の距離Ｄ２は第１パッド部ＰＡＤ１の間の第１距離Ｄ１の１／２より小さい。
同様に、第２パッド部ＰＡＤ２で最上層の第１電極ＥＬ１の一側壁と最下層の第２電極ＥＬ２の一側壁とは水平方向に互いに離隔され、第３電極ＥＬ３の一側壁は最下層の第２電極ＥＬ２の一側壁に整列される。
図２０及び図２１は本発明の実施形態による３次元半導体装置の断面図である。説明を簡易にするために、図１２及び図１３を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図２０を参照すれば、積層構造体ＳＴは第１連結領域ＣＮＲ１で水平方向及び垂直方向に互いに異なる位置に配置される第１パッド部ＰＡＤ１を含む。一実施形態で、第１パッド部ＰＡＤ１は第１垂直方向厚さ及び第２垂直方向厚さを有する。例えば、第１パッド部ＰＡＤ１を構成する電極の個数が異なる。
一実施形態として、第１パッド部ＰＡＤ１は図２０に示すように、１つの電極で構成される第１パッドＰＡＤ１ａと連続的に積層された複数個の電極で構成される第２パッドＰＡＤ１ｂを含む。一実施形態によれば、第１連結領域ＣＮＲ１で、垂直方向に隣接する第２パッドＰＡＤ１ｂの間に第１パッドＰＡＤ１ａが位置する。そして、第２パッドＰＡＤ１ｂの各々で最上層の電極の一側壁と最下層の電極の一側壁とは水平方向に互いに離隔されて配置され、最上層及び最下層の電極の一側壁の間の水平距離は互いに隣接する第１パッド部ＰＡＤ１の上面の終端の間の水平距離の１／２より小さい。
さらに、積層構造体ＳＴは第２連結領域ＣＮＲ２で、水平方向及び垂直方向に互いに異なる位置に配置される第２パッド部ＰＡＤ２を含み、第１パッド部ＰＡＤ１と同様に、第２パッド部ＰＡＤ２は互いに垂直方向厚さが異なる。即ち、第２パッド部ＰＡＤ２は１つの電極で構成される第１パッドＰＡＤ２ａと連続的に積層された複数個の電極で構成される第２パッドＰＡＤ２ｂとを含む。一実施形態によれば、第２連結領域ＣＮＲ２で、垂直方向に隣接する第２パッドＰＡＤ２ｂの間に第１パッドＰＡＤ２ａが位置する。
図２１を参照すれば、第１連結領域ＣＮＲ１の第１パッド部ＰＡＤ１の垂直方向厚さと第２連結領域ＣＮＲ２の第２パッド部ＰＡＤ２の垂直方向厚さとが互いに異なる。また、第１連結領域ＣＮＲ１で第１パッド部ＰＡＤ１は垂直方向厚さが互いに異なる第１及び第２パッドＰＡＤ１ａ、ＰＡＤ１ｂを含み、一実施形態で、第１パッドＰＡＤ１ａは連続的に積層された２つの電極の端部で構成され、第２パッドＰＡＤ１ｂは連続的に積層された３つの電極の端部で構成される。さらに、第１及び第２パッドＰＡＤ１ａ、ＰＡＤ１ｂの各々で最上層の電極と最下層の電極の一側壁との間の水平距離は第１パッド部ＰＡＤ１上面の終端間の水平的距離の１／２より小さい。
また、第２連結領域ＣＮＲ２で、第２パッド部ＰＡＤ２は垂直方向厚さが互いに異なる第１及び第２パッドＰＡＤ２ａ、ＰＡＤ２ｂを含み、例えば第１パッドＰＡＤ２ａは１つの電極の端部で構成され、第２パッドＰＡＤ２ｂは連続的に積層された２つの電極の端部で構成される。そして、第２パッドＰＡＤ２ｂで、垂直方向に隣接する電極の一側壁の間の水平距離は第２パッド部ＰＡＤ２の上面の終端の間の水平的距離の１／２より小さい。
図２２及び図２３は本発明の実施形態による３次元半導体装置の断面図である。説明を簡易にするために、図８を参照して説明したことと同一の構成要素又は技術的特徴に対する重複する説明は省略する。
図２２及び図２３を参照すれば、積層構造体ＳＴは基板１０の上に積層された複数個の積層体ＳＴＲを含み、積層体ＳＴＲの長さは基板１０からの距離が増加するほど、減少する。したがって、積層構造体ＳＴは第１及び第２連結領域ＣＮＲ１、ＣＮＲ２で階段式構造を有する。
詳細には、積層構造体ＳＴは第１連結領域ＣＮＲ１で垂直方向及び水平方向に互いに異なる位置に配置される第１パッド部ＰＡＤ１を含み、第２連結領域ＣＮＲ２で垂直方向及び水平方向に互いに異なる位置に配置される第２パッド部ＰＡＤ２を含む。
一実施形態で、各々の積層体ＳＴＲは連続的に積層された第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４を含み、第１パッド部ＰＡＤ１の各々は連続的に積層された第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４の端部で構成される。そして、第２パッド部ＰＡＤ２の各々は連続的に積層された第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４の端部で構成される。また、第１パッド部ＰＡＤ１の各々で積層体ＳＴＲの第４電極ＥＬ４が最上層に位置し、第２パッド部ＰＡＤ２各々で積層体ＳＴＲの第１電極ＥＬ１が最上層に位置する。
実施形態によれば、第１パッド部ＰＡＤ１は水平方向に第１距離Ｄ１で離隔されて位置し、第１パッド部ＰＡＤ１各々で最下層の電極は最上層の電極の一側壁から水平方向に離隔されて位置する。そして、最上層の電極の一側壁と最下層電極の一側壁との間の第２距離Ｄ２は第１距離Ｄ１の約１／２より小さい。第２パッド部ＰＡＤ２もまたこれと同様である。
より詳細には、第１パッド部ＰＡＤ１の各々で最上層の第４電極ＥＬ４の一側壁と最下層の第１電極ＥＬ１の一側壁とは水平方向に第２距離Ｄ２で離隔されて位置する。また、第２及び第３電極ＥＬ２、ＥＬ３の一側壁は図２２に示すように、第１及び第４電極ＥＬ４の一側壁間で互いに離隔されて位置する。
これと異なり、図２３を参照すれば、第２電極ＥＬ２の一側壁は第１電極ＥＬ１の一側壁及び第３電極ＥＬ３の一側壁から水平方向に離隔され、第３電極ＥＬ３の一側壁は第４電極ＥＬ４の一側壁に整列される。さらに、第１パッド部ＰＡＤ１の各々で、第２及び第３電極ＥＬ３の一側壁の位置は図４乃至図７を参照して説明したように多様に変形することができる。
さらに、第１パッド部ＰＡＤ１の各々は第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４によって階段式構造の側壁プロフィールを有することができる。つまり、積層構造体ＳＴは第１パッド部ＰＡＤ１によって第１階段式構造の側壁プロフィールを有し、第１パッド部ＰＡＤ１の各々は第１乃至第４電極ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４によって第２階段式構造の側壁プロフィールを有する。ここで、第１階段式構造は９０°より小さい第１傾斜角（図３のθ１参照）を有し、第２階段式構造は第１傾斜角（図３のθ１参照）より大きくて、９０°より小さい第２傾斜角（図３のθ２参照）を有する。また、積層構造体ＳＴは第２連結領域ＣＮＲ２でも同様に第１及び第２階段式構造の側壁プロフィールを有する。
以下、図２４乃至図２８を参照して、本発明の実施形態による３次元半導体装置の積層構造体形成方法について説明する。
図２４乃至図２８は本発明の実施形態による３次元半導体装置の積層構造体形成方法を説明するための図面である。
図２４を参照すれば、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む基板１０の上に薄膜構造体が形成される。薄膜構造体は基板１０の上に垂直方向に積層された複数個の積層体ＳＴＲを含み、各積層体ＳＴＲは交互に積層された複数個の水平膜ＨＬ及び絶縁膜ＩＬＤを含む。一実施形態で、積層体ＳＴＲの各々は２つの水平膜ＨＬを含む。
実施形態によれば、薄膜構造体をパターニングすることによって、連結領域ＣＮＲで階段式形態を有する積層構造体ＳＴが形成される。即ち、積層構造体ＳＴを形成することは、薄膜構造体に対するエッチング工程を複数回遂行することを含む。
一実施形態によれば、積層構造体を形成することは、積層構造体ＳＴのパッド部を形成するためのパッドエッチング工程と、各パッド部で基板の上部面に対する側壁プロフィールの傾斜度を減少させるためのサブエッチング工程とが遂行される。そして、パッドエッチング工程とサブエッチング工程とは交互に反復的に遂行される。
詳細には、図２４を参照すれば、薄膜構造体の上にセルアレイ領域ＣＡＲ及び連結領域ＣＮＲの一部を覆うマスクパターンＭＰ１が形成され、マスクパターンＭＰ１をエッチングマスクとして利用して薄膜構造体に対するパッドエッチング工程が遂行される。ここで、パッドエッチング工程は複数個の水平膜ＨＬをエッチングする。一実施形態で、パッドエッチング工程の時、エッチング深さはパッド部の垂直ピッチに該当し、例えばパッドエッチング工程の時、エッチング深さは水平膜ＨＬの垂直ピッチの２倍である。
続いて、図２５を参照すれば、マスクパターンＭＰ１の一側壁を第１距離Ｄ１の１／２より小さい第２距離Ｄ２だけ水平方向に移動させることによってサブマスクパターンＭＰ２が形成される。サブ－マスクパターンＭＰ２をエッチングマスクとして利用して薄膜構造体に対するサブエッチング工程が遂行される。ここで、サブエッチング工程の時、エッチング深さは水平膜ＨＬの垂直ピッチと同一である。
サブエッチング工程の後、サブ－マスクパターンＭＰ２の一側壁を第１距離Ｄ１だけ水平方向に移動させることによってパッド部を形成するための縮小されたマスクパターンＭＰ１が形成される。そして、縮小されたマスクパターンＭＰ１を利用して薄膜構造体に対するパッドエッチング工程が反復される。
このように、パッドエッチング工程とサブエッチング工程とを反復的に遂行することによって、図２６に示すように、連結領域ＣＮＲに垂直方向及び水平方向に互いに異なる位置に配置されるパッド部を含む積層構造体ＳＴが形成される。このように形成された積層構造体ＳＴは、先に説明したように、パッド部によって第１傾斜角θ１を有する第１階段式構造と、各パッド部を構成する複数個の水平膜ＨＬによって第２傾斜角θ２を有する第２階段式構造とを有する。
一方、図２７及び図２８を参照すれば、本発明の実施形態による積層構造体ＳＴはパッドエッチング工程を複数回反復的に遂行することによって、第２階段式構造の側壁プロフィールを有するパッド部を形成することもできる。パッドエッチング工程の時、エッチング深さは水平膜ＨＬの垂直ピッチの２倍以上である。一実施形態によれば、薄膜構造体上のマスクパターンＭＰ１をエッチングマスクとして利用するパッドエッチング工程、及びマスクパターンＭＰ１の一側壁を水平方向に第１距離移動させてマスクパターンＭＰ１の面積を減少させる工程が交互に反復される。
詳細には、マスクパターンＭＰ１をエッチングマスクとして利用するパッドエッチング工程で、複数個の水平膜ＨＬがエッチングされる時、エッチングされる水平膜ＨＬの個数が増加することによって、各積層体の最下層に位置する水平膜ＨＬに対するエッチング選択性が低下され得る。したがって、水平膜ＨＬの側壁位置と下部に位置する水平膜ＨＬの側壁位置とが互いに異なるようになる。したがって、パッドエッチング工程によって露出された水平膜ＨＬの一側壁は水平方向に互いに離隔されて位置し、図２８に示すように、傾いた側壁プロフィールを有する。
図２９は本発明の実施形態による３次元半導体メモリ装置の概略的な配置構造を説明するための図面である。
図２９を参照すれば、半導体メモリ装置はセルアレイ領域ＣＡＲ及び周辺回路領域を含む。周辺回路領域はローデコーダ領域ＲＯＷ ＤＣＲ、ページバッファ領域ＰＢＲ、及びカラムデコーダ領域ＣＯＬ ＤＣＲを含む。これに加えて、セルアレイ領域ＣＡＲとローデコーダ領域ＲＯＷ ＤＣＲとの間に連結領域ＣＮＲが配置される。
セルアレイ領域ＣＡＲには３次元的に配列された複数個のメモリセルで構成されるメモリセルアレイが配置される。メモリセルアレイは複数のメモリメモリセル及びメモリセルと電気的に接続された複数個のワードライン及びビットラインを含む。
ローデコーダ領域ＲＯＷ ＤＣＲにはメモリセルアレイのワードラインを選択するローデコーダが配置される。連結領域ＣＮＲにはメモリセルアレイとローデコーダとを電気的に接続する配線構造体が配置される。ローデコーダはアドレス情報にしたがって、メモリセルアレイのメモリブロックの中で１つを選択し、選択されたメモリブロックのワードラインの中で１つを選択する。ローデコーダは制御回路（図示せず）の制御に応答して電圧発生回路（図示せず）から発生されたワードライン電圧を選択されたワードライン及び非選択のワードラインに各々提供する。
ページバッファ領域ＰＢＲにはメモリセルに格納された情報を読み出すためのページバッファが配置される。ページバッファは動作モードにしたがって、メモリセルに格納されるデータを臨時に格納するか、或いはメモリセルに格納されたデータを感知する。ページバッファはプログラム動作モードの時、書込みドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）回路として動作し、読出し動作モードの時、感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）回路として動作する。
カラムデコーダ領域ＣＯＬ ＤＣＲにはメモリセルアレイのビットラインと接続されるカラムデコーダが配置される。カラムデコーダはページバッファと外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供する。
図３０は本発明の実施形態による３次元半導体メモリ装置の平面図である。図３１は本発明の実施形態による３次元半導体メモリ装置の断面図であって、図３０のＩ－Ｉ’線に沿って切断した断面である。
図３０及び図３１を参照すれば、基板１０は第１及び第２連結領域ＣＮＲ１、ＣＮＲ２とこれらの間のセルアレイ領域ＣＡＲとを含む。基板１０はバルク（ｂｕｌｋ）シリコン基板、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウムオンインシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、シリコンゲルマニウム基板、又は選択的エピタキシァル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を使用して作製したエピタキシァル薄膜の基板である。基板１０は半導体物質からなり、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、又はこれらの混合物の中で少なくとも１つを含む。
積層構造体ＳＴが基板１０上で第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔されて配置される。積層構造体ＳＴの各々は基板１０の上に垂直方向に積層された電極ＥＬとこれらの間に介在された絶縁膜ＩＬＤとを含む。一実施形態によれば、積層構造体ＳＴは反復的に積層される第１及び第２電極ＥＬ１、ＥＬ２を含む。積層構造体ＳＴで絶縁膜ＩＬＤの厚さは半導体メモリ素子の特性にしたがって変更される。一実施形態として絶縁膜ＩＬＤは実質的に同一の厚さを有し、最下層の絶縁膜ＩＬＤの厚さは他の絶縁膜ＩＬＤより薄い。また、絶縁膜ＩＬＤの中で一部は他の絶縁膜ＩＬＤより厚く形成してもよい。
実施形態によれば、積層構造体ＳＴの各々は、第１連結領域ＣＮＲ１で第１パッド部ＰＡＤ１を含み、第２連結領域ＣＮＲ２で第２パッド部ＰＡＤ２を含む。実施形態で、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々は連続的に積層された電極ＥＬ１、ＥＬ２の端部で構成される。
第１パッド部ＰＡＤ１は第１連結領域ＣＮＲ１で、垂直方向及び水平方向に互いに離隔されて位置する。そして、第２パッド部ＰＡＤ２は第２連結領域ＣＮＲ２で、垂直方向及び水平方向に互いに離隔されて位置する。
互いに隣接する第１パッド部ＰＡＤ１の上面の終端は平面視で積層構造体ＳＴの長さ方向（即ち、第１方向Ｄ１）に第１距離で互いに離隔されて配置され、第１パッド部ＰＡＤ１の間の垂直ピッチは各第１パッド部ＰＡＤ１を構成する電極の個数にしたがって変更される。第２パッド部ＰＡＤ２もまた、第１パッド部ＰＡＤ１と同様である。
積層構造体ＳＴの第１パッド部ＰＡＤ１の各々で、最上層の電極は第１コンタクトプラグＰＬＧ１と接続し、第２パッド部ＰＡＤ２の各々で最上層の電極は第２コンタクトプラグＰＬＧ２と接続する。
実施形態によれば、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々で、最下層の電極は最上層の電極の一側壁から水平方向に離隔されて位置する。また、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々を構成する電極ＥＬの一側壁は互いに隣接する第１又は第２コンタクトプラグＰＬＧ１、ＰＬＧ２の間で水平方向に互いに離隔されて位置する。さらに、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々で、最上層の電極の一側壁と最下層電極の一側壁との間の水平距離は第１距離の約１／２より小さい。
実施形態によれば、複数個の垂直構造体ＶＳがセルアレイ領域ＣＡＲで積層構造体ＳＴを貫通して基板１０と電気的に接続される。垂直構造体ＶＳは半導体物質又は導電性物質を含む。垂直構造体ＶＳは平面視で一方向に配列される。これと異なり、垂直構造体ＶＳは平面視で一方向にジグザグ形態に配列されてもよい。一実施形態として、垂直構造体ＶＳは半導体物質を含む。垂直構造体ＶＳの底面は基板１０の上部面と下部面との間に位置する。垂直構造体ＶＳの上端にはビットラインコンタクトプラグＢＰＬＧと接続されるコンタクトパッドが位置する。
実施形態によれば、データ格納膜ＤＳが積層構造体ＳＴと垂直構造体ＶＳとの間に配置される。データ格納膜ＤＳは積層構造体ＳＴを貫通する垂直絶縁パターンと、電極ＥＬと垂直絶縁パターンとの間で電極ＥＬの上部面及び下部面に延長される水平パターンとを含む。
実施形態によれば、３次元半導体装置はＮＡＮＤフラッシュメモリ装置である。例えば、積層構造体ＳＴと垂直構造体ＶＳとの間に介在されるデータ格納膜ＤＳはトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含むことができる。このようなデータ格納膜ＤＳに格納されるデータは半導体物質を含む垂直構造体ＶＳと積層構造体ＳＴの電極ＥＬとの間の電圧差によって誘発されるファウラーノルドハイムトンネリングを利用して変更される。
共通ソース領域ＣＳＲは各々互いに隣接する積層構造体ＳＴの間で基板１０内に配置される。共通ソース領域ＣＳＲは積層構造体ＳＴと並行して第１方向Ｄ１に延長される。共通ソース領域ＣＳＲは基板１０内に第２導電形の不純物をドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ形の不純物（例えば、砒素（Ａｓ）又はりん（Ｐ））を含む。
共通ソースプラグＣＳＰが共通ソース領域ＣＳＲに接続され、共通ソースプラグＣＳＰと積層構造体ＳＴとの間に側壁絶縁スペーサーＳＰが介在される。一実施形態として、共通ソースプラグＣＳＰは実質的に均一な上部幅を有し、第１方向Ｄ１に延長される。
上部埋め込み絶縁膜１２０が基板１０の全面上に配置されて複数の積層構造体ＳＴを覆う。上部埋め込み絶縁膜１２０は平坦化された上部面を有し、セルアレイ領域ＣＡＲで第１及び第２連結領域ＣＮＲ１、ＣＮＲ２に向かうほど、増加する厚さを有する。即ち、上部埋め込み絶縁膜１２０は第１連結領域ＣＮＲ１で積層構造体ＳＴの第１パッド部ＰＡＤ１を覆い、第２連結領域ＣＮＲ２で積層構造体ＳＴの第２パッド部ＰＡＤ２を覆う。
実施形態で、積層構造体ＳＴは、先に説明したように、第１パッド部ＰＡＤ１によって第１傾斜角θ１を有する第１階段式構造の側壁プロフィールを有し、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２の各々は垂直方向に隣接する電極によって第１傾斜角θ１より大きくて９０°より小さい第２傾斜角θ２を有する第２階段式構造の側壁プロフィールを有する。したがって、第１及び第２パッド部ＰＡＤ１、ＰＡＤ２を構成する電極の数が増加しても、埋め込み絶縁膜１２０が隣接する第１パッド部の間又は第２パッド部の間の段差領域を満たすことが容易である。
埋め込み絶縁膜１２０の上にキャッピング絶縁膜１２５が配置され、キャッピング絶縁膜１２５の上に積層構造体ＳＴを横切って第２方向Ｄ２に延長されるビットラインＢＬが配置される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧを通じて垂直構造体ＶＳと電気的に接続される。また、キャッピング絶縁膜１２５の上に第１コンタクトプラグＰＬＧ１に各々接続される第１導電ラインＣＬ１及び第２コンタクトプラグＰＬＧ２に各々接続される第２導電ラインＣＬ２が配置される。
図３２は本発明の実施形態による３次元半導体メモリ装置の概略ブロック図である。
図３２を参照すれば、実施形態による３次元半導体メモリ装置は周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳを含み、周辺ロジック構造体ＰＳの上にセルアレイ構造体ＣＳが積層される。即ち、周辺ロジック構造体ＰＳとセルアレイ構造体ＣＳとが平面視で、オーバーラップされる。
実施形態で、周辺ロジック構造体ＰＳはロー及びカラムデコーダ、ページバッファ、及び制御回路を含む。セルアレイ構造体ＣＳはデータ消去単位である複数個のメモリブロックＢＬＫ０～ＢＬＫｎを含む。メモリブロックＢＬＫ１～ＢＬＫｎは第１及び第２方向Ｄ１、Ｄ２に沿って延長された平面上に、第３方向Ｄ３に沿って積層された構造物を含む。メモリブロックＢＬＫ１～ＢＬＫｎの各々は３次元構造（又は垂直構造）を有するメモリセルアレイを含む。メモリセルアレイは３次元的に配列された複数のメモリセル、メモリセルと電気的に接続された複数個のワードライン及びビットラインを含む。
図３３は図３２を参照して説明した本発明の実施形態による３次元半導体メモリ装置の断面図である。説明を簡易にするために、先に説明した３次元半導体メモリ装置の製造方法と同一の技術的特徴に対する説明は省略する。
図３３を参照すれば、半導体基板１０の上に周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳが順に積層される。つまり、周辺ロジック構造体ＰＳは、垂直方向で、半導体基板１０とセルアレイ構造体ＣＳとの間に配置される。即ち、周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳが平面視で、オーバーラップされる。
半導体基板１０はバルク（ｂｕｌｋ）シリコン基板、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウムオンインシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、シリコンゲルマニウム基板、又は選択的エピタキシァル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を使用して作製したエピタキシァル薄膜の基板１０である。
周辺ロジック構造体ＰＳは、ロー及びカラムデコーダ、ページバッファ、及び制御回路を含む。即ち、周辺ロジック構造体ＰＳはセルアレイ構造体ＣＳと電気的に接続されるＮＭＯＳ及びＰＭＯＳトランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）を含む。このような周辺回路は半導体基板１０の全面上に形成される。また、半導体基板１０はｎ形不純物がドーピングされたｎウェル領域ＮＷとｐ形不純物がドーピングされたｐウェル領域ＰＷとを含む。ｎウェル領域ＮＷとｐウェル領域ＰＷとには素子分離膜１１によって活性領域ＡＣＴが定義される。
周辺ロジック構造体ＰＳは周辺ゲート電極ＰＧ、周辺ゲート電極ＰＧの両側のソース及びドレーン不純物領域、周辺回路プラグＣＰ、周辺回路配線ＩＣＬ、及び周辺回路を覆う下部埋め込み絶縁膜９０を含む。より詳細には、ｎウェル領域ＮＷの上にＰＭＯＳトランジスタが形成され、ｐウェル領域ＰＷの上にＮＭＯＳトランジスタが形成される。周辺回路配線ＩＣＬは周辺回路プラグＣＰを通じて周辺回路と電気的に接続される。例えば、ＮＭＯＳ及びＰＭＯＳトランジスタには周辺回路プラグＣＰ及び周辺回路配線ＩＣＬが接続される。
下部埋め込み絶縁膜９０は周辺回路、周辺回路プラグＣＰ、及び周辺回路配線ＩＣＬを覆う。下部埋め込み絶縁膜９０は多層に積層された絶縁膜を含む。
セルアレイ構造体ＣＳは下部埋め込み絶縁膜９０の上に配置され、水平半導体層１００、積層構造体ＳＴ、及び垂直構造体ＶＳを含む。
水平半導体層１００は周辺回路を覆う下部埋め込み絶縁膜９０の上部面に形成される。即ち、水平半導体層１００の下部面は下部埋め込み絶縁膜９０と接触する。水平半導体層１００は図１を参照して説明したように、セルアレイ領域ＣＡＲ及びセルアレイ領域ＣＡＲに隣接して配置された連結領域ＣＮＲを含む。
水平半導体層１００は半導体物質からなり、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、又はこれらの混合物の中で少なくとも１つを含む。また、水平半導体層１００は第１導電形の不純物がドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。また、水平半導体層１００は単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中で選択された少なくともいずれか１つを含む結晶構造を有する。
積層構造体ＳＴは、図３０を参照して説明したように、水平半導体層１００上で第１方向Ｄ１に並行して延長され、第２方向Ｄ２に互いに離隔されて配列される。積層構造体ＳＴの各々は水平半導体層１００の上に垂直方向に積層された電極ＥＬとこれらの間に介在された絶縁膜ＩＬＤとを含む。
積層構造体ＳＴは電極ＥＬと周辺ロジック構造体ＰＳとの間の電気的接続のために、先に説明したように、連結領域ＣＮＲで階段式構造を有する。即ち、積層構造体ＳＴの各々は連結領域ＣＮＲで垂直方向及び水平方向に互いに異なる位置に位置するパッド部を含み、パッド部の各々は連続的に積層された複数個の電極の端部で構成される。
階段式構造を有する電極ＥＬの端部を覆う上部埋め込み絶縁膜１２０が水平半導体層１００の上に配置される。また、キャッピング絶縁膜１２５が複数の積層構造体ＳＴ及び上部埋め込み絶縁膜１２０を覆う。さらに、キャッピング絶縁膜１２５の上に積層構造体ＳＴを横切って第２方向Ｄ２に延長されるビットラインＢＬが配置される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧを通じて垂直構造体ＶＳと電気的に接続される。
垂直構造体ＶＳは積層構造体ＳＴの各々を貫通して水平半導体層１００と電気的に接続される。垂直構造体ＶＳは水平半導体層１００と電気的に接続される半導体パターンを含む。
データ格納膜ＤＳが積層構造体ＳＴと垂直構造体ＶＳとの間に配置される。
共通ソース領域は各々互いに隣接する積層構造体ＳＴの間で水平半導体層１００内に配置される。共通ソース領域は積層構造体ＳＴと並行して第１方向Ｄ１に延長される。共通ソース領域は水平半導体層１００内に水平半導体層１００の導電形と反対の導電形を有する不純物をドーピングして形成される。
共通ソースプラグが共通ソース領域に接続される。共通ソースプラグと積層構造体ＳＴとの間に側壁絶縁スペーサーが介在される。一実施形態として、共通ソースプラグは第１方向Ｄ１に延長され、側壁絶縁スペーサーは積層構造体ＳＴと共通ソースプラグとの間で第１方向Ｄ１に延長される。他の実施形態として、側壁絶縁スペーサーは互いに隣接する積層構造体ＳＴの間を満たし、共通ソースプラグが側壁絶縁スペーサーを貫通して共通ソース領域と局所的に接続される。
階段式構造を有する積層構造体ＳＴの終端にセルアレイ構造体ＣＳと周辺ロジック構造体ＰＳとを電気的に接続するための配線構造体が配置される。積層構造体ＳＴの終端を覆う上部埋め込み絶縁膜１２０が水平半導体層１００の上に配置され、配線構造体は上部埋め込み絶縁膜１２０を貫通して電極ＥＬの終端にコンタクトプラグＰＬＧと、上部埋め込み絶縁膜１２０の上でコンタクトプラグＰＬＧに接続される導電ラインＣＬを含む。コンタクトプラグＰＬＧの垂直方向長さはセルアレイ領域ＣＡＲに近接するほど、減少される。
これに加えて、ピックアップコンタクトプラグＰＰＬＧが上部埋め込み絶縁膜１２０を貫通して水平半導体層１００内のピックアップ領域（図示せず）に接続される。ピックアップ領域は水平半導体層１００と同一の導電形の不純物を含む。ここで、ピックアップ領域の不純物濃度は水平半導体層１００内の不純物濃度より高い。
ピックアップコンタクトプラグＰＰＬＧの上部面はコンタクトプラグＰＬＧの上部面と実質的に共面をなす。ピックアップコンタクトプラグＰＰＬＧはウェル導電ラインＰＣＬ及び連結プラグＣＰＬＧを通じて周辺ロジック構造体ＰＳと接続される。
連結プラグＣＰＬＧはセルアレイ構造体ＣＳと周辺ロジック構造体ＰＳを電気的に接続させる。連結プラグＣＰＬＧは上部埋め込み絶縁膜１２０及び水平半導体層１００を貫通して周辺ロジック構造体ＰＳの周辺回路配線ＩＣＬに接続される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態で実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
１０ 基板
９０、１１０、１２０ （下部、上部）埋め込み絶縁膜
ＣＡＲ セルアレイ領域
ＣＬ 導電ライン
ＣＮＲ 連結領域
ＥＬ１ （下部、第１）電極
ＥＬ２ （上部、第２）電極
ＩＬＤ 絶縁膜
ＰＡＤ パッド部
ＰＬＧ コンタクトプラグ
ＳＲ 段差領域
ＳＴ 積層構造体
ＳＴＲ 積層体

Claims (16)

  1. セルアレイ領域及び連結領域を含む基板と、
    前記セルアレイ領域で前記連結領域に延長され、第１積層体及び前記第１積層体上の第２積層体を含む積層構造体と、を有し、
    前記第１及び第２積層体の各々は、第１電極及び前記第１電極上の第２電極を含み、前記連結領域で、前記第１積層体の前記第２電極の一側壁と前記第２積層体の前記第２電極の一側壁とは、水平方向に第１距離で互いに離隔され、
    前記第１及び第２積層体の各々で、前記第２電極の一側壁と前記第１電極の一側壁とは、水平方向に０よりも大きく前記第１距離の１／２よりも小さい第２距離で離隔され、
    前記第２積層体の前記第１電極の前記一側壁は、前記第１積層体の前記第２電極の前記一側壁とは、水平方向に第３距離で離間され、
    前記第２積層体の前記第２距離は、前記第３距離よりも小さく、
    前記第１及び第２積層体の前記第２電極に各々接続されるコンタクトプラグをさらに含み、
    前記コンタクトプラグの各々は、前記第２距離よりも大きい幅を有することを特徴とする３次元半導体装置。
  2. 前記第１及び第２電極の一側壁は、互いに隣接する前記コンタクトプラグの間に位置することを特徴とする請求項１に記載の３次元半導体装置。
  3. 前記第１及び第２積層体の各々は、前記第１電極と前記第２電極との間に介在された第３電極をさらに含み、
    前記第３電極の一側壁は、前記第１及び第２電極の一側壁と水平方向に離隔されることを特徴とする請求項１に記載の３次元半導体装置。
  4. 前記第１及び第２積層体の各々は、前記第１電極と前記第２電極との間に介在された第３電極をさらに含み、
    前記第３電極の一側壁は、前記第１電極の一側壁又は前記第２電極の一側壁に垂直に整列されることを特徴とする請求項１に記載の３次元半導体装置。
  5. 前記第１及び第２積層体の各々で、前記第１及び第２電極の一側壁は、各々の上部面に対して傾いていることを特徴とする請求項１に記載の３次元半導体装置。
  6. 前記第１及び第２積層体の各々は、前記連結領域に配置されるパッド部を含み、前記第１及び第２積層体の前記パッド部は、垂直方向及び水平方向に互いに異なる位置に配置され、
    前記積層構造体は、前記第１及び第２積層体の前記パッド部によって定義される第１階段式構造の側壁プロフィールを有し、
    前記第１及び第２積層体の各々の前記パッド部は、前記第１及び第２電極によって定義される第２階段式構造の側壁プロフィールを有し、
    前記第１階段式構造は、前記基板の上部面に対して９０°よりも小さい第１傾斜角を有し、前記第２階段式構造は、前記基板の上部面に対して前記第１傾斜角よりも大きくて９０°よりも小さい第２傾斜角を有することを特徴とする請求項１に記載の３次元半導体装置。
  7. 前記セルアレイ領域で前記積層構造体を貫通する複数個の垂直構造体と、
    前記積層構造体と前記垂直構造体との間に介在されたデータ格納膜と、をさらに有することを特徴とする請求項１に記載の３次元半導体装置。
  8. セルアレイ領域及び連結領域を含む基板と、
    前記連結領域でパッド部を具備し、前記基板の上に垂直方向に積層された複数個の積層体と、
    前記複数個の積層体の前記パッド部にそれぞれ接続されたコンタクトプラグと、を有し、
    前記複数個の積層体の各々は、垂直方向に積層された複数個の電極を含み、
    前記複数個の積層体の前記パッド部の上面の終端は、水平方向に第１距離で互いに離隔され、
    前記複数個の積層体の前記パッド部の中の少なくとも１つで、前記複数個の電極の最上層電極の一側壁は、前記複数個の電極の最下層電極の一側壁から水平方向に第２距離で離隔され、
    前記第２距離は、前記第１距離の１／２よりも小さく、
    前記コンタクトプラグの各々は、前記第２距離よりも大きい幅を有し、
    前記複数個の電極は、第１電極および前記第１電極に垂直に隣接する第２電極を含み、
    前記第１および第２電極の第１側壁は、前記コンタクトプラグの隣接するものの間で互いに横方向に離隔されていることを特徴とする３次元半導体装置。
  9. 前記パッド部の各々で前記複数個の電極の一側壁は、互いに隣接する前記コンタクトプラグの間に位置することを特徴とする請求項８に記載の３次元半導体装置。
  10. 前記パッド部の中の他のいずれか１つで、最下層電極の一側壁は、最上層電極の一側壁に垂直に整列されていることを特徴とする請求項８に記載の３次元半導体装置。
  11. 前記パッド部の中の少なくともいずれか１つは、順に積層された第１電極、第２電極、及び第３電極を含み、
    前記第１電極の一側壁は、前記第３電極の一側壁から前記第２距離で水平方向に離隔され、
    前記第２電極の一側壁は、前記第１電極の一側壁及び前記第３電極の一側壁から水平方向に離隔されることを特徴とする請求項８に記載の３次元半導体装置。
  12. 前記パッド部の中の少なくともいずれか１つは、順に積層された第１電極、第２電極、及び第３電極を含み、
    前記第１電極の一側壁は、前記第３電極の一側壁から前記第２距離で水平方向に離隔され、
    前記第２電極の一側壁は、前記第１電極の一側壁又は前記第３電極の一側壁に垂直に整列されることを特徴とする請求項８に記載の３次元半導体装置。
  13. 前記パッド部は、ｎ個（ｎは自然数）の電極を含む第１パッド部及び前記ｎ個より小さいｍ個（ｍは自然数）の電極を含む第２パッド部を含み、
    前記第１又は第２パッド部で、最上層電極の一側壁は、最下層電極の一側壁から水平方向に前記第２距離で離隔されて位置することを特徴とする請求項８に記載の３次元半導体装置。
  14. セルアレイ領域及び連結領域を含む基板と、
    前記基板上で一方向に延長され、前記基板の上に絶縁膜を介在して交互に垂直方向に積層された複数の第１電極及び第２電極を含む積層構造体と、を有し、
    前記第１電極の各々は、前記連結領域で前記第１電極の上部に位置する前記第２電極によって露出される第１端部を有し、前記第２電極の各々は、前記連結領域で、前記第２電極の上部に位置する前記第１電極によって露出される第２端部を有し、
    前記第１電極の第１端部は、前記一方向で第１幅を有し、前記第２電極の第２端部は、前記一方向で第２幅を有し、前記第１幅は、前記第２幅の１／２よりも小さく、
    前記第２電極の各々の前記第２端部に接続されるコンタクトプラグをさらに含み、
    前記コンタクトプラグの各々は、前記第１幅よりも大きく且つ前記第２幅よりも小さい幅を有することを特徴とする３次元半導体装置。
  15. 前記第２電極の第２端部に各々接続されるコンタクトプラグをさらに有することを特徴とする請求項１４に記載の３次元半導体装置。
  16. 前記コンタクトプラグは、前記第１幅より大きくて前記第２幅より小さい幅を有することを特徴とする請求項１５に記載の３次元半導体装置。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102536261B1 (ko) 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR20180072915A (ko) * 2016-12-21 2018-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR102397903B1 (ko) * 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
CN107579069B (zh) * 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种三维闪存及其制作方法
KR102374697B1 (ko) * 2017-09-07 2022-03-15 삼성전자주식회사 반도체 소자의 제조방법
US11004726B2 (en) * 2017-10-30 2021-05-11 Macronix International Co., Ltd. Stairstep structures in multilevel circuitry, and method for forming the same
JP2019169489A (ja) 2018-03-21 2019-10-03 東芝メモリ株式会社 記憶装置及びその製造方法
KR102633073B1 (ko) * 2018-04-24 2024-02-06 삼성전자주식회사 반도체 메모리 소자
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109155317B (zh) * 2018-05-18 2019-11-26 长江存储科技有限责任公司 三维存储器件中的阶梯形成
JP2020043163A (ja) 2018-09-07 2020-03-19 キオクシア株式会社 半導体装置
US11211390B2 (en) 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
JP7132142B2 (ja) 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
US11532580B2 (en) * 2019-08-29 2022-12-20 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure, semiconductor structure including interconnect structure and method for forming the same
US11557655B2 (en) * 2019-10-11 2023-01-17 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
JP2022535022A (ja) 2019-11-05 2022-08-04 長江存儲科技有限責任公司 ３次元メモリデバイスにおいて階段を形成するための方法および構造
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210058562A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
CN111108600B (zh) 2019-12-24 2022-07-08 长江存储科技有限责任公司 三维存储器件及其形成方法
WO2021127980A1 (en) 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
CN111211126B (zh) * 2020-01-13 2023-12-12 长江存储科技有限责任公司 三维存储器及其形成方法
KR20210107390A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직 펜스 구조물들을 갖는 반도체 소자
KR20220019181A (ko) * 2020-08-07 2022-02-16 삼성전자주식회사 반도체 메모리 소자
CN112236858B (zh) 2020-09-02 2024-04-05 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
US11856786B2 (en) * 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including three-dimensional memory device
KR20230086022A (ko) * 2021-12-07 2023-06-15 삼성전자주식회사 반도체 메모리 장치
CN114678366A (zh) * 2022-03-24 2022-06-28 福建省晋华集成电路有限公司 三维存储器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119478A (ja) 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014042029A (ja) 2012-08-22 2014-03-06 Samsung Electronics Co Ltd ３次元半導体装置
JP2014135492A (ja) 2013-01-11 2014-07-24 Samsung Electronics Co Ltd ３次元半導体装置とその動作方法及び半導体装置
JP2014138188A (ja) 2013-01-17 2014-07-28 Samsung Electronics Co Ltd 垂直型半導体素子のパッド構造物及び配線構造物
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2925973B2 (ja) 1995-01-25 1999-07-28 日本メタルガスケット株式会社 金属ガスケット
KR101065140B1 (ko) * 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101048721B1 (ko) 2009-06-22 2011-07-14 한국해양연구원 루코스포리디움 속 미생물의 결빙방지 단백질 유전자, 그를 포함하는 재조합 벡터 및 그 유전자로 암호화된 단백질
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101597686B1 (ko) * 2009-11-03 2016-02-25 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP2012094694A (ja) 2010-10-27 2012-05-17 Toshiba Corp 不揮発性半導体記憶装置
KR20120047325A (ko) * 2010-11-01 2012-05-11 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR20120075037A (ko) 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
KR101778286B1 (ko) * 2011-01-03 2017-09-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법
JP2012174892A (ja) * 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
JP5351201B2 (ja) * 2011-03-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5683359B2 (ja) 2011-03-31 2015-03-11 三菱重工業株式会社 排熱回収発電装置
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP5550604B2 (ja) * 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
US8529776B2 (en) 2011-07-25 2013-09-10 Applied Materials, Inc. High lateral to vertical ratio etch process for device manufacturing
KR101843580B1 (ko) * 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013058683A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US8609536B1 (en) 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
KR101965602B1 (ko) * 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR102024723B1 (ko) * 2013-01-02 2019-09-24 삼성전자주식회사 3차원 반도체 장치
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
KR102160570B1 (ko) 2013-10-02 2020-09-28 삼성전자 주식회사 반도체 장치의 제조 방법
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR102171221B1 (ko) * 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9515125B2 (en) * 2015-04-24 2016-12-06 Sony Corporation Socket structure for three-dimensional memory
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
US9589981B2 (en) * 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119478A (ja) 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014042029A (ja) 2012-08-22 2014-03-06 Samsung Electronics Co Ltd ３次元半導体装置
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