이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
<어레이 구조에 관한 실시예>
본 발명에 의한 낸드 플래시 메모리 어레이의 구조는 기본적으로, 도 14 및 도 15와 같이, 기판(100) 상에 수평 및 수직으로 일정거리 이격되며 하나 이상의 반도체층(220b)(240b)이 적층되어 형성된 복수개의 비트라인들(BLm; BLm1, BLm2)과; 상기 각 비트라인과 수직되게 전하저장층(424)을 포함하는 절연막층(420)을 사이에 두고 상기 하나 이상의 반도체층(220b)(240b)을 감싸며 수평으로 일정거리 이격되어 형성된 복수개의 워드라인들(500; WLn-1, WLn, WLn+1)과; 상기 워드라인들 사이를 채우는 층간절연막(600)을 포함하여 구성된 것을 특징으로 한다.
상기와 같이, 비트라인이 기판(100)으로부터 떨어져 수직하게 일정거리 이격되며 하나 이상 적층(즉, 수직으로 2개 이상의 비트라인을 형성)됨으로써, 얼마든지 고집적이 가능하고, 하나의 워드라인 드라이버로 여러 층의 비트라인을 동시에 구동하기 때문에 워드라인 구동 드라이버의 면적을 획기적으로 감소시킬 수 있는 장점이 있다.
상기 복수개의 비트라인들(BLm; BLm1, BLm2)을 구성하는 각 반도체층(220b)(240b)에는 상기 각 워드라인(500; WLn-1, WLn, WLn+1)과 교차되는 위치에 메모리 셀들이 형성되고, 이들은 각 비트라인을 따라 직렬 연결되게 된다.
상기 메모리셀의 소스/드레인은, 도 14와 같이, 워드라인(500)을 사이에 두고 양측으로 별도로 주입된 불순물 도핑층(224, 226)으로 형성할 수도 있으나, 워드라인(500) 사이 간격을 50nm 이하로 줄임으로써 Vpass 전압 인가시 이웃 워드라인의 프린징 필드(fringing field)로 전기적으로 형성할 수도 있다.
그리고, 상기 절연막층(420)을 사이에 두고 상기 각 워드라인(500)이 지나는 상기 각 반도체층(220b)(240b)의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고, 상기 각 워드라인(500)은, 도 14와 같이, 상기 각 반도체층(220b)(240b)의 외주면을 감싸며 지나가도록 하여 메모리 셀이 게이트 올 어라운드(Gate All Around: GAA) 구조를 갖도록 하는 것이 바람직하다.
상기와 같이, 메모리 셀이 게이트 올 어라운드(Gate All Around: GAA) 구조를 갖도록 함으로써, 워드라인(500)의 각 셀의 채널에 대한 지배력을 높여 프로그램 속도를 향상시킬 수 있고, 셀프-부스팅(self-boosting) 효과에 의한 이웃 셀의 프로그램 간섭(program disturbance) 문제를 해결할 수 있는 장점이 있다.
특히, 도 14와 같이, 상기 각 반도체층(220b)(240b)의 단면을 원형으로 할 경우, 셀의 전하저장층(424)을 포함하는 절연막층(420)은 곡률반경을 달리하며 형성하게 된다. 즉, 도 10과 같은 구조에서 드러난 각 반도체층(220b)(240b)에, 도 11과 같이, 터널링산화막(422)/전하저장층(424)/블로킹산화막(426) 순으로 절연막 층(420)을 형성하여, 워드라인(500)과 접하는 블로킹산화막(426) 외측면의 곡률반경이 터널링산화막(422) 내측면의 곡률반경 보다 상대적으로 크게함으로써, 셀의 이레이즈 동작시 블로킹산화막(426)을 통한 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 획기적으로 개선할 수 있는 장점이 있다.
여기서, 상기 전하저장층(424)은 질화물(nitride)과 같은 전하트랩물질로 형성하여, 메모리 셀을 SONOS 구조나 TANOS 구조가 되도록 할 수도 있으나, 도 10과 같이, 칸막이(712, 722)로 분리된 상태에서 절연막층(420)을 형성하므로, 상기 전하저장층(424)을 도전성 물질층(예컨대, 금속)으로 형성하여 메모리 셀이 플로팅 게이트 구조를 갖는 것으로 형성할 수도 있다.
그리고, 수직으로 하나 이상 적층된 비트라인들은 별개의 독립적 구동 드라이버로 구동할 수 있으나, 도 15와 같이, 하나의 구동 드라이버로 구동할 수 있도록 함이 바람직한데, 이럴경우 복수개의 워드라인들 일측에 절연막층(420)을 사이에 두고 하나 이상의 반도체층(220b)(240b)을 감싸며 수평으로 일정거리 이격되면서 수직으로 적층된 반도체층 갯수 만큼 비트선택라인들(BSL1, BSL2)을 더 형성하여, 각 적층된 동일층의 비트라인(BLm1((BLm2)만 온/오프시킬 수 있도록 함이 바람직하다.
상기와 같이, 각 적층된 동일층의 비트라인(예컨대, BLm1)만 온/오프시키기 위해서는, 도 14 및 도 15와 같이, 각 비트선택라인(예컨대, BSL1)이 감싸는 수직으로 적층된 반도체층들(220b, 240b) 중에서 하나의 동일층에 있는 반도체층들(예컨대, 220b와 수평으로 나란한 반도체층들)을 제외한 나머지 반도체층들(예컨대, 240b와 수평으로 나란한 반도체층들)은 감싸지는 부위에 불순물 도핑층(242b)이 형성되도록 하여, 각 비트선택라인(예컨대, BSL1)으로 온/오프시키고자 하는 비트라인(예컨대, BLm1)이 포함된 층을 제외한 나머지 반도체층들은 불순물 도핑으로 단락(short)시키는 것이 바람직하다.
이때, 상기 단락(short)용 불순물 도핑층(222b, 242b)뿐만 아니라 상기 소스/드레인용 불순물 도핑층(224, 226)은, 도 14와 같이, 각 반도체층의 중앙까지 도핑되지 않도록 하여, 하나의 공통된 바디영역을 갖도록 함이 바람직하다.
이렇게 함으로써, 도 15와 같이, 상기 공통된 바디영역을 통하여 각 반도체층의 바디컨택(BC)이 가능하여, 이레이즈 동작시 블록 단위의 일괄 지우기가 가능하게 된다.
물론, 상기 복수개의 워드라인들 타측에는, 도 14 및 도 15와 같이, 절연막층(420)을 사이에 두고 하나 이상의 반도체층(220b, 240b)을 감싸며 소스선택라인(SSL)이 더 형성되도록 함으로써, 이를 통해 비트라인들이 공통소스라인(CSL)과 전기적 접속을 제어하게 된다.
<어레이의 제조방법에 관한 실시예 1>
다음, 상기 어레이 구조를 갖는 낸드 플래시 메모리 어레이의 제조방법에 관하여, 우선 공통적으로 요구되는 비트라인들과 워드라인들을 형성하는 방법에 대하여, 첨부된 도 4 내지 도 14를 참조하며 설명하면 하기와 같다.
우선, 도 4와 같이, 소정의 기판(100) 상에 "적층매개층(210)->반도체 층(220)"을 n번 반복 형성시킨 후(도 4에서는 도면 작성 편의상 2번 반복 형성시킴), n번째 반도체층(도 4에서 2번째 반도체층: 240) 상부에 n+1번째 적층매개층(도 4에서 3번째 적층매개층: 250)을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층(250) 상부에 제 1 식각 마스크(330)를 형성한다(제 1 단계).
여기서, 상기 적층매개층(210, 230, 250) 및 상기 반도체층(220, 240)의 적층은 단결정 성장을 위한 에피텍시(epitaxy)법에 의함이 바람직하다.
또한, 상기 적층매개층(210, 230, 250)은 상기 반도체층(220, 240)을 상기 기판(100)으로부터 떨어뜨려 수직으로 일정거리 이격시키며 적층하기 위한 것이고, 차후에 식각시켜 없앤 다음 층간절연막(600)으로 채워 각 반도체층을 전기적으로 분리시키기기 위하여 사용되는 것이다.
따라서, 상기 적층매개층(210, 230, 250)은 상기 반도체층(220, 240)의 물질과 격자구조가 비슷하여 에피텍시(epitaxy)에 의한 적층이 용이하고, 상기 반도체층(220, 240)의 물질과 식각 선택비가 큰 것이면, 어느 것이나 가능하다. 예를들어, 상기 기판(100) 및 상기 반도체층(220, 240)의 물질이 실리콘(Si)이면, 상기 적층매개층(210, 230, 250)의 물질은 실리콘게르마늄(SiGe)인 것이 바람직하다.
그리고, 상기 제 1 식각 마스크(330)의 물질은 상기 적층매개층(210, 230, 250) 및 상기 반도체층(220, 240)과 식각 선택비가 큰 물질이면 어느 것이든 족하나, 상기 적층매개층(210, 230, 250)의 물질이 실리콘게르마늄(SiGe)이고, 상기 반도체층(220, 240)의 물질이 실리콘(Si)일 경우, 질화물(nitride)이 바람직하다.
상기 "적층매개층(210)->반도체층(220)"을 n번 반복시 n=1일 경우 기판(100) 으로 일정거리 이격된 상태에서 단층으로 비트라인들이 배열된 어레이를 제조할 수 있고, n이 2 이상일 경우 수직으로 복수개 적층된 비트라인들을 갖는 어레이를 얻을 수 있다.
다음, 도 5와 같이, 상기 제 1 식각 마스크(330)를 이용하여 상기 n+1번째 적층매개층(250)부터 상기 n번 적층된 "반도체층/적층매개층"을 순차 식각하여 기둥 형상의 적층 구조(200a)를 갖는 비트라인들을 형성한다(제 2 단계).
여기서, 상기 기둥 형상의 적층 구조(200a) 형성시 상기 1번째 적층매개층(210)은 식각 공정여유를 줄 수 있다. 즉, 식각시 상기 1번째 적층매개층(210)이 도과되지 않도록 공정조건을 잡을 수 있는 여유가 있다.
이어, 도 6과 같이, 상기 기판 전면에 홈충전물질(700)을 증착한 후 상기 제 1 식각 마스크(330)가 드러나도록 평탄화시킨 다음, 도 7과 같이, 제 2 식각 마스크(340)를 형성한다(제 3 단계).
여기서, 상기 홈충전물질(700)은 적층매개층(210a, 230a, 250a) 물질과 식각률(식각 선택비)이 동일하거나 비슷한 물질이 바람직하고, 상기 기판(100) 및 반도체층(220a, 240a) 물질이 실리콘(Si)일 경우 상기 적층매개층(210a, 230a, 250a) 및 상기 홈충전물질(700)은 모두 실리콘게르마늄(SiGe)인 것이 보다 바람직하다.
상기 평탄화 공정은 상기 제 1 식각 마스크(330)를 질화물로 형성하였을 경우 상기 제 1 식각 마스크(330)를 식각 스톱퍼(stopper)로 사용하여 공지의 CMP 공정을 이용하는 것이 바람직하다.
상기 제 2 식각 마스크(340) 형성은 마스크의 폭(A)이 마스크 사이 간격(B) 보다 더 크게 되도록 하거나, 경사 식각(slope etch)을 이용하여 마스크의 하부 폭이 상부 폭보다 더 크게 되도록 하는 것이 바람직하다.
특히, 후자의 경우는 동일한 사진 식각에 의한 분해능으로 마스크 사이의 간격을 형성시켜도, 실제 제 2 식각 마스크(340) 사이의 간격은 더 좁게 얻을 수 있는 장점이 있다.
이는 상기 제 2 식각 마스크(340) 사이의 간격(B)은 상기 홈충전물질(700)을 식각할 수 있는 틈만 주면되고, 차후 상기 홈충전물질(700)로 형성된 칸막이(710, 720)가 더 식각되면서 칸막이(710, 720) 사이의 폭은 줄어들고 간격은 커지는 점을 고려한 것이다.
이어, 도 8과 같이, 상기 제 2 식각 마스크(340)를 이용하여 상기 제 2 식각 마스크 사이에 드러난 상기 홈충전물질(700)을 식각하여 홈(715)을 사이에 두며 칸막이(710, 720)를 형성하고, 상기 칸막이 양측으로 상기 제 2 단계의 적층 구조(200a, 330) 일부가 드러나게 한 다음(돌출된 210a, 220a, 230a, 240a, 250a 참조), 상기 제 2 식각 마스크(340)를 제거한다(제 4 단계).
이때, 상기 칸막이(710, 720) 형성 공정은 상기 제 2 식각 마스크(340) 사이로 드러난 상기 홈충전물질(700)이 수직하게 식각되도록 비등방성 식각 방식을 이용하는 것이 바람직하다.
다음, 도 9와 같이, 상기 드러난 적층 구조의 적층매개층(210a, 230a, 250a)을 식각하여 상기 칸막이(712, 722) 양측으로 상기 제 1 식각 마스크(330) 및 상기 반도체층(220a, 240a)만 드러나게 한다(제 5 단계).
여기서, 상기 드러난 적층매개층(210a, 230a, 250a)의 식각은 등방성 식각 방식을 이용하여 상기 홈충전물질(700)로 된 칸막이(710, 720)도 일부 식각되도록 하는 것이 바람직하다. 이는 상기 홈충전물질(700)을 적층매개층(210a, 230a, 250a)과 동일한 물질(예: 실리콘게르마늄) 또는 식각률이 서로 유사한 물질로 할 경우 가능하다. 도 9에서 도면부호 712 및 722는 상기 홈충전물질(700)이 상기 적층매개층(210a, 230a, 250a)과 동일한 물질(예: 실리콘게르마늄)로 이루어진 경우, 각 반도체층(220a 또는 240a)을 둘러싸며 칸막이를 형성함을 보여준다.
이어, 도 11과 같이, 상기 칸막이(712 또는 722) 양측으로 드러난 상기 반도체층(220b, 240b)에 절연막층(420)을 형성시킨다(제 6 단계).
상기 절연막층(420) 형성 공정은 일예로 터널링산화막(422) 형성->전하저장층(424) 형성->블로킹산화막(426) 형성 순으로 이루어지게 되고, 여기서 전하저장층(424)은 질화물(nitride)과 같은 전하트랩물질로 형성하여, 메모리 셀을 SONOS 구조나 TANOS 구조가 되도록 할 수도 있고, 도 9 또는 도 10과 같이, 칸막이(712, 722)로 분리된 상태에서 절연막층(420)을 형성하므로, 상기 전하저장층(424)을 도전성 물질층(예컨대, 금속)으로 형성하여 메모리 셀이 플로팅 게이트 구조를 갖는 것으로 형성할 수도 있다.
상기 절연막층(420) 형성시, 열산화막 공정을 이용할 경우 실리콘계 물질(예: 실리콘게르마늄)을 사용한 칸막이(712 또는 722)에도 터널링산화막(422) 및/또는 블로킹산화막(426)이 형성될 수 있고, 실리콘으로 된 기판(100)에도 마찬가지이다.
결국, 도 11과 같이, 노출된 구조 전면에 상기 절연막층(420)이 형성될 수 있다.
이어, 상기 기판 전면에 게이트 물질을 증착한 다음, 상기 제 1 식각 마스크(330)가 드러나도록 평탄화시킨 후, 도 12와 같이, 상기 제 1 식각 마스크(330)를 제거하여 워드라인들(500)을 형성한다(제 7 단계).
상기 게이트 물질 증착은 도핑된 폴리실리콘 등 실리콘계 물질이나 금속 등으로 상기 칸막이들(712 및 722) 사이를 메꾸며 진행하여, 상기 절연막층(420)이 형성된 각 반도체층(220b 또는 240b)을 둘러싸게 된다.
다음, 상기 칸막이(712 및 722)를 제거하고 상기 칸막이 제거로 드러난 빈 공간(716)에, 바로 층간절연막(600)으로 채우거나(프린징 필드로 셀의 소스/드레인을 형성할 경우), 도 13과 같이, 상기 칸막이 제거로 드러난 각 반도체층(220b)(240b)에 소스/드레인용 불순물 도핑층(224, 226)을 더 형성한 다음, 도 14와 같이, 상기 층간절연막(600)을 채울 수도 있다(제 8 단계).
상기 소스/드레인용 불순물 도핑은 에피텍시(epitaxy)법 또는 플라즈마 방식에 의함이 바람직하다.
또한, 상기 불순물 주입시 상기 칸막이 제거로 드러난 상기 각 반도체층의 외주면을 둘러싸며 불순물이 주입되도록 하여, 도 13과 같이, 상기 각 반도체층의 내측에는 바디 영역이 존재하도록 하는 것이 바람직하다.
그리고, 상기 불순물 주입은 상기 칸막이(712 및 722) 측면에 형성되었던 절연막층(420)도 제거한 이후에 진행하여, 상기 워드라인들(500)이 실리콘계 물질로 형성되었을 경우, 이에도 불순물 이온 주입이 되도록 하는 것이 바람직하다.
<어레이의 제조방법에 관한 실시예 2>
이는, 상기 제조방법에 관한 실시예 1과 동일하게 실시하되, 상기 제 5 단계와 상기 제 6 단계 사이에는 상기 칸막이(712, 722) 양측으로 드러난 상기 반도체층의 표면을, 도 10의 도면부호 220b 및 240b와 같이, 곡면화시키는 공정이 더 추가된 것을 특징으로 한다.
이렇게 함으로써, 차후 공정에서 원통 구조의 반도체층(220b, 240b)의 표면에 원통형 절연막층(420)이 형성되고(도 11 참조), 상기 원통형 절연막층(420)을 감싸며 게이트 물질이 증착되어 워드라인들(500)이 상기 칸막이(712, 722) 사이로 형성되고(도 12 참조), 상기 칸막이(712, 722) 제거 후 바로 층간 절연막(600)을 채우거나(프린징 필드로 셀의 소스/드레인을 형성할 경우), 상기 칸막이(712, 722) 제거 후 드러난 각 반도체층에 불순물 도핑층으로 소스(224)/드레인(226)을 형성하고(도 13 참조), 상기 칸막이(712, 722) 제거로 생긴 빈 공간에 층간 절연막(600)으로 채워 낸드 어레이를 제조하게 된다(도 14, 15 참조).
상기 제조방법에 따른 장점은 원통 구조의 반도체층(220b, 240b) 형성, 원통형 절연막층(420) 형성, 그리고 상기 원통형 절연막층(420)을 감싸며 상기 칸막이(712, 722) 사이에 워드라인들(500)을 형성할 수 있다는데 있다.
여기서, 도 10과 같이, 상기 칸막이(712, 722) 양측으로 드러난 상기 반도체층(220b, 240b)의 표면을, 도 10의 도면부호 220b 및 240b와 같이, 곡면화시키기 위해서는, 수소 어닐링공정을 이용하거나 실리콘 잠식이 일어나는 산화공정 및 산화막 식각공정을 반복적으로 이용할 수 있다.
기타, 공정들은 상기 제조방법에 관한 실시예 1과 동일하므로, 이에 대한 설명은 생략한다.
<어레이의 제조방법에 관한 실시예 3>
이는 주로 단락용 불순물 도핑층 및 비트선택라인들 형성방법에 관한 것으로, 상기 제조방법에 관한 실시예 1 또는 실시예 2와 동일하게 실시하되, 상기 제 1 단계의 각 "적층매개층->반도체층" 형성시마다, 도 2 및 도 3과 같이, 개방된 위치가 다른 도핑 마스크(310, 320)를 형성한 후 드러난 반도체층에 단락용 불순물 도핑층(222, 242)을 형성하는 단계를 추가하고, 상기 제 7 단계의 워드라인들 형성시 적층된 반도체층 갯수(n) 만큼 상기 단락용 불순물 도핑층(222, 242)을 각각 지난는 비트선택라인들(BSL1, BSL2)도 동시에 형성하는 것을 특징으로 한다.
즉, 도 1과 같이, 기판(100) 상에 "적층매개층(210)->반도체층(220)"를 형성한 다음, 도 2와 같이, 감광막(PR) 등으로 일측만 개방되도록 제 1 도핑 마스크(310)를 형성하고, 상기 제 1 도핑 마스크(310)를 이용하여 이온주입 공정을 통해 제 1 반도체층(220)에 단락용 불순물 도핑층(222)을 형성한다.
이어, 상기 제 1 도핑 마스크(310)를 제거한 다음, 도 3과 같이, 2번째 "반도체층(230)/적층매개층(240)"를 형성하고, 감광막(PR) 등으로 개방된 위치를 달리하는 제 2 도핑 마스크(320)를 형성하여, 이를 이용하여 이온주입 공정을 통해 제 2 반도체층(240)에 단락용 불순물 도핑층(242)을 형성한다.
상기와 같은 방법으로 "적층매개층->반도체층" 형성시마다 개방된 위치가 다른 도핑 마스크를 반복 형성하고, 이를 이용하여 n개의 반도체층에 서로 다른 위치에 단락용 불순물 도핑층을 형성한다.
이때, 상기 단락용 불순물 도핑층(222, 242)은 일정 깊이로만 형성되도록 함으로써, 차후 도 10과 같이, 반도체층(220b, 240b) 외주면 상부 일측에만 불순물 도핑층(222b, 242b)이 남아 있도록 하여, 반도체층(220b, 240b) 내측에는 하나의 바디 영역이 존재하도록 하는 것이 바람직하다.
이어, 상기 제 7 단계의 워드라인들 형성시, 도 12 및 도 15와 같이, 적층된 반도체층 갯수(n) 만큼 상기 단락용 불순물 도핑층(222b, 242b)을 각각 지나는 비트선택라인들(BSL1, BSL2)도 형성하게 된다.
기타, 공정들은 상기 제조방법에 관한 실시예 1과 동일하므로, 이에 대한 설명은 생략한다.
<어레이의 제조방법에 관한 실시예 4>
이는 주로 다르게 단락용 불순물 도핑층 및 비트선택라인들을 형성하는 방법에 관한 것으로, 상기 제조방법에 관한 실시예 1 또는 실시예 2와 동일하게 실시하되, 상기 제 2 단계의 비트라인들을 형성시, 도 16과 같이, 상기 제 1 식각 마스크(350)로 n번째 적층된 "반도체층(240c)/적층매개층(230c)"에서 반도체층(240c)이 드러나도록 식각한 다음, 도 17과 같이, 제 n 도핑 마스크(360)로 제 1 불순물 도 핑층(241) 및 제 n-1 도핑 마스크(370)로 이웃한 위치에 제 2 불순물 도핑층(243)을 형성하고(도 18 참조), 이어 도 19와 같이, 상기 제 1 식각 마스크(350)로 n-1번째 적층된 "반도체층(220c)/적층매개층(210c)"에서 반도체층(220c)이 드러나도록 식각한 다음, 도 20과 같이, 상기 제 n-1 도핑 마스크(370)와 동일한 위치에 개구가 형성된 마스크(380)로 제 1 불순물 도핑층 및 제 n-2 도핑 마스크(미도시)로 이웃한 위치에 제 2 불순물 도핑층을 형성하는 방법으로, 각 반도체층(220c, 240c)의 서로 다른 위치에 단락용 제 1 불순물 도핑층(221, 241)을 형성하고, 상기 제 7 단계의 워드라인들 형성시, 적층된 반도체층 갯수 만큼 상기 단락용 제 1 불순물 도핑층(221, 241)을 각각 지나는 비트선택라인들(BSL1, BSL2)도 형성하는 것을 특징으로 한다.
여기서, 상기 제 n-1 도핑 마스크(370)로 제 2 불순물(예컨대, P형 불순물) 도핑층(243)을 먼저 형성하는 것은 이웃한 반도체층(220c)에 단락용 제 1 불순물(예컨대, N형 불순물) 도핑층(221) 형성시 원하지 않은 반도체층(예컨대, 240C층)에 단락용 제 1 불순물(예컨대, N형 불순물) 도핑층이 형성되는 것을 막기 위함이다. 즉, 단락용 N형 불순물 도핑층의 형성을 원하지 않는 부위는 먼저 P형 불순물로 도핑한 다음, N형 불순물로 도핑하는 방식으로 구현한다.
이때, 상기 불순물 도핑은 수직으로 적층된 기둥 구조에서 이루어 지므로, 일정 경사로 불순물을 주입하는 것이 바람직하고, 각 반도체층(220c)(240c) 내부 전체에 도핑되지 않도록 함으로써, 즉 상기 단락용 제 1 불순물 도핑층(221, 241)이 차후 반도체층 외주면 일측에만 형성되도록 하여, 각 반도체층(220c)(240c) 내 측에는 하나의 바디 영역이 존재하도록 하는 것이 바람직하다.
이어, 상기 제 7 단계의 워드라인들 형성시, 적층된 반도체층 갯수(n) 만큼 상기 단락용 제 1 불순물 도핑층(221, 241)을 각각 지나는 비트선택라인들(BSL1, BSL2)도 형성하게 된다(미도시).
기타, 공정들은 상기 제조방법에 관한 실시예 1과 동일하므로, 이에 대한 설명은 생략한다.