JP2014072296A - 半導体装置 - Google Patents

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Abstract

【課題】 導電部材の信頼性を向上する。
【解決手段】 第１半導体層および第１絶縁体層を貫通して第１導電体層と第２導電体層とを接続する導電部材をさらに備え、導電部材は、第１半導体層に対する拡散係数が、第１半導体層に対する酸素の拡散係数よりも大きい金属を含有する第１領域を有し、金属とは異なる材料を含有する第２領域が、少なくとも第１領域と第１半導体層との間および第１領域と第１絶縁体層との間に位置しており、材料に対する金属の拡散係数が、第１半導体層に対する金属の拡散係数および第１絶縁体層に対する金属の拡散係数よりも低い。
【選択図】 図２

Description

本発明は、複数の素子部を備える半導体装置に関する。
半導体装置の一種であるＣＭＯＳイメージセンサなどの光電変換装置では、複数の光電変換素子を有する光電変換ユニットと、光電変換ユニットからの電気信号を処理する信号処理ユニットとを１つの半導体基板にモノリシックに作り込んでいた。光電変換ユニットと信号処理ユニットとを別々の部品（チップ）に分けて形成し、これらの部品を重ね合せ、部品同士を導電部材で電気的に接続することが検討されている。このようにすることで、光電変換装置が搭載される電子機器における光電変換装置の占有面積（フットプリント）を効率的に活用することができる。部品同士の電気的接続を得るために、導電部材が設けられる。このような構造は、いわゆるシステムインパッケージを実現する種々の半導体装置に応用が可能である。
特許文献１には、部品に相当する半導体基板（３１、４５）同士の電気的接続を得るための導電部材として、基板間配線（６８）を設けることが記載されている。
特開２０１１−０９６８５１号公報
特許文献１の基板間配線を銅で形成した場合、基板間配線に含まれる銅が基板間配線を取り囲む半導体ウェル領域（３２）や層間絶縁膜（３９）に拡散する可能性がある。その結果、半導体装置が正常に動作しない場合や、銅による汚染によって所望の性能が得られない場合があり、十分な信頼性が得られないという問題があった。本発明は、信頼性の高い半導体装置を提供することを目的とする。
課題を解決するための手段は、第１半導体層を含む第１素子部と、第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、第２半導体層を含む第２素子部と、第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部と、を備え、前記第２配線部が、前記第１素子部と前記第２素子部の間であって、前記第１配線部と前記第２素子部の間に位置する半導体装置であって、前記第１半導体層および前記第１絶縁体層を貫通して前記第１導電体層と前記第２導電体層とを接続する導電部材をさらに備え、前記導電部材は、前記第１半導体層に対する拡散係数が、前記第１半導体層に対する酸素の拡散係数よりも大きい金属を含有する第１領域を有し、前記金属とは異なる材料を含有する第２領域が、少なくとも前記第１領域と前記第１半導体層との間および前記第１領域と前記第１絶縁体層との間に位置しており、前記材料に対する前記金属の拡散係数が、前記第１半導体層に対する前記金属の前記拡散係数および前記第１絶縁体層に対する前記金属の拡散係数よりも低いことを特徴とする。
本発明によれば、信頼性の高い半導体装置を提供することができる。
半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の別の例の模式図。 半導体装置の製造方法の別の例の模式図。
以下、本発明を実施するための形態を、図面を参照しながら説明する。なお、以下の説明において、複数の図面を相互に参照する場合がある。また、同一あるいは類似の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。
＜第１実施形態＞
本実施形態の半導体装置の一例としての光電変換装置を、図１を用いて説明する。図１（ａ）は半導体装置の主要部である半導体デバイス１の斜視図である。図１（ｂ）、（ｃ）は半導体デバイス１の一例の分解斜視図である。図１（ｄ）は半導体デバイス１を含む半導体装置３を備える電子機器５の模式図である。
図１（ａ）に示した半導体デバイス１においては、図１（ｂ）または図１（ｃ）に示したように、第１部分１０と第２部分２０が重なっている。本実施形態は、主に、第１部分１０と第２部分２０との電気的接続を得るための導電部材に関する。図１（ａ）に示す様に、第１部分１０は、第１素子部３０と第１配線部３１で構成されている。第２部分２０は第２素子部５０と第２配線部５１で構成されている。第２配線部５１が第１部分１０と第２素子部５０との間に位置する。つまり、第２配線部５１が第１素子部３０と第２素子部５０との間に位置し、第２配線部５１が第１配線部３１と第２素子部５０との間に位置する。本実施形態では、第１配線部３１が第１素子部３０と第２部分２０との間に位置するが、第１素子部３０が第１配線部３１と第２部分２０との間に位置してもよい。
本実施形態では、第１部分１０は光電変換ユニット１１を有する。光電変換ユニット１１は入射光に応じて信号電荷が発生する光電変換素子を含む。光電変換ユニット１１は光電変換素子で発生した信号電荷に基づく電気信号を生成する信号生成回路を含み得る。信号生成回路は、例えば、増幅トランジスタや転送トランジスタ、リセットトランジスタ、選択トランジスタを含む。他の例の光電変換ユニット１１は、光電変換素子と信号電荷を転送するためのＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）を含み得る。
本実施形態では、第２部分２０は、信号処理ユニット２２を有する。信号処理ユニット２２は、光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理する。信号処理ユニット２２は、ノイズ除去回路、増幅回路、変換回路、画像処理回路を含むことができる。ノイズ除去回路は、例えばＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路である。増幅回路は、例えば列アンプ回路である。変換回路は、例えばコンパレータとカウンタで構成されたＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換）回路である。画像処理回路は、例えばメモリとプロセッサを含み、アナログデジタル変換されたデジタル信号から画像データを生成したり、画像データに画像処理を施したりする。
図１（ａ）では、光電変換ユニット１１の位置を一点鎖線で囲んで示し、信号処理ユニット２２の位置を二点鎖線で囲んで示している。光電変換ユニット１１の、第２部分２０への正射影領域に信号処理ユニット２２が位置している。なお、信号処理ユニット２２は光電変換ユニット１１の正射影領域の内外を問わず配置することが出来る。なお、信号処理ユニット２２の一部が第１部分１０に設けられていてもよい。例えば、ノイズ除去回路や増幅回路などアナログ信号用の信号処理ユニットを第１部分１０に設け、変換回路や画像処理回路などデジタル信号用の信号処理ユニットを第２部分２０に設けることもできる。
図１（ｂ）、（ｃ）に示す様に、半導体デバイス１は、光電変換ユニット１１を制御する制御ユニット１２、および／または、信号処理ユニット２２を制御する制御ユニット２１を更に備えることができる。これら制御ユニットは、第１部分１０と第２部分２０の少なくとも一方に設けることができる。図１（ｂ）に示した例では制御ユニット１２が第１部分１０に設けられており、図１（ｃ）に示した例では制御ユニット２１が第２部分２０に設けられている。光電変換ユニット１１用の制御ユニットを第１部分１０に、信号処理ユニット２２用の制御ユニットを第２部分２０に分けて設けることもできる。制御ユニット１２は垂直走査線を介して画素回路に駆動信号を供給する垂直駆動回路や、電源回路を含み得る。制御ユニット２１は信号処理ユニット２２を駆動するためのタイミング発生回路や、変換回路へ参照信号を供給する参照信号供給回路、増幅回路あるいは変換回路から信号を順次読み出すための水平走査回路を含み得る。
図１（ｄ）に示す様に、半導体装置３は、半導体デバイス１の１次実装用の実装部材として、パッケージ２を含むことができる。半導体デバイス１はこのパッケージにダイボンドされ、収容されうる。パッケージ２はＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒｙａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒｙａｙ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒｙａｙ）、リードフレーム等の外部端子を含み得る。図１（ｄ）に示す様に、半導体装置３は、２次実装用の実装部材として、回路基板４を含むことができる。パッケージ２はこの回路基板４に実装されうる。回路基板４は、リジッド基板、フレキシブル基板あるいはリジッドフレキシブル基板等のプリント基板でありうる。光電変換装置としての半導体装置３は半導体デバイス１に光を導くための光学系を含むカメラモジュールでありうる。
半導体装置３は、種々の電子機器に搭載が可能である。電子機器５は半導体装置３に加えて、演算装置、記憶装置、記録装置、通信装置あるいは表示装置などの周辺装置６を備える。これら周辺装置は、半導体装置３と接続されて、直接的にあるいは間接的に信号のやり取りをおこなう。電子機器５としては、携帯電話やパーソナルコンピュータなどの情報端末、カメラやディスプレイなどの映像機器などが挙げられる。勿論、カメラ付きの情報端末なども含まれる。
半導体デバイス１の一例の詳細を、図２を用いて説明する。図２は、図１（ａ）に示した点Ｐと点Ｑを含む面における半導体デバイス１の断面図である。なお、図２は図１（ｂ）の様に、制御ユニット１２を有する例である。
以下の説明において、導電体層は半導体層よりも導電率の高い材料からなるものとし、絶縁体層は半導体層よりも導電率の低い材料からなるものとする。
また、以下の半導体化合物や金属化合物の説明において、炭化窒化物および酸化窒化物は窒化物に含め、窒化炭化物および酸化炭化物は炭化物に含める。
まず、第１部分１０について、第１素子部３０と第１配線部３１のそれぞれの構成を説明する。
第１素子部３０は第１半導体層３３を含む。第１半導体層３３は例えばシリコン層である。第１素子部３０は、図１（ｂ）における光電変換ユニット１１を構成する半導体素子として第１半導体層３３に設けられた、光電変換素子であるフォトダイオードＰＤを有する。フォトダイオードＰＤは、第１半導体層３３はｎ型半導体領域３４とｐ型半導体領域３５を含む。第１半導体層３３は他に、ｐ型半導体領域３２を有する。光電変換素子はフォトゲートでもよい。光電変換ユニット１１が含み得る信号生成回路は、ＭＯＳトランジスタ等の半導体素子で構成することができる。図２には、光電変換ユニット１１の転送トランジスタＴｒ１と、リセットトランジスタＴｒ２とを示している。また、図１（ｂ）における制御ユニット１２の半導体素子として、トランジスタＴｒ３、Ｔｒ４とを示している。
本例では、第１素子部３０を構成する第１半導体層３３の表面１０３の一部はＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート絶縁膜と界面を成している。第１素子部３０にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの素子分離３８が設けられている。第１素子部３０には、第１半導体層３３の表面１０３を保護する、窒化シリコンや酸化シリコンなどの絶縁体層からなる第１保護膜（不図示）が設けられている。このように、第１素子部３０は第１半導体層３３に加えて、素子分離３８やゲート絶縁膜、ゲート電極、第１保護膜を含み得る。
第１配線部３１は、導電体層および絶縁体層を含む。第１配線部３１は複数の配線レベルを有しうる。１つの配線レベルは、配線パターンとプラグを有しうる。典型的な導電体層は配線パターンを構成する。さらに典型的な導電体層は配線パターンの内で電流密度の大きい主導電層を構成するが、導電体層は配線パターンの内で主導電層よりも電流密度の低い副導電層を構成する場合もある。導電体層は下の配線レベル（半導体層側の配線レベル）との導通を得るためのビアプラグ、あるいは第１素子部３０との導通を得るためのコンタクトプラグを構成する場合もある。
ビアプラグやコンタクトプラグもまた、主導電層と副導電層で構成され得る。これら副導電層は典型的にはバリアメタルでありうる。バリアメタルのバリア機能としては、主導電層と絶縁体層との間での拡散に対するバリア、或いは主導電層と絶縁体層との間の反応に対するバリアが挙げられる。しかし、「バリアメタル」は、副導電層に与えられる便宜的な呼称であって何らかのバリア機能を有しているとは限らない。バリアメタルは、これらのバリア機能を必要としない場合であっても、単に主導電層を形成する際の下地としてや、エレクトロマイグレーションやストレスマイグレーションの緩和などを目的として用いられうる。
絶縁体層は同じ配線レベルの配線パターン同士を絶縁する配線間絶縁層および／または異なる配線レベルの配線パターン同士を絶縁する層間絶縁層として機能し得る。第１配線部３１は２以上の配線レベルで構成された、多数の電気経路（配線）を有する。一つの配線は、コンタクトプラグ、ビアプラグおよび配線パターンで構成されうる。
第１配線部３１の詳細な構成を説明する。第１配線部３１には、コンタクトプラグ４４ａと、配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグ４４ｂ、４４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ４４ａは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグ４４ｂ、４４ｃは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン４０ａは１つの銅層で構成され、配線パターン４０ｂとビアプラグ４４ｂ、および配線パターン４０ｃとビアプラグ４４ｃは、それぞれ１つの銅層で一体的に構成される。本例の第１配線３１１は、配線パターン４０ｃを含んでおり、第１素子部３０に設けられた半導体素子であるＴｒ４とは、コンタクトプラグ４４ａと、配線パターン４０ａ、４０ｂおよびビアプラグ４４ｂ、４４ｃを介して接続されている。
第１配線部３１には、層間絶縁層あるいは配線間絶縁層としての、酸化シリコンからなる絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ、３９ｅが設けられている。絶縁体層３９ｂはが配線パターン４０ａに対する配線間絶縁層である。絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄは配線パターン４０ｃと第１半導体層３３の間に位置する。配線パターン４０ｃは絶縁体層３９ｅと第１半導体層３３の間に位置する。第１配線部３１は、窒化シリコン、炭化シリコンなどからなる不図示の絶縁体層を、配線パターン４０ａ、４０ｂ、４０ｃに含有される銅の拡散防止層としてさらに有することができる。これらは、層間絶縁層と配線パターンの間に配され得る。拡散防止層は層間絶縁層あるいは配線間絶縁層よりも厚みが小さくてよい。
次に、第２部分２０について、第２素子部５０と第２配線部５１のそれぞれの構成を説明する。
第２素子部５０は第２半導体層５５を含み、信号処理ユニット２２を構成する半導体素子としてのＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８を有する。本例では、第２半導体層５５の表面２０３の一部は、ＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のゲート絶縁膜と界面を成している。第２素子部５０にはＳＴＩやＬＯＣＯＳなどの素子分離５８が設けられている。第２素子部５０には、第２半導体層５５の表面２０３を保護する窒化シリコンや酸化シリコンなどの絶縁体からなる第２保護膜（不図示）が設けられている。第２素子部５０は第２半導体層５５に加えて、素子分離５８やゲート絶縁膜、ゲート電極、第２保護膜を含み得る。
第２配線部５１は、導電体層および絶縁体層を含む。第２配線部５１の導電体層および絶縁体層も、第１配線部３１の導電体層および絶縁体層と同様の機能を有する。
第２配線部５１の詳細な構成を説明する。第２配線部５１には、コンタクトプラグ５４ａと、複数の配線パターン５３ａ、５３ｂ、５３ｃおよびビアプラグ５４ｂ、５４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ５４ａとビアプラグ５４ｃは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン５３ａは１つの銅層を含み構成される。配線パターン５３ｂとビアプラグ５４ｂは、１つの銅層で一体的に構成される。配線パターン５３ｃは主にアルミニウム層からなり、アルニミウム層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。本例の第２配線５１２は、配線パターン５３ｃを含んでおり、第２素子部５０に設けられた半導体素子であるＴｒ５とは、コンタクトプラグ５４ａと、配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂ、５４ｃを介して接続されている。
第２配線部５１には、層間絶縁層や配線間絶縁層として、酸化シリコンからなる絶縁体層４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅが設けられている。絶縁体層４９ｂはが配線パターン５３ａに対する配線間絶縁層である。絶縁体層４９ａ、４９ｂ、４９ｃ、４９ｄは配線パターン５３ｃと第２半導体層５５の間に位置する。配線パターン５３ｃは絶縁体層４９ｅと第２半導体層５５の間に位置する。第２配線部５１は窒化シリコンや炭化シリコンからなる不図示の絶縁体層を、配線パターン５３ａ、５３ｂに含有される銅の拡散防止層としてさらに有することができる。これらは、層間絶縁層と配線パターンの間に配され得る。
配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂやプラグ４４ａ、４４ｂ、４４ｃ、５４ａ、５４ｂ、５４ｃにおいて、銅層やタングステン層、アルミニウム層は、配線における導電率の高い主導電層として機能する。主導電層は、バリアメタルに用いられるタンタル層や窒化タンタル層、チタン層、窒化チタン層などの副導電層よりも、導電率の高い材料からなり、電流が流れる方向における断面積が大きい。
配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂが主に銅層からなる例を示したが、これらには、配線パターン５３ｃの様に、主にアルミニウム層からなる配線パターンを採用することもできる。なお、銅層やアルミニウム層は単体の銅あるいはアルミニウムのみならず、他の金属が添加された合金であってもよい。例えば、銅層は銅よりも少ないアルミニウムやシリコンなどを添加物として含み得るし、アルミニウム層はアルミニウムより少ない銅やシリコンなどを添加物として含み得る。絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ１、３９ｄ２、３９ｅ、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅは酸化シリコンからなる例を挙げたが、ＢＳＧやＰＳＧ、ＢＰＳＧなどのケイ酸塩ガラスを用いることもできる。また、酸化シリコンよりも低誘電率の低い材料（ｌｏｗ−ｋ材料）を用いることもできる。
第１配線部３１の配線パターンを配線パターン４０ａ、４０ｂ、４０ｃの３レベル、第２配線部５１の配線パターンは５３ａ、５３ｂ、５３ｃの３レベルとする例を示した。しかし、配線パターンのレベル数は適宜設定可能であり、第１配線部３１と第２配線部５１とで異なっていてもよい。例えば、第２配線部５１の配線パターンのレベル数を第１配線部３１の配線パターンのレベル数よりも多くしてもよい。
続いて、電子デバイス１の他の構造について説明する。
第１部分１０と第２部分２０は、第１配線部３１と第２配線部５１とで接合されている。第１配線部３１の絶縁体層３９ｅと第２配線部５１の絶縁体層４９ｅが、接合面６０を介して接合されている。これにより、絶縁体層３９ｅと絶縁体層４９ｅは、第１配線３１１と第２配線５１２との間（配線パターン４０ｃと配線パターン５３ｃとの間）に位置することになる。
本例の半導体デバイス１は、第１半導体層３３のトランジスタＴｒ１〜４が設けられた面（表面１０３）とは反対側の面（裏面１０４）が受光面となる裏面照射型の光電変換装置を構成する。裏面照射型の光電変換装置において、第１部分１０の第１半導体層３３の厚みは１０μｍ未満であり、例えば２〜５μｍである。第２半導体層５５の厚みは第１半導体層３３よりも厚く、第２半導体層５５は第１半導体層３３の支持体として機能する。第２半導体層５５の厚みは１０μｍ以上であり、例えば２０〜５００μｍである。
第１半導体層３３の裏面１０４側には、光学部材４１が設けられている。
光学部材４１は、反射防止層６１、絶縁体層６２、遮光層６３、絶縁体層６９、平坦化層７１、カラーフィルタアレイ７３およびマイクロレンズアレイ７４を含みうる。光学部材４１は第１素子部３０の受光面を構成する、第１半導体層３３の裏面１０４に接触している。光学部材４１の第１素子部３０側の面とは反対側の面４０１が光学部材４１の光入射面である。本例では光入射面はマイクロレンズアレイ７４で構成されている。
電極パッド７８は配線パターン５３ｃと同レベルの層に配されている。電極パッド７８の上には、複数の絶縁体層、第１半導体層３３、光学部材４１を貫通する開口７７が設けられている。開口７７には、電極パッド７８に接続するボンディングワイヤ７９が設けられている。ワイヤボンディングはパッケージの内部端子に接続される。なお、半導体デバイス１とパッケージの接続には、ワイヤボンディング接続に限らず、フリップチップ接続を用いることもできる。
半導体デバイス１には、第１配線３１１と第２配線５１２を相互に接続する導電部材６８が設けられている。本実施形態の導電部材６８は、第１貫通部６５と、第２貫通部６６と、それらを接続する連結部６７とを有する。
第１貫通部６５は、第１素子部３０を貫通して第１配線部３１の第１配線３１１に接続する。第２貫通部６６は、第１素子部３０および第１配線部３１を貫通して第２部分２０の第２配線部５１に接続する。第１貫通部６５は第１素子部３０を貫通するものの、第１配線部３１は貫通しないため、第１部分１０を貫通しない。一方、第２貫通部６６は第１素子部３０および第１配線部３１を貫通するため、第１部分１０を貫通する。第１配線３１１と第２配線５１２との電気的接続を達成するため、第１貫通部６５、第２貫通部６６、連結部６７は導電材料で構成されているが、複数種類の導電材料で構成されていてもよい。
導電部材６８の他の形態としては、第１貫通部６５と第２貫通部６６が一体化した形態が挙げられる。このような形態は、特開２０１０−２４５５０６号公報の図１５に記載された貫通接続導体（８４）や特開２０１１−９６８５１号公報の図２１に記載された基板間配線（８０）を参考にすることができる。
また本例では、第１貫通部６５は配線パターン４０ｃに接触し、第２貫通部６６は配線パターン５３ｃに接触する例を示した。しかし、それに限らず、第１貫通部６５は配線パターン４０ａ、４０ｂ、４０ｃの何れか、もしくは複数に接触しても良く、第２貫通部６６は配線パターン５３ａ、５３ｂ、５３ｃの何れか１つ、もしくは複数に接触しても良い。また、第１貫通部６５、第２貫通部６６は、配線パターンの導電層（銅層やアルミニウム層）に接触する場合もあるし、配線パターンのバリアメタルの層（チタン層や窒化チタン層、タンタル層）に接触する場合もある。また、配線パターンのバリアメタルの導電体層を貫通して、導電体層に接触する場合もある。
導電部材６８は第１半導体層３３に設けられた絶縁領域４２に囲まれている。絶縁領域４２は気体あるいは真空の領域であってもよい。導電部材６８により、光電変換ユニット１１と信号処理ユニット２２、光電変換ユニット１１と制御ユニット２１、制御ユニット１２と信号処理ユニット２２とが電気的に接続されている。図２に示したブロック９０は部分間の接続に関わる導電部材６８、第１配線３１１、第２配線５１２、絶縁領域４２を含む領域を示している。このブロック９０は、複数個が並列に配されることが好ましい。ブロック９０が複数に並列に配されることにより、光電変換ユニット１１の列毎または行毎の信号を信号処理ユニット２２に受け渡し、信号処理ユニット２２は光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理することが可能となる。またブロック９０は縦列に配されてもよいし、縦列と並列を併用してもよい。
導電部材６８の上には、窒化シリコンや炭化シリコンなどからなるキャップ層７０が設けられている。キャップ層７０は、外部からの水分などから導電部材６８の腐食を防ぐ保護層として機能し得る。
以上が、半導体デバイス１の構成の一例である。これらの構成は、適宜変更することができる。
以下、導電部材６８について、詳細に説明する。
本実施形態の導電部材６８は、第１半導体層３３の半導体（シリコン）に対する拡散係数が、半導体（シリコン）に対する酸素の拡散係数よりも大きい金属を含有する。以下、このような金属を「易拡散性金属」として定義する。この易拡散性金属は、第１配線３１１と第２配線５１２との電気的接続を達成するための導電材料として機能し得る。導電部材６８の内で易拡散性金属を含有する領域を易拡散性金属領域６８１（第１領域）と呼ぶことにするする。
拡散係数が大きいほど、対象となる材料中に拡散しやすい。拡散係数は温度依存性を有しうるが、拡散係数の比較を行うべき温度は、半導体デバイス１の製造時あるいは使用時において、導電部材６８が晒される温度の範囲内である。導電部材６８が晒され得ない温度における酸素との拡散係数の比較は意味を成さない。本例における第１半導体層３３はシリコン層であるので、シリコンに対する一般的な材料の拡散係数の相対関係について例示する。シリコンに対する酸素の拡散係数よりも、シリコンに対する拡散係数が大きい金属としては、金、銀、銅、ニッケル、鉄、亜鉛が挙げられる。シリコンに対する酸素の拡散係数よりも、シリコンに対する拡散係数が小さい金属としては、アルミニウム、タングステン、ビスマス、錫が挙げられる。なお、シリコンに対する酸素の拡散係数よりも、シリコンに対する拡散係数が大きい非金属、半金属としては水素や硫黄が挙げられる。シリコンに対する酸素の拡散係数よりも、シリコンに対する拡散係数が小さい非金属、半金属としては、炭素やホウ素、ヒ素、アンチモン、リンが挙げられる。
このような易拡散性金属領域６８１からその近傍に位置する近傍領域への易拡散性金属の拡散を抑制する拡散バリア領域６８２（第２領域）が、易拡散性金属領域６８１と近傍領域との間に設けられている。易拡散性金属領域６８１の近傍に位置する近傍領域としての層は、導電部材６８の第１貫通部６５および第２貫通部６６が貫通する、第１半導体層３３でありうる。また、近傍領域としての層は、第１配線部３１に層間絶縁層として設けられた絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ（第１絶縁体層）でありうる。また、近傍領域としての層は、導電部材６８の第２貫通部６５が貫通する、第１配線部３１に設けられた絶縁体層３９ｅ（第３絶縁体層）や第２配線部５１に設けられた絶縁体層４９ｅ（第３絶縁体層）でありうる。あるいは、近傍領域としての層は、連結部６７に裏面１０４が面する第１半導体層３３でありうる。また、近傍領域としての層は、導電部材６８の第１貫通部６５が接触する第１配線３１１の配線パターン４０ｃの導電体層（第１導電体層）でありうる。また、近傍領域としての層は、導電部材６８の第２貫通部６５が接触する第２配線５１２の配線パターン５３ｃの導電体層（第２導電体層）でありうる。あるいは、配線パターン５３ｃと第２半導体層５５との間に設けられた絶縁体層４９ａ、４９ｂ、４９ｃ、４９ｄ（第２絶縁体層）でありうる。
これら第１貫通部６５や第２貫通部６６が易拡散性金属領域６８１を有する場合、拡散バリア領域６８２は、それらの易拡散性金属領域６８１と、近傍領域との間に位置する。拡散バリア領域６８２は１種類以上の拡散バリア材料を含有している。拡散バリア材料は易拡散性金属とは異なる材料である。
拡散バリア材料に対する易拡散性金属の拡散係数は、半導体（シリコン）に対する易拡散性金属の拡散係数よりも低い。また、拡散バリア材料に対する易拡散性金属の拡散係数は、第１絶縁体層の絶縁体（酸化シリコン）に対する易拡散性金属の拡散係数よりも低い。簡単に言うと、易拡散性金属は、近傍領域の半導体および絶縁体よりも拡散バリア材料に対しては、拡散しにくい。易拡散性金属が金、銀または銅、近傍領域の半導体がシリコンで絶縁体が酸化シリコンである場合、拡散バリア材料としては、タンタル、窒化タンタル、炭化タンタル、チタン、窒化チタン、炭化チタン、タングステン、窒化タングステン、炭化タングステン、マンガン、窒化シリコン、炭化シリコンを挙げることが出来る。このように、拡散バリア材料は、金属、金属窒化物、金属炭化物、半導体窒化物あるいは半導体炭化物が好適である。
なお、上述したように、第１配線部３１は酸化シリコン層とは別に、窒化シリコン層や炭化シリコン層などの配線材料に対する拡散防止層としての絶縁体層を有することができる。拡散バリア材料に対する易拡散性金属の拡散係数は、これら拡散防止層の絶縁体（窒化シリコンや炭化シリコン）に対する易拡散性金属の拡散係数以下であることが好ましいが、そうでなくてもよい。拡散防止層の材料と拡散バリア領域６８１の拡散バリア材料が同じであってもよい。拡散防止層の厚みが、層間絶縁層よりも小さければ、拡散防止層に対する、導電部材６８中の易拡散性金属の拡散の影響は考慮しなくてもよい。
本例では、導電部材６８が、導電部材６８が含有する易拡散性金属である銅の、第１部分１０への拡散を抑制する拡散バリア領域６８２をその一部として有する。本例では、拡散バリア領域６８２によって拡散が妨げられる易拡散性金属は銅である。易拡散性金属は、第１素子部３０の大部分を成す第１半導体層３３の材料であるシリコンや、第１配線部３１の大部分を成す絶縁体層３９ａ〜３９ｅの材料である酸化シリコンにおいて拡散しやすい。拡散バリア領域６８２に対する易拡散性金属の拡散係数は、第１半導体層３３の材料（シリコン）やその酸化物（酸化シリコン）に対する易拡散性金属の拡散係数よりも小さい。
拡散バリア領域６８２の配置について詳細に説明する。拡散バリア領域６８２の一部（第１部分）は、第１貫通部６５の易拡散性金属を含む部分と第１部分１０の間に位置して、第１貫通部６５の易拡散性金属を含む部分の第１部分１０への拡散を抑制する。拡散バリア領域６８２の一部（第２部分）は、第２貫通部６６の易拡散性金属を含む領域と第１部分１０の間に位置して、第２貫通部６６の易拡散性金属を含む領域の金属の第１部分１０への拡散を抑制する。拡散バリア領域６８２の一部（第３部分）は、連結部６７の易拡散性金属を含む領域と第１部分１０の間に位置して、連結部６７の金属の第１部分１０への拡散を抑制する。拡散バリア領域６８２の第１部分、第２部分、第３部分は、それぞれ第１貫通部６５、第２貫通部６６、連結部６７の一部を構成する。
拡散バリア材料は、絶縁材料および／または導電材料である。拡散バリア材料が導電材料である場合、その導電材料は導電部材６８の一部として、第１配線３１１と第２配線５１２との導通の一部を担うことができる。拡散バリア材料が絶縁材料である場合、その絶縁材料は、導電部材６８と第１部分１０あるいは第２部分２０との間に位置する。拡散バリア材料は絶縁材料および／または導電材料の双方で構成されてもよい。
拡散バリア領域６８２は単層構造であってもよいし、複層構造であってもよい。単層構造としては絶縁層であってもよいし導電層であってもよい。複層構造としては、導電層のみの複層構造であってもよいし、絶縁層のみの複層構造であってもよいし、絶縁層と導電層の双方を含む複層構造であってもよい。本実施形態の拡散バリア領域６８２は導電材料で構成された、導電部材６８の一部であり、タンタル層の単層構造である。本実施形態では、拡散バリア領域６８２の一部が第１貫通部６５の易拡散性金属領域６８１と第１配線３１１との間に位置して、配線パターン４０ｃに接触している。また、拡散バリア領域６８２の一部が第２貫通部６６の易拡散性金属領域６８１と第２配線５１２との間に位置して配線パターン４０ｃに接触している。拡散バリア領域６８２が導電層と絶縁層の複層構造を有する場合には、少なくとも絶縁層が、第１貫通部６５の易拡散性金属領域６８１と第１配線３１１との間には位置しないようにする。同様に、拡散バリア領域６８２の絶縁層は第２貫通部６６の易拡散性金属領域６８１と第２配線５１２との間には位置しないようにする。拡散バリア領域６８２の導電層と導電部材６８との間に絶縁層を配置することもできる。 第１配線部３１には、第２貫通部６６に含まれる金属（銅）と原子番号が同じ金属（銅）の第１部分１０内での拡散を妨げるバリアメタル（タンタル膜）を有するビアプラグ４４アｂ、４４ｃが設けられている。例えばビアプラグ４４ｂのバリアメタルの厚みをＴ１、ビアプラグ４４ｂと同じ高さにおける拡散バリア領域６８２の導電層の厚みをＴ０として、Ｔ１＜Ｔ０が成り立つように、拡散バリア領域６８２の導電層の厚みを決定することができる。ビアプラグ４４ｃと同じ高さにおける拡散バリア領域６８２の導電層の厚みも同様に、ビアプラグ４４ｃのバリアメタルよりも厚くできる。第１配線部３１および第２配線部５１のビアプラグ４４ｂ、５４ｂに形成したバリアメタルより、第１貫通部６５、第２貫通部６６に形成した易拡散性金属領域６８１の導電層の厚みが大きくてよい理由を述べる。ビアプラグ４４ｂ、５４ｂに形成したバリアメタルは厚くするとＥＭ耐性の劣化やビア抵抗の上昇が生じる。これに対して第１貫通部６５、第２貫通部６６の寸法は数倍以上大きいため、電流密度が低くなりＥＭ耐性が向上するとともに、断面積が大きいために抵抗も低下する。このため第１貫通部６５、第２貫通部６６に形成する易拡散性金属領域６８１の導電層を厚くすることが可能となる。
また、第１配線部３１は、第２貫通部６６に含まれる金属（Ｃｕ）と原子番号が同じ金属（Ｃｕ）の第１部分１０内での拡散を妨げるバリアメタル（タンタル膜）を有するビアプラグを含む。例えばビアプラグ４４ｂである。このビアプラグ４４ｂの幅をＤ１、ビアプラグ４４ｂのバリアメタル（タンタル膜）の厚みをＴ１、ビアプラグ４４ｂと同じ高さにおける導電部材６８（第１貫通部６５または第２貫通部６６）の幅をＤ０、ビアプラグ４４ｂと同じ高さにおける拡散バリア領域６８２の導電層の厚みをＴ０とする。本例では、Ｔ０／Ｄ０＜Ｔ１／Ｄ１が成り立つように、第１貫通部６５または第２貫通部６６の幅および拡散バリア領域６８２の導電層の厚みを決定することができる。上述した指針により拡散バリア材料を選択することにより、ビアプラグにおけるバリアメタルの厚みの割合に対して、導電部材６８における拡散バリア領域６８２の導電層の厚みの割合は小さくてよい。
また、第１配線部３１に設けられたコンタクトプラグ４４ａの幅をＤ１Ｃ、コンタクトプラグ４４ａと同じ高さにおける拡散バリア領域６８２の導電層の厚みをＴＣとして、ＴＣ＜Ｄ1Ｃでありうる。拡散バリア領域６８２の導電層Ｔｃはそれほど大きくなくても、易拡散性金属領域６８１で導電性を確保することが可能である。
第１配線部３１に設けられたコンタクトプラグ４４ａの幅をＤ１Ｃ、第２配線部５１に設けられたコンタクトプラグ５４ａの幅をＤ２として、Ｄ２Ｃ＜Ｄ１Ｃでありうる。第１部分１０と第２部分１０は別々に形成可能であり、第２部分２０を第１部分１０よりも微細なプロセスルールで形成することができるためである。必要性に応じて、Ｄ１Ｃ≦Ｄ２Ｃとしてもよい。ＴＣ＜Ｄ２Ｃであってもよく、ＴＣ＜Ｄ２Ｃ＜Ｄ１Ｃでありうる。
拡散バリア領域６８２は、易拡散性金属領域６８１の易拡散性金属が第１半導体層３３に拡散することを抑制する。この結果、第１素子部３０の半導体素子Ｔｒ１〜Ｔｒ４で生じ得るリーク電流、あるいは、第１素子部３０の光電変換素子ＰＤで生じ得る暗電流を低減することが可能となる。また、拡散バリア領域６８２は、易拡散性金属領域６８１の易拡散性金属が絶縁体層３９ａ〜ｅに拡散することを抑制する。易拡散性金属領域６８１からの易拡散性金属の拡散による、易拡散性金属領域６８１でのボイドの発生が抑制される。また、絶縁体層３９ａ〜ｅへの易拡散性金属の拡散による、絶縁体層３９ａ〜ｅの低抵抗化が抑制される。これにより、第１配線部３１の配線構造の信頼性が確保される。
図３、図４、図５を参照しながら本実施形態の光電変換装置の製造方法を説明する。図３、図４、図５は、図２と同様の部分（図１の点Ｐと点Ｑを含む面）を示す断面図である。
図３（ａ−１）を参照して第１部分１０ａの製造工程について説明する。
まず、第１素子部３０を形成する。以下、具体的に説明する。第１半導体層３３となる第１半導体基板３３ａを準備する。第１半導体基板３３ａは例えばシリコン基板である。第１半導体基板３３ａの所望の領域を分離する絶縁領域４２を形成する。絶縁領域４２は、図２において、導電部材６８を囲む位置に形成される。絶縁領域４２は、図２の第１半導体層３３の下面（裏面）１０４を超える深さまで形成される。絶縁領域４２は、第１半導体基板３３ａの上面（表面）１０３から所望の位置を裏面側から開口し、この開口に絶縁材料を埋め込むことで形成される。絶縁領域４２は、第１素子部３０ａの上面（表面）１０３から所望の位置を裏面側から溝を形成し、この溝に蓋をし、溝内の少なくとも一部が気体または空隙になるように形成することも可能である。
次いで第１半導体基板の上面（表面）１０３に素子分離３８を形成し、さらに第１半導体基板にＴｒ３とＴｒ４のウェルを形成する。その後、光電変換ユニットのｎ型半導体領域３４とｐ型半導体領域３５、およびＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のｎ型半導体領域とｐ型半導体領域を形成する。また第１半導体基板の上にゲート酸化膜を介してゲート電極を形成する。次いで、ゲート電極を覆うように第１半導体基板の表面１０３を保護する第１保護膜（不図示）を形成する。以上の様にして、第１素子部３０ａを形成する。
次いで、第１素子部３０ａの上に第１配線部３１を形成する。以下、具体的に説明する。まず、第１半導体基板３３ａの上に、第１保護膜を介して、絶縁体層３９ａを形成し、第１保護層と絶縁層３９ａにコンタクトホールを形成する。コンタクトホールに副導電層としてのチタン層と窒化チタン層、および、主導電層としてのタングステン層を形成してコンタクトプラグ４４ａを形成する。コンタクトプラグ４４ａの寸法は、例えば幅が１３０ｎｍ、長さ（コンタクトホールの深さ）が２００ｎｍである。
その後、絶縁体層３９ｂを形成し、絶縁体層３９ｂにシングルダマシン用の溝（トレンチ）を形成する。そして、シングルダマシン法を用いて、副導電層としてのタンタル層、主導電層としての銅層を形成して配線パターン４０ａを形成する。そして、例えば窒化シリコンや炭化シリコンなどからなる拡散防止層（不図示）を厚み５０ｎｍで堆積する。
次に層間絶縁層として絶縁体層３９ｃを形成し、パターニングを行い絶縁体層３９ｃにデュアルダマシン用の孔（ビア）を形成する。この溝（ビア）の寸法は例えば幅は１５０ｎｍであり、深さは３００ｎｍである。その後パターニングを行い絶縁体層３９ｃにデュアルダマシン用の溝（トレンチ）を形成する。その後、例えば１０ｎｍのタンタル膜、１００ｎｍの銅シード膜を堆積し、例えば９００ｎｍの銅めっき膜を形成する。そして、トレンチ外にある膜の余分な部分をＣＭＰで除去する。このように、デュアルダマシン法を用いてビアプラグ４４ｂと配線パターン４０ｂを一体的に形成する。そして、拡散防止層（不図示）５０ｎｍを堆積する。同様にして、絶縁体層３９ｄを形成し、デュアルダマシン法によりビアプラグ４４ｂと配線パターン４０ｂを一体的に形成する。その後、酸化シリコンからなる絶縁体層３９ｅを形成する。
以上によって、第１素子部３０と第１配線部３１を有する第１部分１０ａが得られる。
図３（ａ−２）を参照して第２部分の製造工程について説明する。
まず、第２素子部５０を形成する。以下、具体的に説明する。まず、第２半導体層５５となる第２半導体基板５５ａを準備する。第２半導体基板５５ａは例えばシリコン基板である。第２半導体基板の上面（表面）２０３に素子分離５８を形成する。次いで、第２半導体基板にＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のウェルを形成する。その後、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のｎ型半導体領域とｐ型半導体領域を形成する。また第２半導体基板の上にゲート酸化膜を介してゲート電極を形成する。次いで、ゲート電極を覆うように第２半導体基板の表面２０３を保護する第２保護膜（不図示）を形成する。以上の様にして、第２素子部５０ａを形成する。
次いで第２素子部５０の上面（表面）２０３の上に第２配線部５１を形成する。コンタクトプラグ５４ａおよびビアプラグ５４ｃの形成はコンタクトプラグ４４ａと同様に行うことが出来る。コンタクトプラグ５４ａの寸法は、例えば幅が６５ｎｍ、高さ（コンタクトホールの深さ）が１００ｎｍである。配線パターン５３ａの形成は配線パターン４０ａと同様に行うことが出来る。配線パターン５３ｂおよびコンタクトプラグ５４ｂの形成は配線パターン４０ｂおよびビアプラグ４４ｂと同様に行うことが出来る。ここでは配線レベルを３としたが、第２配線部５１の配線レベル数を第１配線部３１よりも大きくしてもよい。配線パターン５３ｃの形成は、チタン層および／または窒化チタン層とアルミニウム層、さらにチタン層および／または窒化チタン層の積層体をパターニングすることにより行うことができる。
以上によって、第２素子部５０と第２配線部を有する第２部分２０ａが得られる。第１部分１０ａと第２部分２０ａの作製の順番はどちらが先でもよく、これらを並行して行ってもよい。
図３（ｂ）を参照して説明を続ける。第１部分１０ａの第１配線部３１側と第２部分２０ａの第２配線部５１側を接合面６０で接合させる。第１部分１０ａの第１配線部３１側の表面（絶縁体層３９ｅの表面）と第２部分２０ａの第２配線部５１側の表面（絶縁体層４９ｅの表面）は、絶縁層で構成され、ＣＭＰ法やエッチバック法などで平坦化されている。第１部分１０ａと第２部分２０ａの接合は、真空中または不活性ガス雰囲気で行うことが好ましい。また接合の前に第１部分１０ａの第１配線部３１側の表面（絶縁体層３９ｅの表面）と第２部分２０ａの第２配線部５１側の表面（絶縁体層４９ｅの表面）に対して、プラズマ照射を行うことが望ましい。このプラズマ照射を行うことで、プラズマ照射を行わない場合に比べて、酸化シリコン膜や窒化シリコン膜同士の接合がより強固なものとなる。またプラズマ照射の他に薬液処理によって接合面を活性化する方法も適用可能である。
本実施形態では、第１配線部３１と第２配線部５１とをプラズマ接合などを用いて直接接合した例を示した。しかし、第１配線部３１の絶縁体層と第２配線部５１の絶縁体層とを接着層を介して接合することもできる。また、第１配線部３１の導電体層と第２配線部５１の導電体層とを金属接合を用いて、導電体層同士を直接接合することもできる。金属接合される導電体層の材料には銅を好適に用いることができる。
さらに、接合後の第１部分１０ａの第１素子部３０ａの第１半導体基板を下面（裏面）から薄化する。薄化は、研削、ＣＭＰまたはエッチング等の方法によって行うことができる。面１０４まで薄化することによって、図３（ｄ）の構成である第１半導体層３３を含む第１素子部３０を備える第１部分１０が得られる。第１半導体層３３を薄化することで、入射光が光電変換ユニット１１に効率よく到達する。これは感度の時向上に寄与する。
以上の様にして、第１部分１０と第２部分２０の積層体が得られる。
図４（ｃ）を参照して説明を続ける。薄化された第１半導体層３３の表面１０４の上に反射防止層６１、絶縁体層６２を形成する。その後、遮光層６３を形成する。反射防止層６１はシリコン層と酸化シリコン層との間の屈折率を有することが好ましい。反射防止層６１は例えば窒化シリコンで形成されうる。反射防止層６１は複数あっても良い。絶縁体層６２は例えば酸化シリコンからなる。遮光層６３はアルミニウムやタングステンを堆積し、パターニングすることで形成できる。遮光層６３は各画素間、オプティカルブラック画素上、および光の入射による影響を受ける素子の上に配するのが好ましい。遮光層６３を堆積する前に反射防止層６１、絶縁体層６２をパターニングしてから、遮光層６３を堆積することで遮光層６３と第１素子部３０とを導通させることも可能である。
さらに、絶縁体層６２、および遮光層６３の上に絶縁体層６９を形成する。絶縁体層６９は例えば酸化シリコン膜である。その後絶縁領域４２の内側の所望の領域の絶縁体層６９をパターニングし、連結溝６７ａを形成する。連結溝６７ａは例えば第１素子部３０に達しない深さに形成する。連結溝６７ａの底面に第１配線３１１に達する第１貫通孔６５ａと第２配線５１２に達する第２貫通孔６６ａを形成する。第１貫通孔６５ａは絶縁体層６９、絶縁体層６２、反射防止層６１、第１素子部３０、素子分離３８、第１配線部３１の第１保護膜、絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄをエッチングする。そして、第１配線部３１の配線パターン４０ｃに到達するように形成されている。また第２貫通孔６６ａは絶縁体層６９、絶縁体層６２、反射防止層６１、第１素子部３０、素子分離３８、第１保護膜、第１配線部３１の、絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ、絶縁体層４９ｅをエッチングする。そして、第２配線部５１の導電体層５３ｃに到達するように形成されている。第１貫通孔６５ａ，第２貫通孔６６ａの寸法は例えば幅は１〜３μｍ、深さは３〜８μｍである。前述の第１配線部３１および第２配線部５１に形成したビアプラグ４４ｂ、５４ｂに対して、深さが数倍以上大きい。第１貫通孔６５ａと第２貫通孔６６ａは同時に形成しても良いし、別々にパターニングを行い、各々にエッチングを行ってもよい。第１貫通孔６５ａと第２貫通孔６６ａとの距離は１〜１０μｍが好ましい。第１貫通孔６５ａと第２貫通孔６６ａとの距離が小さければ溝の形成が困難になり、また大きければチップ面積が大きくなってしまうため、適宜最適な距離を有した方がよい。
図４（ｄ）を参照して説明を続ける。第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに、拡散バリア領域６８２を堆積する。拡散バリア領域６８２はタンタルの単層膜によりなる。拡散バリア領域６８２は例えば厚み３０ｎｍのタンタル膜を堆積することで形成できる。第１貫通孔６５ａ，第２貫通孔６６ａの寸法は、第１配線３１１や第２配線５１２のプラグのための孔よりも大きい。このため第１貫通孔６５ａ，第２貫通孔６６ａに形成する拡散バリア領域６８２はビアプラグ４４ｂ、５４ｂに形成するタンタル膜より厚く堆積することが好ましい。
次に、第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに、導電材料を埋め込む。第１貫通部６５、第２貫通部６６、連結部６７を形成する。拡散バリア領域６８２が堆積された第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに例えば厚み３００ｎｍの銅シード層を堆積し、厚み３μｍの銅めっき層を形成する。
図５（ｅ）を参照して説明を続ける。拡散バリア領域６８２、銅膜の余分な部分を除去することで、第１貫通部６５、第２貫通部６６、連結部６７が形成できる。また第１貫通部６５、第２貫通部６６、連結部６７により導電部材６８が形成される。これにより第１部分１０の第１配線部３１の導電体層４０ｃと第２部分２０の第２配線部５１の導電体層５３ｃとが電気的に接続される。また本実施形態では、導電部材６８は、第１素子部３０に形成された絶縁領域４２の領域内に形成されるので、導電部材６８と第１の素子部３０は電気的に接続されることが防止される。
本実施形態の導電部材６８の形成工程では、第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに一括で銅を埋め込むデュアルダマシン法を用いたが、これに限られるものでは無い。たとえば、シングルダマシン法を用いてもよい。たとえば、先に第１貫通孔６５ａと第２貫通孔６６ａを形成し、第１貫通孔６５ａと第２貫通孔６６ａに一括して導電材料を埋め込み、その後連結溝６７ａを形成して連結溝６７ａに導電材料を埋め込むことができる。また、デュアルダマシン法について、第１貫通孔６５ａ，第２貫通孔６６ａよりも先に連結溝６７ａを形成するトレンチファーストを例にあげた。しかし、第１貫通孔６５ａ，第２貫通孔６６ａを形成してから連結溝６７ａを形成するビアファーストとしてもよい。また、連結部６７の形成は、導電材料の埋め込みによらず、アルミニウムなどの導電膜のパターニングで形成してもよい。例えば、第１貫通部６５と第２貫通部６６の上に形成した絶縁層にタングステンを主体とするビアプラグを形成し、当該絶縁層およびビアプラグを覆うアルミニウム膜をエッチングによりパターニングする。これにより、ビアプラグとアルミニウム層からなる連結部６７を形成できる。この時ビアプラグとしてのタングステンと絶縁層の間にはチタン層及び／又は窒化チタン層からなるバアリアメタルを設けることができる。また、アルミニウム層の上層及び／又は下層にも、チタン層及び／又は窒化チタン層からなるバアリアメタルを設けることができる。
第１部分１０の第１配線部３１の導電体層４０ｃと、第２部分２０の第２配線部５１の導電体層５３ｃとが電気的に接続される導電部材６８が形成される例であれば種々の変更が可能である。
図５（ｆ）を参照して説明を続ける。導電部材６８を覆うように、絶縁体のキャップ層７０および平坦化層７１を形成する。本実施形態のように連結部６７が銅で形成されるような場合はキャップ層７０として窒化シリコン膜を用いることが好ましい。また本実施形態ではキャップ層７０は導電部材６８を覆う領域のみ形成されているが、光電変換素子を覆う領域にも形成されてもよい。本実施形態のように光電変換装置の場合は少なくともフォトダイオードの配置領域のキャップ層は除去する方が好ましい。また平坦化層７１は無機絶縁体膜や有機絶縁体膜など複数の膜で構成することも可能である。また平坦化層７１は適宜平坦化することも可能である。本例の第１貫通部６５、第２貫通部６６、連結部６７により構成される導電部材６８の主材料は銅であり、この銅は拡散バリア領域６８２及びキャップ層７０で囲われている。この拡散バリア領域６８２及びキャップ層７０は第１貫通部６５、第２貫通部６６、連結部６７および導電部材６８の金属拡散を防止することが可能となる。次に、平坦化層７１の上に樹脂からなるカラーフィルタ７３、オンチップレンズ７４をこの順で適宜形成する。
その後電極パッド７８に開口７７を形成する。これにより図２に示す構成が得られる。本実施形態では開口７７の形成工程はカラーフィルタ７３、オンチップレンズ７４の形成の後とした例を示したが、カラーフィルタ７３、オンチップレンズ７４の形成前に行うことも可能である。カラーフィルタ７３、オンチップレンズ７４を形成した後では、樹脂であるカラーフィルタ７３、オンチップレンズ７４の保護のため、高温（４００℃程度）の熱処理はできない。開口７７の処理により半導体デバイス１にダメージが入ると、ダメージ回復のための熱処理が必要になる場合があり、工程順は適宜変更可能である。
その後、半導体デバイス１をパッケージにダイボンドを用いて接着する。そして、開口７７に、電極パッド７８に接続するボンディングワイヤ７９を形成する。パッケージを透明板で封止する。パッケージの外部端子であるＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）をリフローはんだ付けにより、回路基板に固着する。
＜第２実施形態＞
本実施形態は、拡散バリア領域６８２が、導電層と絶縁層とで構成された形態である。このような場合の製造方法を説明する。
図６（ａ）に示す様に、連結溝６７ａ、第１接続孔６５ｂ、第２接続孔６６ｂを形成する。この時、第１配線部３１に予め設けられた拡散防止層８３、８４の第２接続孔６６ａが設けられる部分はパターニングによって予め除去されている。第１接続孔６５ｂの形成と第２接続孔６６ｂの形成は並行して行うことが出来る。この時、酸化シリコン層である絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ、３９ｅ、４９ｅに対するエッチングレートが、拡散防止層８３、８４に対するエッチングレートより高くなるエッチング方法でエッチングを行う。このようにすることで、拡散防止層８４がエッチングストッパとなって、第１接続孔６５ｂと第２接続孔６６ｂを同時形成しても、先に第１接続孔６５ｂが配線に達することを避けられる。
図６（ｂ）に示す様に、窒化シリコンなどの絶縁材料からなる拡散バリア材料からなる第１拡散バリア膜７５１を形成する。
図６（ｃ）に示す様に、拡散バリア膜７５１をエッチバックして、底部に開口を有する窒化シリコン層７５０を形成する。窒化シリコン層７５０が、導電部材６８と第１半導体層３３との間の絶縁領域として機能する、拡散バリア領域６８２の絶縁層となる。
図６（ｄ）に示す様に、拡散防止層８４、絶縁体層３９ｄをエッチングして、 バリアメタルのタンタル層８１に達する第１貫通孔６５ａを形成する。また、絶縁体層４９ｅおよびバリアメタルの窒化チタン層８７をエッチングして、アルミニウム層８６に達する第２貫通孔６６ａを形成する。
図６（ｅ）に示す様に、タンタルなどの導電材料からなる拡散バリア材料からなる第２拡散バリア膜１６８２を形成する。第２拡散バリア膜１６８２が後に、拡散バリア領域６８２の一部であり、導電部材６８の一部でもある、拡散バリア領域６８２の導電層となる。第２拡散バリア膜１６８２と銅層８２の間にはタンタル層８１が位置している。このようにすることで、銅層８２のエッチングによる金属汚染を避けることできる。
図６（ｆ）に示す様に、第１貫通孔６５ａ、第２貫通孔６６ａ、連結溝に銅膜１６８１を埋め込む。銅膜１６８１とアルミニウム層８６の間には第２拡散バリア膜１６８２が位置している。このようにすることで、アルミニウム層８６が露出しても、第２貫通孔６６ａ内の銅がアルミニウム層８６に拡散することを避けることができる。その後、連結溝の外の余分なタンタル膜１６８２、銅膜１６８１をＣＭＰ法により除去して、導電部材６８が得られる。
＜第３実施形態＞
本実施形態は、第１配線部３１と第２配線部５１との間に第１素子部３０が位置する形態である。第２貫通部６６が第１半導体層３３および絶縁体層３９ｅを貫通しており、第１貫通部６５は絶縁体層３９ｅを貫通しているものの第１半導体層３３を貫通していない。
本実施形態の拡散バリア領域６８２は窒化シリコンなどの絶縁材料で構成されている。易拡散性金属領域６８１は銅を含み、第１貫通部６５、第２貫通部６６は、拡散防止層８３、８７を貫通して、銅層８２、８６と接触している。連結部６７はアルミニウム層とバリアメタルを含み、タングステンからなるビアプラグ８７を介して第１貫通部６５と第２貫通部６６とを接続している。
１０ 第１部分
３０ 第１素子部
３１ 第１配線部
２０ 第２部分
５０ 第２素子部
５１ 第２配線部
６８１ 易拡散性金属領域
６８２ 拡散バリア領域
６５ 第１貫通部
６６ 第２貫通部
６７ 連結部
６８ 導電部材

Claims (15)

  1. 第１半導体層を含む第１素子部と、
    第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、
    第２半導体層を含む第２素子部と、
    第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部と、を備え、
    前記第２配線部が、前記第１素子部と前記第２素子部の間であって、前記第１配線部と前記第２素子部の間に位置する半導体装置であって、
    前記第１半導体層および前記第１絶縁体層を貫通して前記第１導電体層と前記第２導電体層とを接続する導電部材をさらに備え、
    前記導電部材は、前記第１半導体層に対する拡散係数が、前記第１半導体層に対する酸素の拡散係数よりも大きい金属を含有する第１領域を有し、
    前記金属とは異なる材料を含有する第２領域が、少なくとも前記第１領域と前記第１半導体層との間および前記第１領域と前記第１絶縁体層との間に位置しており、
    前記材料に対する前記金属の拡散係数が、前記第１半導体層に対する前記金属の前記拡散係数および前記第１絶縁体層に対する前記金属の拡散係数よりも低いことを特徴とする半導体装置。
  2. 前記第２領域は前記第１導電体層および前記第２導電体層の少なくとも一方に接触する請求項１に記載の半導体装置。
  3. 前記第２領域は前記第１導電体層および前記第２導電体層の少なくとも一方と前記第１領域との間に位置する請求項１または２に記載の半導体装置。
  4. 前記導電部材は前記第１導電体層と前記第２導電体層との間に位置する第３絶縁体層を貫通し、前記第２領域は前記第１領域と前記第３絶縁体層との間に位置する請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記導電部材は、前記第１半導体層を貫通し前記第１導電体層に接触する第１貫通部と、前記第１半導体層を貫通し前記第２導電体層に接触する第２貫通部とを有し、前記第１貫通部および前記第２貫通部の各々が前記第１領域および前記第２領域を有する請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１貫通部と前記第２貫通部とを連結する連結部とを有し、前記連結部が前記第１領域および前記第２領域を有する請求項５に記載の半導体装置。
  7. 前記第１配線部は、前記第１絶縁体層よりも厚みが小さく、前記第１絶縁体層とは異なる絶縁体からなる絶縁体層を有する請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第２領域は、前記導電部材の一部を成す導電層と、前記導電層と前記第１半導体層の間に位置する絶縁層とを含む、請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第２領域と前記第１半導体層との間に絶縁体の領域が設けられている、または、前記第１半導体層に前記導電部材を囲む気体または真空の領域が設けられている請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記第１導電体層および前記第２導電体層の少なくとも一方はアルミニウム層である請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記金属は、金、銀および銅の少なくともいずれかであり、前記材料は、タンタル、窒化タンタル、炭化タンタル、チタン、窒化チタン、炭化チタン、タングステン、窒化タングステン、炭化タングステン、マンガン、窒化シリコン、炭化シリコンの少なくともいずれかであり、前記第１半導体層はシリコン層であり、前記第１絶縁体層は酸化シリコン層である請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記第２領域は前記導電部材の一部を成す導電層を有し、前記第１配線部は、前記金属と原子番号が同じ金属を含有し、バリアメタルを有するビアプラグが設けられた配線を有し、前記バリアメタルの厚みをＴ１、前記ビアプラグと同じ高さにおける前記導電層の厚みをＴ０として、Ｔ１＜Ｔ０である請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第２領域は前記導電部材の一部を成す導電層を有し、前記第１配線部は、前記金属と原子番号が同じ金属を含有し、バリアメタルを有するビアプラグが設けられた配線を有し、前記ビアプラグの幅をＤ１、前記バリアメタルの厚みをＴ１、前記ビアプラグと同じ高さにおける前記導電部材の幅をＤ０、前記ビアプラグと同じ高さにおける前記導電層の厚みをＴ０として、Ｔ０／Ｄ０＜Ｔ１／Ｄ１である請求項１乃至１１のいずれか１項に記載の半導体装置。
  14. 前記第２領域は前記導電部材の一部を成す導電層を有し、前記第１配線部に設けられたコンタクトプラグの幅をＤ１Ｃ、前記第２配線部に設けられたコンタクトプラグの幅をＤ２Ｃ、前記配線部に設けられた前記コンタクトプラグと同じ高さにおける前記導電層の厚みをＴＣとして、ＴＣ＜Ｄ１ＣかつＤ２Ｃ＜Ｄ１Ｃである請求項１乃至１１のいずれか１項に記載の半導体装置。
  15. 前記第１半導体層には光電変換素子が設けられている請求項１乃至１４のいずれか１項に記載の半導体装置。
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