ところで、例えばメモリセルやロジック回路が構成されたIC(Integrated Circuit)や、CMOSなどを含む制御ICと複合化されるパワーICとして用いられる横型の絶縁ゲートトランジスタ素子(LDMOS素子)は、微細化によって高集積とすることが求められている。すなわち、半導体層に構成されるLDMOS素子の体格のさらなる小型化、詳しくは半導体層の厚さ方向と略垂直な方向における小型化が求められている。
この小型化を図る手段として、タングステン(W)などによるプラグ技術が知られており、これにより、コンタクトプラグの径を例えば0.5μm以下と微細径とすることができる。しかしながら、特許文献1に示される構成のように、共通のコンタクトプラグにn+ソース層とp+拡散層が接続された構成では、コンタクトプラグを微細径とすると、製造ばらつきにより、例えばコンタクトプラグとn+ソース層との接触面積が小さく、オン抵抗(コンタクト抵抗)が高くなるという不具合や、コンタクトプラグがn+ソース層及びp+拡散層の一方と接続されないとい不具合が生じる恐れがある。
これに対し、n+ソース層とp+拡散層が互いに異なる微細径のコンタクトプラグと接続される構造を採用することも考えられる。しかしながら、n+ソース層とp+拡散層とで、別々のコンタクトプラグを形成する場合、半導体層上の絶縁膜をエッチングしてコンタクトホールを形成する際の露光工程でのアライメントのズレなどを考慮しなければならず、このような製造ばらつきを見込んで、n+ソース層とp+拡散層の形成領域に余裕(マージン)を持たせることとなる。すなわち、LDMOS素子の体格を小型化するのが困難である。
本発明は上記問題点に鑑み、横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置の製造方法を提供することを目的とする。
本発明に係る製造方法の対象とする半導体装置は、主表面を有する第1導電型の半導体層と、半導体層における主表面側の表層に形成された、第1導電型とは逆の第2導電型のベース領域と、ベース領域内の表層に形成された第1導電型の第1の高濃度領域と、ベース領域内に形成された、ベース領域よりも不純物濃度の高い第2導電型のベースコンタクト領域と、半導体層の主表面側の表層に、ベース領域とは離れて形成された第1導電型の第2の高濃度領域と、第1の高濃度領域と第2の高濃度領域との間で、ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、を有する横型絶縁ゲートトランジスタ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、第1の高濃度領域とベースコンタクト領域とに接続された第1のコンタクトプラグと、を備えている。そして、ベースコンタクト領域が、半導体層の主表面に略垂直な方向(以下、上下方向と示す)において第1の高濃度領域よりも主表面に対して下方であり、半導体層の主表面に沿う方向(以下、左右方向と示す)において、第1の高濃度領域と少なくとも一部が重なる位置に形成され、第1のコンタクトプラグが、絶縁膜及び第1の高濃度領域を貫通しつつベースコンタクト領域まで延設されていることを特徴とする。
上記半導体装置によれば、ベース領域内において、主表面側の表層に第1の高濃度領域が形成され、第1の高濃度領域よりも下方であって、左右方向において第1の高濃度領域と少なくとも一部が重なる位置に、ベースコンタクト領域が形成されている。そして、第1のコンタクトプラグが、絶縁膜及び第1の高濃度領域を貫通しつつベースコンタクト領域まで延設され、第1の高濃度領域とベースコンタクト領域に共通のプラグとなっている。したがって、第1のコンタクトプラグの径(絶縁膜における半導体層の主表面とは反対側の面での径、言い換えれば絶縁膜の上面での径、以下では上端径と示す)を小さくしても、第1の高濃度領域との接触面積を確保し、これにより、横型絶縁ゲートトランジスタ素子のオン抵抗(コンタクト抵抗)の増加を抑制することができる。また、ベースコンタクト領域との接触面積を確保して、ベース領域の電位を所定電位とし、横型絶縁ゲートトランジスタ素子の動作を安定化させることもできる。
また、ベースコンタクト領域は、第1の高濃度領域よりも下方であって、左右方向において第1の高濃度領域と少なくとも一部が重なる位置に形成されている。すなわち、上下方向において、第1の高濃度領域とベースコンタクト領域が並設されている。したがって、左右方向において、第1の高濃度領域とベースコンタクト領域が並設された従来の構成に比べて、左右方向の体格を小型化することができる。さらには、上下方向において、第1の高濃度領域とベースコンタクト領域が並設されており、これにより、コンタクトプラグが共通化されている。したがって、別々のコンタクトプラグを形成する場合よりも、左右方向の体格を小型化することができる。
上記半導体装置は、コンタクトプラグとしての、第2の高濃度領域と接続された第2のコンタクトプラグ、及び、ゲート電極と接続された第3のコンタクトプラグを備え、全てのコンタクトプラグは、上端径が略等しくされた構成としても良い。
コンタクトホール内に導電部材を埋め込んでなるコンタクトプラグは、その上端径が小さくなるほど、エッチングにより形成されるコンタクトホールの深さばらつきが大きくなる。したがって、上端径が異なる複数種類のコンタクトプラグを同一工程で形成する場合、上端径が大きなコンタクトホールの形成が完了しても、それよりも上端径の小さなコンタクトホールでは所定深さの途中までしか形成されていなことも起こりえる。これに対し、全てのコンタクトプラグの上端径を略等しくすると、エッチング時のばらつきの影響が各コンタクトホールで同様となるので、各コンタクトプラグと素子における対応する接続箇所との電気的な接続状態を確保しやすくなる。また、同一工程で各コンタクトプラグを形成できるので、製造工程を簡素化することができる。
この場合、絶縁膜として、第1のコンタクトプラグよりも浅いコンタクトプラグの形成領域には、第1のコンタクトプラグの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜が配置された構成とすることが好ましい。
これによれば、全てのコンタクトプラグの上端径が略等しくとも、絶縁膜の構成によって、各コンタクトプラグの深さを調整することができるので、例えば第1のコンタクトプラグのみが、半導体層側まで延設された構成とすることができる。
上記半導体装置は、第1のコンタクトプラグとして、絶縁膜における半導体層の主表面側の面における径(言い換えれば絶縁膜の下面での径、上端径に対応して下端径と示す)が、ベース領域の主表面における径よりも大きくされた段差形状のものを採用しても良い。これによれば、第1の高濃度領域とコンタクトプラグとの接触面積が増えるので、上端径を同一としながら、オン抵抗(コンタクト抵抗)をより低減することができる。
上記半導体装置は、第1のコンタクトプラグとして、下端径及びベース領域内における部位の径が、上端径よりも拡径されたものを採用しても良い。
これらによれば、第1の高濃度領域を形成後、第1のコンタクトプラグに対応するコンタクトホールを形成し、イオン注入により、コンタクトホールを介してベースコンタクト領域を形成する場合に、コンタクトホールにおける第1の高濃度領域の部位にイオンが注入されるのを抑制することができる。すなわち、オン抵抗(コンタクト抵抗)の増加を抑制することができる。
この場合、第1のコンタクトプラグの形成領域における絶縁膜には不純物が添加され、半導体層の主表面側に近い部位ほど不純物濃度が高くされた構成としても良い。同一の絶縁膜中においては、添加された不純物濃度が高いほど、エッチングレートが速くなる。したがって、上記したように、絶縁膜中の不純物濃度により、コンタクトホールにおける第1の高濃度領域の部位にイオンが注入されるのを抑制し、オン抵抗(コンタクト抵抗)の増加を抑制することができる。なお、このような絶縁膜としては、例えばBPSGやPSGを採用することができる。
上記半導体装置は、横型絶縁ゲートトランジスタ素子として、第1の高濃度領域がソース領域、第2の高濃度領域がドレイン領域である横型DMOS素子(以下、LDMOS素子と示す)を採用することが好ましい。LDMOS素子は、CMOSなどの他の素子との工程整合性が良いので、車両制御用ECU(Electric Control Unit)や各種民生機器の制御に用いられるパワーICとして好適である。
なお、この場合、半導体層に構成されたCMOSトランジスタ素子を備え、コンタクプラグとしての、CMOSトランジスタ素子と接続されたCMOSトランジスタ素子用のコンタクトプラグを備える構成としても良い。
CMOSトランジスタ(特に微細CMOSトランジスタ)と接続されるコンタクトプラグは、その上端径が小さいが、これによれば、LDMOS素子とこのようなCMOSトランジスタとの集積化も可能である。そして、製造工程を簡素化することができる。
また、CMOSトランジスタ素子以外にも、例えば、半導体層に構成されたバイポーラトランジスタ素子を備え、コンタクプラグとしての、バイポーラトランジスタ素子と接続されたバイポーラトランジスタ素子用のコンタクトプラグを備える構成としても良い。
これによれば、第1のコンタクトプラグの形状を、絶縁膜の主表面側の面における径が、ベース領域の主表面における径よりも大きくされた段差形状とすることができる。したがって、上端径を同一としながら、第1の高濃度領域とコンタクトプラグとの接触面積を増やして、オン抵抗(コンタクト抵抗)をより低減することができる。なお、等方性エッチングには、例えばフッ酸などの、絶縁膜と半導体層とのレート差が大きいものを採用することができる。
次に、上記半導体装置を対象とする、本発明に係る製造方法を説明する。
請求項1に記載の半導体装置の製造方法は、主表面を有する第1導電型の半導体層に対し、少なくとも横型絶縁ゲートトランジスタ素子を含む素子を形成する素子形成工程と、半導体層の主表面上に形成した絶縁膜を同一表面から貫通し、素子と接続される複数のコンタクトプラグを形成するプラグ形成工程とを備えている。そして、素子形成工程として、第1導電型とは逆の第2導電型のベース領域が主表面側の表層に形成された半導体層に対し、イオン打ち込み法により、主表面側から不純物を導入し、ベース領域内の表層に第1導電型の第1の高濃度領域を形成する工程と、第1の高濃度領域の形成後、半導体層上に絶縁膜を形成し、エッチングにより、絶縁膜における半導体層の主表面とは反対側の面での径(上端径)が略等しく、第1の高濃度領域を貫通しつつ絶縁膜からベース領域内の第1の高濃度領域よりも主表面に対して下方の領域まで到達する第1のコンタクトホールを含む複数のコンタクトホールを形成する工程と、前記コンタクトホールの形成後、イオン打ち込み法により、コンタクトホールを介して半導体層に不純物を導入し、ベース領域内であって、半導体層の主表面に略垂直な方向において第1の高濃度領域よりも主表面に対して下方であり、半導体層の主表面に沿う方向において、第1の高濃度領域と少なくとも一部が重なる位置に、ベース領域よりも不純物濃度の高い第2導電型のベースコンタクト領域を形成する工程を含み、プラグ形成工程では、コンタクトホール内に導電部材を埋め込んで、第1の高濃度領域及びベースコンタクト領域に接する第1のコンタクトプラグを含む複数のコンタクトプラグを形成し、コンタクトホールを形成する工程において、絶縁膜として、第1のコンタクトホールよりも浅いコンタクトホールの形成領域に、第1のコンタクトホールの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜を選択的に形成することを特徴とする。
本発明の製造方法によって得られる半導体装置の作用効果は、段落〔0008〕〜〔0014〕に記載したとおりである。
この場合、請求項2に記載のように、コンタクトホールを形成する工程において、第1のコンタクトプラグの形成領域に、半導体層の主表面に近い部位ほど添加された不純物の濃度が高い絶縁膜を形成すると良い。
同一の絶縁膜中においては、添加された不純物濃度が高いほど、エッチングレートが速くなる。したがって、本発明によれば、コンタクトホールの、絶縁膜における形状を、半導体層の主表面に近いほど拡径された形状とすることができる。そして、これにより、ベースコンタクト領域を形成する際に、コンタクトホールにおける第1の高濃度領域の部位にイオンが注入されるのを抑制し、オン抵抗(コンタクト抵抗)の増加を抑制することができる。なお、このような絶縁膜としては、例えばBPSGやPSGを採用することができる。
また、請求項3に記載のように、コンタクトホールを形成する工程において、異方性エッチング後、異方性エッチングと同一のマスクを用い、絶縁膜及び半導体層を等方性エッチングして第1のコンタクトホールを形成し、ベースコンタクト領域を形成する工程において、エッチング時と同じマスクを用い、イオン打ち込み法により、第1のコンタクトホールを介して半導体層にベースコンタクト領域を形成しても良い。
これによれば、第1のコンタクトプラグの径を、少なくとも第1の高濃度領域の壁面部位よりも上方で、マスクの開口径よりも大きくすることができる。そして、これにより、ベースコンタクト領域を形成する際に、コンタクトホールにおける第1の高濃度領域の部位にイオンが注入されるのを抑制し、オン抵抗(コンタクト抵抗)の増加を抑制することができる。
以下、本発明の実施の形態を図に基づいて説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置のうち、LDMOS素子形成領域の一部の概略構成を示す断面図である。
図1に示す半導体装置100は、半導体基板10に構成された素子として、横型絶縁ゲートトランジスタ素子である横型DMOS素子(Lateral Double Diffusion MOS-FET、以下LDMOS素子と示す)を有している。
半導体基板10は、特許請求の範囲に記載の第1導電型の半導体層に相当するものであり、本実施形態においては、例えば不純物濃度が1×1016cm−3程度のN導電型(N)のバルク単結晶シリコン基板を採用している。以下においては、半導体基板10の厚さ方向を上下方向とし、この厚さ方向に略垂直な方向(半導体基板10の主表面10aに沿う方向)を左右方向とする。なお、半導体層としては、上下方向における半導体基板の一部を採用することもできる。
半導体基板10には、主表面10a側の表層の一部に、例えば不純物濃度が1×1017cm−3程度のP導電型(P)のベース領域11が形成されている。そして、ベース領域11内の表層には、N導電型(N+)のソース領域12が形成されている。このソース領域12は、特許請求の範囲に記載の第1の高濃度領域に相当し、その不純物濃度としては、後述する第1コンタクトプラグ31との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、1×1020cm−3程度となっている。
また、ベース領域11内には、主表面10aに対し、上下方向においてソース領域12よりも下方で、且つ、左右方向において少なくとも一部がソース領域12と重なる位置に、p導電型(p+)のベースコンタクト領域13が形成されている。このベースコンタクト領域13は、ベース領域11における第1コンタクトプラグ31との接続領域であり、その不純物濃度は、第1コンタクトプラグ31との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、左右方向において、ベースコンタクト領域13のほぼ全域がソース領域12と重なるようになっており、その不純物濃度は1×1020cm−3程度となっている。このように、ソース領域12とベースコンタクト領域13は、ベース領域11内で、上下方向に並んで配置されている。
半導体基板10の主表面10a側の表層には、ベース領域11とは離れて例えば不純物濃度が1×1020cm−3程度のN導電型(N+)のドレイン領域14が形成されている。このドレイン領域14が、特許請求の範囲に記載の第2の高濃度領域に相当する。そして、ソース領域12とドレイン領域14とに挟まれたベース領域11の部分が、LDMOS素子のチャネル形成領域となっている。すなわち、本実施形態においては、LDMOS素子としてNチャネル型のLDMOS素子が形成されている。なお、半導体基板10の主表面10a側の表層に、半導体基板10よりも高濃度のN導電型(N)のドリフト領域が形成され、このドリフト領域内の表層に、ドレイン領域14が形成された構成としても良い。
また、半導体基板10の主表面10a上におけるベース領域11とドレイン領域14との間の部位にはLOCOS酸化膜15が形成され、このLOCOS酸化膜15とソース領域12との間に位置する半導体基板10とベース領域11の上方には、ゲート絶縁膜16を介してゲート電極17が形成されている。
そして、半導体基板10の主表面10a上におけるコンタクトプラグ30の形成領域を除く部位には、ゲート絶縁膜16を介して半導体基板10の主表面10a上に配置されたゲート電極17を覆うように絶縁膜20が形成されている。本実施形態では、図1に示すように、ソース領域14上に、第2コンタクトプラグ32に隣接しつつその周囲を取り囲むように第1絶縁膜21が形成されている。また、ゲート電極17上に、第3コンタクトプラグ33に隣接しつつその周囲を取り囲むように第2絶縁膜22が形成されている。そして、第1絶縁膜21と第2絶縁膜22を覆うように、半導体基板10の主表面10a上に、第3絶縁膜23が形成されている。これら絶縁膜21〜23としては、コンタクトプラグ30の形成に際し、第3絶縁膜23よりも第1絶縁膜21及び第2絶縁膜22のほうが、エッチングレートの遅い材料の組み合わせを適宜選択して採用することができる。すなわち、第1コンタクトプラグ31よりも浅いコンタクトプラグ30(32,33)の形成領域には、第1コンタクトプラグ31の形成領域における絶縁膜21よりもエッチングレートの遅い絶縁膜22,23が配置されている。本実施形態では、コンタクトプラグ30の形成にCF4(テトラフルオロカーボン)などのフルオロカーボン系による異方性ドライエッチングを用いるため、第1の絶縁膜21としてシリコン窒化膜、第2の絶縁膜22としてTEOS膜、第3の絶縁膜23としてBPSG膜(又はPSG膜)を採用している。なお、エッチング時にゲート電極17を突きつけないのであれば、第1絶縁膜21と第2絶縁膜22の構成を同一としても良い。また、第3の絶縁膜23を単層ではなく、多層構造としても良い。
この絶縁膜20には、その上面20aから貫通し、半導体基板10に構成された素子と接続される、複数のコンタクトプラグ30が形成されている。このコンタクトプラグ30として、3つのコンタクトプラグ31〜33が、LDMOS素子と接続されている。第1コンタクトプラグ31は、特許請求の範囲に記載の第1のコンタクトプラグに相当し、絶縁膜20(第3絶縁膜23)及びソース領域12を貫通しつつ、下端がベースコンタクト領域13まで延設されている。すなわち、ソース領域12及びベースコンタクト領域13と接続されている。また、第2コンタクトプラグ32は、特許請求の範囲に記載の第2のコンタクトプラグに相当し、絶縁膜20(第3絶縁膜23及び第1絶縁膜21)を貫通して、下端がドレイン領域14と接続されている。また、第3コンタクトプラグ33は、特許請求の範囲に記載の第3のコンタクトプラグに相当し、絶縁膜20(第3絶縁膜23及び第2絶縁膜22)を貫通して、下端がゲート電極17と接続されている。これらコンタクトプラグ31〜33においては、上下方向の深さが、図1に示すように、第1コンタクトプラグ31が最も深く、第3コンタクトプラグ33が最も浅くなっている。
本実施形態では、第1コンタクトプラグ31が、左右方向において、ソース領域12の略中心位置を貫通し、ベースコンタクト領域13の略中心位置で接している。また、各コンタクトプラグ31〜33を含む全てのコンタクトプラグ30として、タングステン(W)プラグを採用している。すなわち、コンタクトプラグ30における絶縁膜20の上面20aでの径(以下、上端径と示す)が微細径(例えば0.5μm以下)となっている。そして、全てのコンタクトプラグ30における上端径が互いに略等しくなっている。すなわち、各コンタクトプラグ31〜33における上端径も互いに略等しくなっている。なお、図1に示す符号41〜43は、絶縁膜20の上面20a上に配置され、各コンタクトプラグ31〜33における上端と接続された配線を示している。
このように構成される半導体装置100は、例えば以下に示す製造方法により形成することができる。図2は、図1に示す半導体装置の製造工程のうち、絶縁膜までの形成工程を説明するための断面図である。図3は、図1に示す半導体装置の製造工程のうち、コンタクトプラグの形成工程を示す断面図である。
先ず、フォトリソグラフィやイオン打ち込み法など周知の半導体プロセスにより、主表面10aを有するN導電型(N)の半導体基板10に対し、LDMOS素子を含む素子を形成する。本実施形態では、図2に示すように、周知のLOCOS形成技術によりLOCOS酸化膜15を形成し、例えば熱酸化によって半導体基板10の主表面10aにゲート絶縁膜16を形成する。そして、LOCOS酸化膜15及びゲート絶縁膜16上に多結晶シリコンを堆積させ、リンなどの不純物を導入した後、パターニングしてゲート電極17を形成する。この後、ゲート電極17をマスクとして、イオン打ち込み法により、図2に示すように、半導体基板10の主表面10aの表層に、P導電型(P)のベース領域11、N導電型(N+)のソース領域12、及びN導電型(N+)のドレイン領域13をそれぞれ形成する。さらに、イオン打ち込み法(高加速インプラ)により、ソース領域12の下方に濃度のピークが存在し、左右方向においてソース領域12と少なくとも一部が重なるように、P導電型(P+)のベースコンタクト領域13を形成する。なお、イオン打ち込み法により、ベースコンタクト領域13を形成した後に、ソース領域12を形成することもできる。また、ベース領域11,ソース領域12、ベースコンタクト領域13,及びドレイン領域14を形成した後に、LOCOS酸化膜15,ゲート絶縁膜16,及びゲート電極17を形成することもできる。
次に、半導体基板10の主表面10a上に、CVD法などを用いて絶縁膜20を形成する。本実施形態では、ソース領域14における第2コンタクトプラグ32との接続部位を被覆するように、第1絶縁膜21を、図2に示すようにソース領域14上に選択的に形成する。また、ゲート電極17における第3コンタクトプラグ33との接続部位を被覆するように、第2絶縁膜22を、図2に示すようにゲート電極17上に選択的に形成する。そして、これらを形成した後に、半導体基板10の主表面10a全域を覆うように、第3絶縁膜23を形成する。なお、本実施形態では、コンタクトプラグ30の形成にCF4(テトラフルオロカーボン)などのフルオロカーボン系による異方性ドライエッチングを用いるため、第1の絶縁膜21としてシリコン窒化膜、第2の絶縁膜22としてTEOS膜、第3の絶縁膜23としてBPSG膜(又はPSG膜)を形成する。そして、CMP法などにより、第3絶縁膜23の表面を平坦化することで、図2に示す絶縁膜20が形成される。
次に、絶縁膜20をその上面20aから貫通し、素子と接続される複数のコンタクトプラグ30を形成する。この工程では、先ず絶縁膜20の上面20a上に、フォトリソグラフィにより図示しないマスクを形成し、このマスクを介してエッチングを施す。本実施形態では、各コンタクトプラグ30に対応するマスクの開口部の径を略等しくし、異方性ドライエッチング(具体的には反応性イオンエッチング)により、同一工程で全てのコンタクトプラグ30に対応するコンタクトホールを形成する。すなわち、図3に示すように、第1コンタクトプラグ31に対応する第1コンタクトホール34、第2コンタクトプラグ32に対応する第2コンタクトホール35、及び第3コンタクトプラグ33に対応する第3コンタクトホール35を同一工程で形成する。
ここで、上記したように、ソース領域14上には第1絶縁膜21が、ゲート電極17上には第2絶縁膜22が配置されている。したがって、絶縁膜20としてエッチングレートの速い第3絶縁膜23のみの領域をエッチングしてなる第1コンタクトホール34の深さを、絶縁膜20として第3絶縁膜23よりもエッチングレートの遅い第1絶縁膜21,第2絶縁膜22を含む領域をエッチングしてなる第2コンタクトホール35,第3コンタクトホール36の深さよりも深くすることができる。これにより、第2コンタクトホール35がソース領域14まで到達し、第3コンタクトホール36がゲート電極17まで到達した時点で、第1コンタクトホール34が絶縁膜20とともにソース領域12も貫通し、ベースコンタクト領域13に到達した状態とすることができる。なお、本実施形態では、コンタクトホール34〜36を含む各コンタクトホールが、底部側ほど径の小さい順テーパ形状となっているが、その形状は上記例に限定されるものではない。深さ方向で径がほぼ一定の垂直形状としても良いし、底部側ほど径の大きい逆テーパ形状としても良い。
エッチング後、コンタクトホール34〜36を含む各コンタクトホール内に、タングステン(W)を成長させ、必用に応じてCMPやエッチバックして、各コンタクトホール内にWを埋め込んでなるコンタクトプラグ30を形成する。後は、周知の半導体プロセスにより、配線41〜43や図示しない保護膜などを形成する。以上により、図1に示す半導体装置100を形成することができる。
次に、本実施形態に係る半導体装置100及びその製造方法の効果について説明する。先ず本実施形態では、ベース領域11内において、主表面10a側の表層にソース領域12が形成され、ソース領域12よりも下方で、左右方向においてソース領域12と少なくとも一部が重なる位置に、ベースコンタクト領域13が形成されている。そして、第1コンタクトプラグ31が、絶縁膜20及びソース領域12を貫通しつつベースコンタクト領域13まで延設され、ソース領域12とベースコンタクト領域13に共通のプラグとなっている。したがって、製造ばらつきが生じても、上端径が微細である第1コンタクトプラグ31とソース領域12との接触面積を確保し、これにより、LDMOS素子のオン抵抗(コンタクト抵抗)の増加を抑制することができる。また、第1コンタクトプラグ31とベースコンタクト領域13との接触面積も確保することができるので、ベース領域の電位を所定電位(ソース領域12と同電位)とし、LDMOS素子の動作を安定化させることもできる。特に本実施形態では、第1コンタクトプラグ31が、左右方向において、ソース領域12の略中心位置を貫通し、ベースコンタクト領域13の略中心位置で接するので、製造ばらつきが生じても、第1コンタクトプラグ31とソース領域12及びベースコンタクト領域13との接触面積をそれぞれ確保することができる。
また、ベースコンタクト領域13は、ソース領域12よりも下方で、左右方向においてソース領域12と少なくとも一部が重なる位置に形成されている。すなわち、上下方向において、ソース領域12とベースコンタクト領域13が並設されている。したがって、左右方向において、ソース領域12とベースコンタクト領域13が並設された従来の構成に比べて、左右方向の体格を小型化することができる。さらには、上下方向において、ソース領域12とベースコンタクト領域13が並設され、2つの領域12,13は第1コンタクトプラグ31と接続されている。すなわち、コンタクトプラグが共通化されている。したがって、別々のコンタクトプラグを形成する場合よりも、左右方向の体格を小型化することができる。
以上から、本実施形態に示すLDMOS素子は、微細化、すなわち高集積化することができるので、メモリセルやロジック回路が構成されたIC(Integrated Circuit)や、CMOSなどを含む制御ICと複合化されるパワーICとして好適である。
また、コンタクトプラグ30は、その上端径が微細化するほど、ラジカルなどの活性種などがホール内に入り難くなり、エッチングにより形成されるコンタクトホールの深さばらつきが大きくなる。したがって、上端径が異なる複数種類のコンタクトプラグ30を形成する場合、一部のコンタクトホールの形成が完了しても、それよりも上端径の小さなコンタクトホールでは所定深さの途中までしか形成されていなことも起こりえる。これに対し、本実施形態では、全てのコンタクトプラグ30の上端径を略等しくするため、エッチング時のばらつきの影響が各コンタクトホールで同様となる。したがって、各コンタクトプラグ30と素子における対応する接続箇所との電気的な接続状態を確保しやすくなる。また、製造工程を簡素化することができる。
また、本実施形態では、絶縁膜20の構成を、形成されるコンタクトプラグ30の深さに応じて異なるものとしている。具体的には、第1コンタクトプラグ31よりも浅いコンタクトプラグ30(32,33)の形成領域には、第1コンタクトプラグ31の形成領域における絶縁膜21よりもエッチングレートの遅い絶縁膜22,23を配置している。したがって、上記したように、全てのコンタクトプラグ30の上端径を互いに略等しくしながらも、コンタクトプラグ30の深さに差を設けることができる。これにより、各コンタクトプラグ30と素子における対応する接続箇所との電気的な接続状態を確保することができる。
以上から、全てのコンタクトプラグ30の上端径を互いに略等しくしながらも、コンタクトプラグ30の深さに差を設けることができるので、半導体基板10に、LDMOS素子とともにCMOS素子やバイポーラ素子が集積化された半導体装置100としても、各コンタクトプラグ30を同一工程で形成することができる。したがって、製造工程を簡素化することができる。特に、LDMOS素子は、工程整合性の点からも、CMOSなどの他の素子との集積化に好適である。
なお、本実施形態では、異方性ドライエッチング(反応性イオンエッチング)により形成されるコンタクトホールの形状、すなわちコンタクトプラグ30の形状が、底部側ほど径の小さい順テーパ形状である例を示した。しかしながら、絶縁膜20(第1絶縁膜23)と半導体基板10とでは構成材料が異なるので、絶縁膜20よりも半導体基板10のほうがエッチングレートの遅い条件とすれば、図4に示すように、第1コンタクトプラグ31の形状を、絶縁膜20の下面20bにおける径が、ベース領域12の主表面10aにおける径よりも大きくされた段差形状とすることができる。例えば、第3絶縁膜23を構成するBPSG膜(PSG膜)中における不純物濃度を高くするほど、エッチングレートが速くなるので、半導体基板10とのエッチングレート差が大きくなり、第1コンタクトプラグ31を、段差部31aを有する段差形状とすることができる。このように、段差形状の第1コンタクトプラグ31を採用すると、上端径を同一としながら、ソース領域12と第1コンタクトプラグ31との接触面積を増やすことができるので、オン抵抗(コンタクト抵抗)をより低減することができる。図4は、第1コンタクトプラグの変形例を示す第1コンタクトプラグ周辺の拡大断面図である。なお、第1コンタクトプラグ31を段差形状とする場合、他のコンタクトプラグ30も第1コンタクトプラグ31における絶縁膜20の部分同様に、拡径された形状となる。
(第2実施形態)
次に、本発明の第2実施形態を、図5に基づいて説明する。図5は、第2実施形態に係る半導体装置の製造工程のうち、コンタクトプラグの形成工程を示す断面図であり、(a)は異方性エッチング工程、(b)は等方性エッチング工程を示している。図5は、図4に対応している。
第2実施形態に係る半導体装置及びその製造方法は、第1実施形態に示した半導体装置及びその製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第1実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第1実施形態においては、異方性ドライエッチング(反応性イオンエッチング)のみにより、図4に示したように、第1コンタクトプラグ31(第1コンタクトホール34)を段差形状とする例を示した。これに対し、本実施形態では、各コンタクトホールを形成する際に、図5(a)に示すように、先ず異方性エッチングを実施する。そして、これにより、ベースコンタクト領域13まで到達し、底部側ほど径の小さい順テーパ形状の仮コンタクトホール34aを形成する。なお、図5(a)に示す符号50は、例えばフォトレジストからなるマスクである。次に、図5(b)に示すように、同一のマスク50を用い、フッ酸などで等方性エッチングを行って選択的に絶縁膜20をエッチングする。これにより、絶縁膜20の部分が左右方向に拡径され、図5(b)に示すように、第1コンタクトホール34の形状を、絶縁膜20の下面20bにおける径が、ベース領域12の主表面10aにおける径よりも大きくされた段差形状とすることができる。なお、第1コンタクトプラグ31を段差形状とする場合、他のコンタクトプラグ30も第1コンタクトプラグ31における絶縁膜20の部分同様に、マスク50の開口径よりも上端径が拡径された形状となる。
このように、本実施形態に示す製造方法によっても、第1のコンタクトプラグ31の形状を、図4に示したように段差部31aを有する段差形状とすることができる。したがって、上端径を同一としながら、ソース領域12と第1コンタクトプラグ31との接触面積を増やすことができるので、オン抵抗(コンタクト抵抗)をより低減することができる。
(第3実施形態)
次に、本発明の第3実施形態を、図6及び図7に基づいて説明する。図6は、第3実施形態に係る半導体装置の製造工程のうち、コンタクトホール形成工程を示す断面図である。図7は、製造工程のうち、ベースコンタクト領域形成工程を示す断面図である。なお、図6及び図7は、図4に対応している。
第3実施形態に係る半導体装置の製造方法は、第1実施形態に示した半導体装置及びその製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第1実施形態においては、ベースコンタクト領域13を形成した後に、第1コンタクトホール34を含む各コンタクトホールを形成する例を示した。これに対し、本実施形態では、先ず半導体基板10の主表面10aの表層に、P導電型(P)のベース領域11、N導電型(N+)のソース領域12、及びN導電型(N+)のドレイン領域13(図6ではは図示略)をそれぞれ形成する。そして、図6に示すように、ベースコンタクト領域13を形成する前に、マスク50を介して例えば異方性ドライエッチングにより、各コンタクトホール(図6では第1コンタクトホール34のみを図示)を形成する。この時点で、第1コンタクトホール34は、図6に示すように、ソース領域12を貫通し、その底部が、ベース領域11内であってソース領域12よりも下方の位置(後にベース領域13が形成される部位)まで延設された状態となる。
そして、図7に示すように、同一のマスク50を用い、形成された第1コンタクトホール34を介して、イオン打ち込み法により、ソース領域12の下方に濃度のピークが存在し、左右方向においてソース領域12と少なくとも一部が重なるように、P導電型(P+)のベースコンタクト領域13を形成する。この後、各コンタクトホール内にWを埋め込んでなるコンタクトプラグ30を形成し、周知の半導体プロセスにより、配線41〜43や図示しない保護膜などを形成する。
なお、図示しないが、本実施形態においても、絶縁膜20の構成を、形成されるコンタクトプラグ30の深さに応じて異なるものとしている。具体的には、第1コンタクトプラグ31よりも浅いコンタクトプラグ30(32,33)の形成領域には、第1コンタクトプラグ31の形成領域における絶縁膜21よりもエッチングレートの遅い絶縁膜22,23を配置している。このような製造方法を用いても、図1に示す半導体装置100を形成することができる。
また、本実施形態においては、第1コンタクトホール34を介してイオンを打ち込み、ベースコンタクト領域13を形成するため、イオン打ち込みを高加速で行わなくとも良い(高加速インプラとしなくとも良い)。したがって、第1実施形態に示した製造方法に比べて、ベースコンタクト領域13の形成時間を短縮することができる。また、第1コンタクトホール34の形成後に、ベースコンタクト領域13を形成するため、マスク50を共通化し、製造工程を簡素化することができる。
(第4実施形態)
次に、本発明の第4実施形態を、図8に基づいて説明する。図8は、第4実施形態に係る半導体装置の製造工程のうち、ベースコンタクト領域形成工程を示す断面図である。なお、図8は、図4に対応している。
第4実施形態に係る半導体装置及びその製造方法は、上記実施形態に示した半導体装置及びその製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第3実施形態においては、ソース領域12を貫通する第1コンタクトホール34を形成した後、第1コンタクトホール34を介して、イオン打ち込み法により、ベースコンタクト領域13を形成する例を示した。しかしながら、第1コンタクトホール34の形状が、図7に示したように、底部側ほど縮径された順テーパ形状であった。このように順テーパ形状や深さ方向において径がほぼ一定の垂直形状の場合、ベースコンタクト領域13を形成すべくイオン注入の際に、第1コンタクトホール34におけるソース領域12の部位(壁面部位)にイオンが注入され、これにより、オン抵抗(コンタクト抵抗)が増加することも考えられる。
そこで、本実施形態では、第1コンタクトプラグ31(第1コンタクトホール34)の形成領域における絶縁膜20(第3絶縁膜23)を、裏面20bに近い部位ほど添加された不純物の濃度が高い絶縁膜としている。このような絶縁膜としては、例えばBPSGやPSGを採用することができる。したがって、このような絶縁膜20を異方性ドライエッチングすると、不純物濃度の高い部位ほどエッチングレートが速くなるため、図8に示すように、第1コンタクトホール34の形状を、絶縁膜20において裏面20b側ほど拡径された逆テーパ形状で、半導体基板10(ベース領域11内)における径が上端径(上面20aにおける径)よりも拡径された形状とすることができる。なお、第1コンタクトプラグ31を上記形状とする場合、他のコンタクトプラグ30も第1コンタクトプラグ31における絶縁膜20の部分同様に、逆テーパ形状となる。
したがって、このような形状の第1コンタクトホール34を介して、ベースコンタクト領域13を形成すべくイオン注入を行えば、図8に示すように、第1コンタクトホール34における上部側の壁面が壁となるため、第1コンタクトホール34におけるソース領域12の部位(壁面部位)にイオンが注入されるのを抑制することができる。そして、これにより、オン抵抗(コンタクト抵抗)の増加を抑制することができる。
なお、図8に示した構成以外にも、第1コンタクトホール34におけるソース領域12の部位(壁面部位)にイオンが注入されるのを抑制することができる。例えば各コンタクトホールを形成する際に、図9(a)に示すように、例えばフォトレジストからなるマスク50を用いて、先ず異方性エッチングを実施する。そして、これにより、ソース領域12を貫通しつつ後にベース領域13が形成される部位まで到達し、底部側ほど径の小さい順テーパ形状の仮コンタクトホール34bを形成する。次に、図9(b)に示すように、同一のマスク50を用い、等方性エッチングを行って深さ方向全体で仮コンタクトホール34bを拡径させ、順テーパ形状の第1コンタクトホール34とする。この際、図9(b)に示すように、マスク50の開口径よりも、第1コンタクトホール34におけるソース領域12の壁面部位の径のほうが大きくなるまで等方性エッチングを行う。なお、第1コンタクトプラグ31を上記形状とする場合、他のコンタクトプラグ30も第1コンタクトプラグ31における絶縁膜20の部分同様に、マスク50の開口径よりも、各コンタクトプラグ30の上端径のほうが広がった形状となる。そして、図10に示すように、同一のマスク50を用い、イオン打ち込み法により、第1のコンタクトホール34を介してベースコンタクト領域13を形成する。このとき、マスク50が壁となるため、第1コンタクトホール34におけるソース領域12の部位(壁面部位)にイオンが注入されるのを抑制することができる。そして、これにより、オン抵抗(コンタクト抵抗)の増加を抑制することができる。図9は、変形例の製造工程を示す断面図であり、(a)は異方性エッチング工程、(b)は等方性エッチング工程を示している。図10は、変形例の製造工程を示す断面図であり、ベースコンタクト領域形成工程を示している。なお、図9,10は、図4に対応している。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
本実施形態においては、横型絶縁ゲートトランジスタ素子として、LDMOS素子の例を示した。しかしながら、横型のIGBT素子を採用することもできる。
本実施形態では、半導体基板10に構成される素子として、Nチャネル型のLDMOS素子のみを示した。しかしながら、Pチャネル型のLDMOS素子のみを有する構成としても良いし、Nチャネル型とPチャネル型をともに有する構成としても良い。素子として複数のLDMOS素子を有する場合には、少なくとも1つのLDMOS素子に上記した構成(ソース領域12の下方にベースコンタクト領域13)を適用すれば良いが、より多くのLDMOS素子に上記構成を適用することで、左右方向の体格を効果的に小型化することができる。
また、複数のLDMOS素子を有し、且つ、Nチャネル型とPチャネル型をともに有する場合には、Nチャネル型及びPチャネル型のいずれか一方のみに、上記構成を採用しても良い。一般に、Nチャネル型はPチャネル型に比べてオン抵抗を低減できるものの破壊耐量が低く、Pチャネル型はNチャネル型に比べて破壊耐量が高いもののオン抵抗が高い。したがって、例えばNチャネル型のみに上記構成を採用すると、Nチャネル型の破壊耐量を向上しつつ、マスク枚数の増加を抑制することができる。また、例えばPチャネル型のみに上記構成を採用すると、Pチャネル型のオン抵抗を低減しつつ、マスク枚数の増加を抑制することができる。
なお、第3実施形態又は第4実施形態に示した製造方法を適用した場合、各コンタクトホールを介して、ベースコンタクト領域13を形成すべき不純物がイオン注入されることとなる。したがって、上記不純物が導入された状態で、所定の不純物濃度を確保できるように、ベースコンタクト領域13以外の領域の不純物濃度を予め設定しておけば良い。ただし、Nチャネル型のLDMOS素子(横型絶縁ゲートトランジスタ素子)とPチャネル型のLDMOS素子(横型絶縁ゲートトランジスタ素子)の両方に上記構成(ソース領域12の下方にベースコンタクト領域13)を適用する場合、第3実施形態又は第4実施形態に示した製造方法では、それぞれのベースコンタクト領域13の濃度設定が困難である。したがって、この場合には、第1実施形態に示した製造方法を適用すればよい。
また、本実施形態においては、絶縁膜20の構成を、形成されるコンタクトプラグ30の深さに応じて異なるものとすることで、各コンタクトプラグ30の上端径が互いに略等しくしながらも、深さの異なるコンタクトプラグ30を形成する例を示した。しかしながら、図11に示すように、各コンタクトプラグ30の上端径を互いに異なる径とすることで、各コンタクトプラグ30の形成領域における絶縁膜20の構成を同一の絶縁膜24からなるものとしても、深さの異なるコンタクトプラグ30を形成することもできる。ただし、各コンタクトプラグ30は上記したように微細径であり、上端径の違いだけでは深さに大きな差を設けることは困難である。したがって、好ましくは本実施形態に示したように、絶縁膜20の構成を、形成されるコンタクトプラグ30の深さに応じて異なるものとすると良い。図11は、その他変形例を示す断面図である。