JP2021150574A - 半導体装置 - Google Patents

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recess
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insulator
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English (en)
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潤一 柴田
Junichi Shibata
潤一 柴田
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】ダイシングに起因する不良が低減する半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の素子領域と、第１の素子領域を囲む第１の周辺領域と、第１の素子領域と第１の周辺領域に設けられ、第１の周辺領域に第１の凹部を含む第１の絶縁体領域と、第１の素子領域に設けられた第１の金属層と、第１の周辺領域の第１の絶縁体領域の中に設けられ、第１の素子領域を囲む環状の第１の導電体と、を含む第１の基板と、第２の素子領域と、第２の素子領域を囲む第２の周辺領域と、第２の素子領域と第２の周辺領域に設けられ、第２の周辺領域に第１の凹部と対向する第２の凹部を含み、第１の絶縁体領域に接する第２の絶縁体領域と、第２の素子領域に設けられ、第１の金属層に接する第２の金属層と、第２の周辺領域の第２の絶縁体領域の中に設けられ、第２の素子領域を囲む環状の第２の導電体と、を含む第２の基板と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
貼合技術は、それぞれに集積回路が形成された２枚のウェハを貼り合わせることにより、高機能又は高集積の半導体デバイスを実現する。例えば、メモリセルアレイが形成された半導体ウェハと、メモリセルアレイを制御する制御回路が形成された半導体ウェハを貼り合わせる、その後、熱処理を加えて接合された半導体ウェハを、ダイシングにより複数のチップに分割することで、高機能又は高集積の半導体メモリが実現できる。
特開２０１９−１４０１７８号明細書
本発明が解決しようとする課題は、ダイシングに起因する不良が低減する半導体装置を提供することにある。
実施形態の半導体装置は、第１の素子領域と、前記第１の素子領域を囲む第１の周辺領域と、前記第１の素子領域と前記第１の周辺領域に設けられ、前記第１の周辺領域に第１の凹部を含む第１の絶縁体領域と、前記第１の素子領域に設けられた第１の金属層と、前記第１の周辺領域の前記第１の絶縁体領域の中に設けられ、前記第１の素子領域を囲む環状の第１の導電体と、を含む第１の基板と、第２の素子領域と、前記第２の素子領域を囲む第２の周辺領域と、前記第２の素子領域と前記第２の周辺領域に設けられ、前記第２の周辺領域に前記第１の凹部と対向する第２の凹部を含み、前記第１の絶縁体領域に接する第２の絶縁体領域と、前記第２の素子領域に設けられ、前記第１の金属層に接する第２の金属層と、前記第２の周辺領域の前記第２の絶縁体領域の中に設けられ、前記第２の素子領域を囲む環状の第２の導電体と、を含む第２の基板と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の制御チップの模式平面図。 第１の実施形態のメモリチップの模式平面図。 第１の実施形態の半導体装置の拡大模式断面図。 第１の比較例の半導体装置の模式断面図。 第２の比較例の半導体装置の模式断面図。 第２の実施形態の半導体装置の拡大模式断面図。 第３の実施形態の半導体装置の拡大模式断面図。 第４の実施形態の半導体装置の拡大模式断面図。 第５の実施形態の半導体装置の拡大模式断面図。 第６の実施形態の半導体装置の模式断面図。 第６の実施形態のメモリチップの模式平面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）又は走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の素子領域と、第１の素子領域を囲む第１の周辺領域と、第１の素子領域と第１の周辺領域に設けられ、第１の周辺領域に第１の凹部を含む第１の絶縁体領域と、第１の素子領域に設けられた第１の金属層と、第１の周辺領域の第１の絶縁体領域の中に設けられ、第１の素子領域を囲む環状の第１の導電体と、を含む第１の基板と、第２の素子領域と、第２の素子領域を囲む第２の周辺領域と、第２の素子領域と第２の周辺領域に設けられ、第２の周辺領域に第１の凹部と対向する第２の凹部を含み、第１の絶縁体領域に接する第２の絶縁体領域と、第２の素子領域に設けられ、第１の金属層に接する第２の金属層と、第２の周辺領域の第２の絶縁体領域の中に設けられ、第２の素子領域を囲む環状の第１の導電体と、を含む第２の基板と、を備える。
第１の実施形態の半導体装置は、フラッシュメモリ１００である。フラッシュメモリ１００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１は、第１の実施形態の半導体装置の模式断面図である。
第１の実施形態のフラッシュメモリ１００は、制御チップ１０１と、メモリチップ１０２を含む。制御チップ１０１は、第１の基板の一例である。メモリチップ１０２は、第２の基板の一例である。
制御チップ１０１とメモリチップ１０２は、貼合面Ｓ（ｓｔｉｃｋｉｎｇ ｉｎｔｅｒｆａｃｅ）で接合している。
制御チップ１０１は、第１の素子領域１０１ａ、第１の周辺領域１０１ｂ、第１の半導体層１０、第１の層間領域１１、第１の凹部１２、複数の第１の金属パッド１３、第１の外側エッジシール構造１４（ｆｉｒｓｔ ｏｕｔｅｒ ｅｄｇｅ ｓｅａｌｉｎｇ ｓｔｒｕｃｔｕｒｅ）、第１の内側エッジシール構造１５（ｆｉｒｓｔ ｉｎｎｅｒ ｅｄｇｅ ｓｅａｌｉｎｇ ｓｔｒｕｃｔｕｒｅ）、制御回路１６、第１の拡散防止層１７を含む。
第１の層間領域１１は、第１の絶縁体領域の一例である。第１の金属パッド１３は、第１の金属層の一例である。第１の外側エッジシール構造１４は、第１の導電体の一例である。第１の内側エッジシール構造１５は、第３の導電体の一例である。第１の拡散防止層１７は、第１の絶縁層の一例である。
メモリチップ１０２は、第２の素子領域１０２ａ、第２の周辺領域１０２ｂ、第２の半導体層２０、第２の層間領域２１、第２の凹部２２、複数の第２の金属パッド２３、第２の外側エッジシール構造２４、第２の内側エッジシール構造２５、メモリセルアレイ２６、第２の拡散防止層２７を含む。
第２の層間領域２１は、第２の絶縁体領域の一例である。第２の金属パッド２３は、第２の金属層の一例である。第２の外側エッジシール構造２４は、第２の導電体の一例である。
フラッシュメモリ１００は、空洞３０（ｃａｖｉｔｙ）を有する。
図２、図３、図４、図５は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
最初に、複数の制御チップ１０１を有する第１のウェハＷ１を製造する（図２）。第１のウェハＷ１の表面には、第１の凹部１２が形成される。
次に、複数のメモリチップ１０２を有する第２のウェハＷ２が製造される（図３）。第２のウェハＷ２の表面には、第２の凹部２２が形成される。
次に、第１のウェハＷ１と第２のウェハＷ２とを、機械的圧力により貼り合わせる（図４、図５）。第１のウェハＷ１と第２のウェハＷ２は、第１の凹部１２と第２の凹部２２とが重なるように貼り合わせる。次に、第１のウェハＷ１と第２のウェハＷ２をアニールする。アニールの温度は、例えば、４００℃である。アニールにより、第１のウェハＷ１と第２のウェハＷ２とが接合する。
第１のウェハＷ１と第２のウェハＷ２とが接合された後、例えば、ブレードダイシングにより、ウェハを切断する。ウェハを切断することにより、図１に示す制御チップ１０１とメモリチップ１０２とが接合したフラッシュメモリ１００のチップが複数個製造される。
図６は、第１の実施形態の制御チップ１０１の模式平面図である。図６は、貼合面Ｓから見た制御チップ１０１のパターンレイアウトを示す。
制御チップ１０１は、第１の素子領域１０１ａと第１の周辺領域１０１ｂを有する。第１の周辺領域１０１ｂは、第１の素子領域１０１ａを囲む。
図７は、第１の実施形態のメモリチップ１０２の模式平面図である。図７は、貼合面Ｓから見たメモリチップ１０２のパターンレイアウトを示す。
メモリチップ１０２は、第２の素子領域１０２ａと第２の周辺領域１０２ｂを有する。第２の周辺領域１０２ｂは、第２の素子領域１０２ａを囲む。
制御チップ１０１は、メモリチップ１０２を制御する機能を有する。
制御チップ１０１の第１の素子領域１０１ａに制御回路１６が設けられる。制御回路１６は、複数のトランジスタ等の半導体素子、及び、半導体素子間を電気的に接続する多層配線層を含む。
制御チップ１０１の貼合面Ｓに垂直な方向の厚さ（図１中のｔ１）は、例えば、１μｍ以上５μｍ以下である。
第１の周辺領域１０１ｂには、制御回路１６を構成する半導体素子は設けられない。
第１の半導体層１０は、例えば、単結晶シリコンである。
第１の層間領域１１は、第１の半導体層１０のメモリチップ１０２側に設けられる。第１の層間領域１１は、第１の素子領域１０１ａ及び第１の周辺領域１０１ｂに設けられる。第１の半導体層１０は、メモリチップ１０２との間に、第１の層間領域１１を挟む。
第１の層間領域１１は、制御回路１６の複数のトランジスタ等の半導体素子、及び、多層配線層の電気的絶縁を確保する機能を有する。第１の層間領域１１は、例えば、酸化シリコンを含む。
第１の凹部１２は、第１の周辺領域１０１ｂに設けられる。第１の凹部１２は、第１の層間領域１１のメモリチップ１０２側に設けられる。第１の凹部１２は、第１の層間領域１１の表面に形成された溝である。第１の凹部１２は、第１の層間領域１１の一部である。
図６に示すように、第１の凹部１２は、第１の素子領域１０１ａを囲む。第１の凹部１２は、第１の素子領域１０１ａを囲む環状である。
第１の金属パッド１３は、第１の素子領域１０１ａに設けられる。第１の金属パッド１３は、第１の層間領域１１のメモリチップ１０２側に設けられる。第１の金属パッド１３は、第１の層間領域１１の中に設けられる。第１の金属パッド１３は、制御回路１６に電気的に接続される。
第１の金属パッド１３は、第２の金属パッド２３に接する。第１の金属パッド１３は、制御チップ１０１とメモリチップ１０２とを電気的に接続する機能を有する。
第１の金属パッド１３は、例えば、銅（Ｃｕ）を含む。第１の金属パッド１３は、例えば、銅（Ｃｕ）である。
第１の外側エッジシール構造１４は、第１の周辺領域１０１ｂに設けられる。第１の外側エッジシール構造１４は、第１の層間領域１１の中に設けられる。第１の外側エッジシール構造１４と、貼合面Ｓとの間には、第１の層間領域１１が存在する。第１の外側エッジシール構造１４は、第１の半導体層１０に接する。第１の外側エッジシール構造１４の第１の半導体層１０に接する部分が、シリサイドであっても構わない。
第１の外側エッジシール構造１４は、導電体である。第１の外側エッジシール構造１４は、例えば、金属である。第１の外側エッジシール構造１４は、例えば、制御回路１６の多層配線層で用いられるコンタクトプラグや配線と同時に同一の材料で形成される。
図６に示すように、第１の外側エッジシール構造１４は、第１の素子領域１０１ａを囲む。第１の外側エッジシール構造１４は、第１の素子領域１０１ａを囲む環状である。
第１の外側エッジシール構造１４は、ウェハをダイシングしてフラッシュメモリ１００を製造する際に、第１の周辺領域１０１ｂの端部から第１の素子領域１０１ａに向かって伸びるクラックを止める機能を有する。
第１の内側エッジシール構造１５は、第１の周辺領域１０１ｂに設けられる。第１の内側エッジシール構造１５は、第１の層間領域１１の中に設けられる。第１の内側エッジシール構造１５と、貼合面Ｓとの間には、第１の層間領域１１が存在する。第１の内側エッジシール構造１５は、第１の半導体層１０に接する。第１の内側エッジシール構造１５の第１の半導体層１０に接する部分が、シリサイドであっても構わない。
第１の内側エッジシール構造１５は、導電体である。第１の内側エッジシール構造１５は、例えば、金属である。第１の内側エッジシール構造１５は、例えば、制御回路１６の多層配線層で用いられるコンタクトプラグや配線と同時に同一の材料で形成される。
図６に示すように、第１の内側エッジシール構造１５は、第１の素子領域１０１ａを囲む。第１の内側エッジシール構造１５は、第１の素子領域１０１ａを囲む環状である。第１の内側エッジシール構造１５は、第１の外側エッジシール構造１４よりも第１の素子領域１０１ａに近い。第１の内側エッジシール構造１５は、第１の外側エッジシール構造１４に囲まれる。
第１の内側エッジシール構造１５は、ウェハをダイシングしてフラッシュメモリ１００を製造する際に、第１の周辺領域１０１ｂの端部から第１の素子領域１０１ａに向かって伸びるクラックを止める機能を有する。
第１の拡散防止層１７は、第１の層間領域１１の中に設けられる。第１の拡散防止層１７は、貼合面Ｓと、第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５との間に設けられる。
第１の拡散防止層１７は、多層配線層で用いられる金属、特に、銅（Ｃｕ）の拡散を防止する機能を有する。また、第１の拡散防止層１７は、第１の層間領域１１の吸湿を防止する機能を有する。
第１の拡散防止層１７は、例えば、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第１の拡散防止層１７は、例えば、窒化シリコン、窒素添加炭化シリコンを含む。
メモリチップ１０２の第２の素子領域１０２ａにメモリセルアレイ２６が設けられる。メモリセルアレイ２６には、複数のメモリセルが３次元的に積層された配置されている。複数のメモリセルが３次元的に配置されることにより、大容量のフラッシュメモリ１００が実現できる。
メモリチップ１０２の貼合面Ｓに垂直な方向の厚さ（図１中のｔ２）は、例えば、５μｍ以上２０μｍ以下である。
第２の周辺領域１０２ｂには、メモリセルアレイ２６は設けられない。
第２の半導体層２０は、例えば、単結晶シリコンである。
第２の層間領域２１は、第２の半導体層２０の制御チップ１０１側に設けられる。第２の層間領域２１は、第２の素子領域１０２ａ及び第２の周辺領域１０２ｂに設けられる。第２の層間領域２１は、第１の層間領域１１に接する。第２の半導体層２０は、制御チップ１０１との間に、第２の層間領域２１を挟む。
第２の層間領域２１は、メモリセルアレイ２６の電気的絶縁を確保する機能を有する。第２の層間領域２１は、例えば、酸化シリコンを含む。
第２の凹部２２は、第２の周辺領域１０２ｂに設けられる。第２の凹部２２は、第２の層間領域２１の制御チップ１０１側に設けられる。第２の凹部２２は、第２の層間領域２１の表面に形成された溝である。第２の凹部２２は、第２の層間領域２１の一部である。
図７に示すように、第２の凹部２２は、第２の素子領域１０２ａを囲む。第２の凹部２２は、第２の素子領域１０２ａを囲む環状である。
第２の凹部２２は、第１の凹部１２に対向する。第１の凹部１２と第２の凹部２２が重なることにより、空洞３０が形成される。
第１の凹部１２と第２の凹部２２で囲まれた領域には、気体が含まれる。第１の凹部１２と第２の凹部２２で囲まれた領域には、固体は存在しない。空洞３０の中には気体が含まれる。
空洞３０は、フラッシュメモリ１００の周辺領域に設けられる。フラッシュメモリ１００の周辺領域は、第１の周辺領域１０１ｂ及び第２の周辺領域１０２ｂで構成される。空洞３０は、フラッシュメモリ１００の素子領域を囲む。フラッシュメモリ１００の素子領域は、第１の素子領域１０１ａと第２の素子領域１０２ａで構成される。空洞３０は、フラッシュメモリ１００の素子領域を囲む環状である。
第２の金属パッド２３は、第２の素子領域１０２ａに設けられる。第２の金属パッド２３は、第２の層間領域２１の制御チップ１０１側に設けられる。第２の金属パッド２３は、第２の層間領域２１の中に設けられる。第２の金属パッド２３は、メモリセルアレイ２６に電気的に接続される。
第２の金属パッド２３は、第１の金属パッド１３に接する。第２の金属パッド２３は、メモリチップ１０２と制御チップ１０１とを電気的に接続する機能を有する。
第２の金属パッド２３は、例えば、銅（Ｃｕ）を含む。第２の金属パッド２３は、例えば、銅（Ｃｕ）である。
第２の外側エッジシール構造２４は、第２の周辺領域１０２ｂに設けられる。第２の外側エッジシール構造２４は、第２の層間領域２１の中に設けられる。第２の外側エッジシール構造２４と、貼合面Ｓとの間には、第２の層間領域２１が存在する。第２の外側エッジシール構造２４は、第２の半導体層２０に接する。
第２の外側エッジシール構造２４は、導電体である。第２の外側エッジシール構造２４は、例えば、メモリセルアレイ２６及びメモリセルアレイ２６の上の多層配線層で用いられるコンタクトプラグや配線と同時に同一の材料で形成される。
図７に示すように、第２の外側エッジシール構造２４は、第２の素子領域１０２ａを囲む。第２の外側エッジシール構造２４は、第２の素子領域１０２ａを囲む環状である。
第２の外側エッジシール構造２４は、ウェハをダイシングしてフラッシュメモリ１００を製造する際に、第２の周辺領域１０２ｂの端部から第２の素子領域１０２ａに向かって伸びるクラックを止める機能を有する。
第２の内側エッジシール構造２５は、第２の周辺領域１０２ｂに設けられる。第２の内側エッジシール構造２５は、第２の層間領域２１の中に設けられる。第２の内側エッジシール構造２５と、貼合面Ｓとの間には、第２の層間領域２１が存在する。第２の内側エッジシール構造２５は、第２の半導体層２０に接する。
第２の内側エッジシール構造２５は、導電体である。第２の内側エッジシール構造２５は、例えば、メモリセルアレイ２６及びメモリセルアレイ２６の上の多層配線層で用いられるコンタクトプラグや配線と同時に同一の材料で形成される。
図７に示すように、第２の内側エッジシール構造２５は、第２の素子領域１０２ａを囲む。第２の内側エッジシール構造２５は、第２の素子領域１０２ａを囲む環状である。第２の内側エッジシール構造２５は、第２の外側エッジシール構造２４よりも第２の素子領域１０２ａに近い。第２の内側エッジシール構造２５は、第２の外側エッジシール構造２４に囲まれる。
第２の内側エッジシール構造２５は、ウェハをダイシングしてフラッシュメモリ１００を製造する際に、第２の周辺領域１０２ｂの端部から第２の素子領域１０２ａに向かって伸びるクラックを止める機能を有する。
第２の拡散防止層２７は、第２の層間領域２１の中に設けられる。第２の拡散防止層２７は、貼合面Ｓと、第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５との間に設けられる。
第２の拡散防止層２７は、多層配線層で用いられる金属、特に、銅（Ｃｕ）の拡散を防止する機能を有する。また、第２の拡散防止層２７は、第２の層間領域２１の吸湿を防止する機能を有する。
第２の拡散防止層２７は、例えば、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第２の拡散防止層２７は、例えば、窒化シリコン、窒素添加炭化シリコンを含む。
図８は、第１の実施形態の半導体装置の拡大模式断面図である。図８は、第１の凹部１２及び第２の凹部２２で形成される空洞３０近傍の拡大模式断面図である。図８では、図の右側が第１の素子領域１０１ａ側となる。
第１の凹部１２は、第１の外側エッジシール構造１４と第１の内側エッジシール構造１５との間に設けられる。貼合面Ｓから第１の凹部１２の底面までの距離（図８中のｄ１）は、貼合面Ｓから第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５までの距離（図８中のｄ２）よりも大きい。言い換えれば、第１の凹部１２の貼合面Ｓを基準とする深さは、貼合面Ｓを基準とする第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５の深さよりも深い。第１の凹部１２は、第１の拡散防止層１７を貫通する。
第１の凹部１２の幅（図８中のｗ１）は、例えば、０．５μｍ以上１０μｍ以下である。第１の凹部１２のアスペクト比（ｄ１／ｗ１）は、例えば、３以上である。
第２の凹部２２は、第２の外側エッジシール構造２４と第２の内側エッジシール構造２５との間に設けられる。貼合面Ｓから第２の凹部２２の底面までの距離（図８中のｄ３）は、貼合面Ｓから第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５までの距離（図８中のｄ４）よりも大きい。言い換えれば、第２の凹部２２の貼合面Ｓを基準とする深さは、貼合面Ｓを基準とする第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５の深さよりも深い。第２の凹部２２は、第２の拡散防止層２７を貫通する。
第２の凹部２２の幅（図８中のｗ２）は、例えば、０．５μｍ以上１０μｍ以下である。第２の凹部２２のアスペクト比（ｄ３／ｗ２）は、例えば、３以上である。
空洞３０は、第１の凹部１２及び第２の凹部２２で形成される。空洞３０の一方の端部は、第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５よりも、第１の半導体層１０側にある。また、空洞３０の他方の端部は、第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５よりも、第２の半導体層２０側にある。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図９は、第１の比較例の半導体装置の模式断面図である。第１の比較例の半導体装置は、フラッシュメモリ８００である。
第１の比較例のフラッシュメモリ８００は、空洞３０が設けられない点で、第１の実施形態のフラッシュメモリ１００と異なる。また、第１の外側エッジシール構造１４と第２の外側エッジシール構造２４が接し、第１の内側エッジシール構造１５と第２の内側エッジシール構造２５とが接する点で、第１の実施形態のフラッシュメモリ１００と異なる。フラッシュメモリ８００は、第１の外側エッジシール構造１４、及び、第１の内側エッジシール構造１５が第１の金属パッド１３を備え、第２の外側エッジシール構造２４、及び、第２の内側エッジシール構造２５が、第２の金属パッド２３を備える点で、第１の実施形態のフラッシュメモリ１００と異なる。
複数の制御チップ１０１を有する第１のウェハＷ１が製造される際に、第１の金属パッド１３は、堆積した金属膜をＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）で平坦化することで形成される。第１の比較例では、第１の外側エッジシール構造１４の最上部の第１の金属パッド１３、及び、第１の内側エッジシール構造１５の最上部の第１の金属パッド１３を、第１の周辺領域１０１ｂに環状に形成する必要がある。
第１の周辺領域１０１ｂに環状に残す第１の金属パッド１３の影響で、ＣＭＰの際に、第１のウェハＷ１の表面の平坦性が劣化する。同様の理由で、複数のメモリチップ１０２を有する第２のウェハＷ２の表面の平坦性も劣化する。したがって、第１のウェハＷ１と第２のウェハＷ２を貼り合わせる際に、第１のウェハＷ１と第２のウェハＷ２との間の気泡が抜けず、貼り合わせが困難となる。
図１０は、第２の比較例の半導体装置の模式断面図である。第２の比較例の半導体装置は、フラッシュメモリ９００である。
第２の比較例のフラッシュメモリ９００は、空洞３０が設けられない点で、第１の実施形態のフラッシュメモリ１００と異なる。第１の比較例のフラッシュメモリ８００と異なり、フラッシュメモリ９００は、第１の外側エッジシール構造１４、及び、第１の内側エッジシール構造１５が第１の金属パッド１３を備えず、第２の外側エッジシール構造２４、及び、第２の内側エッジシール構造２５が、第２の金属パッド２３を備えない。
制御チップ１０１は、第１の外側エッジシール構造１４、及び、第１の内側エッジシール構造１５が第１の金属パッド１３を備えない。このため、複数の制御チップ１０１を有する第１のウェハＷ１が製造される際に、第１のウェハＷ１の表面の平坦性が確保できる。同様の理由で、複数のメモリチップ１０２を有する第２のウェハＷ２の平坦性も確保できる。したがって、第１のウェハＷ１と第２のウェハＷ２を貼り合わせる際に、第１のウェハＷ１と第２のウェハＷ２との間の気泡は残りにくくなり、貼り合わせは容易となる。
第１のウェハＷ１と第２のウェハＷ２を貼り合わせた後、例えば、ブレードダイシングにより、ウェハを切断する。ウェハを切断することにより、制御チップ１０１とメモリチップ１０２とが貼り合わされたフラッシュメモリ９００のチップが製造される。
ウェハをダイシングする際に、第１の周辺領域１０１ｂの端部から第１の素子領域１０１ａに向かって伸びるクラックが発生するおそれがある。同様に、第２の周辺領域１０２ｂの端部から第２の素子領域１０２ａに向かって伸びるクラックが発生するおそれがある。第１の素子領域１０１ａや第２の素子領域１０２ａにクラックが到達すると、フラッシュメモリ９００は不良品となる。
フラッシュメモリ９００では、第１の外側エッジシール構造１４と第２の外側エッジシール構造２４が離間する。また、第１の内側エッジシール構造１５と第２の内側エッジシール構造２５とが離間する。
したがって、ダイシングの際に、第１の外側エッジシール構造１４と第２の外側エッジシール構造２４との間、又は、第１の内側エッジシール構造１５と第２の内側エッジシール構造２５との間を通って、クラックが進行するおそれがある。このため、第１の素子領域１０１ａや第２の素子領域１０２ａにクラックが到達し、フラッシュメモリ９００が不良品となるおそれがある。
第１の実施形態のフラッシュメモリ１００には、第１の周辺領域１０１ｂから第２の周辺領域１０２ｂにまたがる空洞３０が存在する。空洞３０により、ダイシングの際に、第１の外側エッジシール構造１４と第２の外側エッジシール構造２４との間、及び、第１の内側エッジシール構造１５と第２の内側エッジシール構造２５との間を通って、クラックが進行することを阻害する。
第１の周辺領域１０１ｂの端部、又は、第２の周辺領域１０２ｂの端部から伸びるクラックが空洞３０に達すると、例えば、クラックは空洞３０の深さ方向、すなわち、貼合面Ｓに対して垂直な方向に、向きを変えて進行する。したがって、第１の素子領域１０１ａや第２の素子領域１０２ａにクラックが到達することが阻害される。よって、第１の実施形態のフラッシュメモリ１００によれば、ダイシングに起因する不良を低減することが可能となる。
クラックの進行を阻害する観点から、空洞３０は、第１の素子領域１０１ａ及び第２の素子領域１０２ａを環状に囲むことが好ましい。すなわち、空洞３０は、連続していることが好ましい。したがって、第１の凹部１２は環状であることが好ましく、第２の凹部２２は環状であることが好ましい。
クラックの進行を阻害する観点から、空洞３０の一方の端部は、第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５よりも、第１の半導体層１０側にあることが好ましい。したがって、貼合面Ｓから第１の凹部１２の底面までの距離（図８中のｄ１）は、貼合面Ｓから第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５までの距離（図８中のｄ２）よりも大きいことが好ましい。
クラックの進行を阻害する観点から、空洞３０の他方の端部は、第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５よりも、第２の半導体層２０側にあることが好ましい。したがって、貼合面Ｓから第２の凹部２２の底面までの距離（図８中のｄ３）は、貼合面Ｓから第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５までの距離（図８中のｄ４）よりも大きいことが好ましい。
クラックの進行を阻害する観点から、空洞３０のアスペクト比（（ｄ１＋ｄ３）／ｗ１）は、大きいことが好ましい。したがって、第１の凹部１２のアスペクト比（ｄ１／ｗ１）、及び、第２の凹部２２のアスペクト比（ｄ３／ｗ２）は、３以上であることが好ましい。
クラックの進行を阻害する観点から、第１の凹部１２の幅（図８中のｗ１）、及び、第２の凹部２２の幅（図５中のｗ２）は、０．５μｍ以上であることが好ましい。
フラッシュメモリ１００のチップ面積の増加を抑制する観点から、第１の凹部１２の幅（図５中のｗ１）、及び、第２の凹部２２の幅（図８中のｗ２）は、１０μｍ以下であることが好ましい。
以上、第１の実施形態によれば、ダイシングに起因する不良が低減する半導体装置を提供できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の凹部が複数設けられる点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
第２の実施形態の半導体装置は、フラッシュメモリ２００である。フラッシュメモリ２００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１１は、第２の実施形態の半導体装置の拡大模式断面図である。図１１は、第１の実施形態の図８に対応する断面図である。図１１では、図の右側が第１の素子領域１０１ａ側となる。
第１の層間領域１１は、第１の凹部１２ａ、第１の凹部１２ｂ、第１の凹部１２ｃを含む。第２の層間領域２１は、第２の凹部２２ａ、第２の凹部２２ｂ、第２の凹部２２ｃを含む。
フラッシュメモリ２００は、３個の空洞、すなわち、空洞３０ａ、空洞３０ｂ、空洞３０ｃを備える。フラッシュメモリ２００は、３個の空洞を備えることで、空洞が１個の場合と比較して、クラックの進行を更に阻害することが可能となる。
以上、第２の実施形態によれば、ダイシングに起因する不良が低減する半導体装置を提供できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の凹部の底面に第１の導電体が露出する点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
第３の実施形態の半導体装置は、フラッシュメモリ３００である。フラッシュメモリ３００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１２は、第３の実施形態の半導体装置の拡大模式断面図である。図１２は、第１の実施形態の図８に対応する断面図である。図１２では、図の右側が第１の素子領域１０１ａ側となる。
第１の層間領域１１は、第１の凹部１２ａ、第１の凹部１２ｂを含む。第２の層間領域２１は、第２の凹部２２ａ、第２の凹部２２ｂを含む。
第１の凹部１２ａの底面に、第１の外側エッジシール構造１４が露出する。第１の凹部１２ｂの底面に、第１の内側エッジシール構造１５が露出する。
第２の凹部２２ａの底面に、第２の外側エッジシール構造２４が露出する。第２の凹部２２ｂの底面に、第２の内側エッジシール構造２５が露出する。
フラッシュメモリ３００では、第１の凹部１２ａ及び第１の凹部１２ｂを形成する際の深さの制御が容易になる。また、第２の凹部２２ａ及び第２の凹部２２ｂを形成する際の深さの制御が容易になる。
以上、第３の実施形態によれば、ダイシングに起因する不良が低減する半導体装置を提供できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の基板と第２の基板の貼合面から第１の凹部の底面までの距離が、貼合面から第１の絶縁層までの距離よりも小さい点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
第４の実施形態の半導体装置は、フラッシュメモリ４００である。フラッシュメモリ４００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１３は、第４の実施形態の半導体装置の拡大模式断面図である。図１３は、第１の実施形態の図８に対応する断面図である。図１３では、図の右側が第１の素子領域１０１ａ側となる。
貼合面Ｓから第１の凹部１２の底面までの距離（図１３中のｄ５）は、貼合面Ｓから第１の拡散防止層１７までの距離（図１３中のｄ６）よりも小さい。第１の凹部１２は、第１の拡散防止層１７を貫通しない。
貼合面Ｓから第２の凹部２２の底面までの距離（図１３中のｄ７）は、貼合面Ｓから第２の拡散防止層２７までの距離（図１３中のｄ８）よりも小さい。第２の凹部２２は、第２の拡散防止層２７を貫通しない。
フラッシュメモリ４００では、第１の凹部１２は、第１の拡散防止層１７を貫通しない。このため、第１の凹部１２を通って、第１の層間領域１１が吸湿することが抑制できる。特に、第１の拡散防止層１７の第１の半導体層１０側の第１の層間領域１１が吸湿することが抑制できる。
また、第２の凹部２２は、第２の拡散防止層２７を貫通しない。このため、第２の凹部２２を通って、第２の層間領域２１が吸湿することが抑制できる。特に、第２の拡散防止層２７の第２の半導体層２０側の第２の層間領域２１が吸湿することが抑制できる。
よって、フラッシュメモリ４００の信頼性が向上する。
以上、第４の実施形態によれば、ダイシングに起因する不良が低減する半導体装置を提供できる。また、信頼性が向上する半導体装置を提供できる。
（第５の実施形態）
第５の実施形態の半導体装置は、異なる形状の第１の凹部が設けられる点で、第１の実施形態及び第２の実施形態の半導体装置と異なっている。以下、第１の実施形態と第２の実施形態と重複する内容については一部記述を省略する。
第５の実施形態の半導体装置は、フラッシュメモリ５００である。フラッシュメモリ５００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１４は、第５の実施形態の半導体装置の拡大模式断面図である。図１４は、第１の実施形態の図８に対応する断面図である。図１４では、図の右側が第１の素子領域１０１ａ側となる。
第１の層間領域１１は、第１の凹部１２ａ、第１の凹部１２ｂ、第１の凹部１２ｃを含む。第２の層間領域２１は、第２の凹部２２ａ、第２の凹部２２ｂ、第２の凹部２２ｃを含む。
第１の凹部１２ａ及び第１の凹部１２ｂの貼合面Ｓを基準とする深さは、貼合面Ｓを基準とする第１の外側エッジシール構造１４及び第１の内側エッジシール構造１５の深さよりも深い。第１の凹部１２ｃの底面に、第１の内側エッジシール構造１５が露出する。
第２の凹部２２ａ及び第２の凹部２２ｂの貼合面Ｓを基準とする深さは、貼合面Ｓを基準とする第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５の深さよりも深い。第２の凹部２２ｃの底面に、第２の内側エッジシール構造２５が露出する。
フラッシュメモリ５００は、３個の空洞、すなわち、空洞３０ａ、空洞３０ｂ、空洞３０ｃを備える。フラッシュメモリ５００は、３個の空洞を備えることで、空洞が１個の場合と比較して、クラックの進行を更に阻害することが可能となる。
以上、第５の実施形態によれば、ダイシングに起因する不良が低減する半導体装置を提供できる。
（第６の実施形態）
第６の実施形態の半導体装置は、第１の素子領域と、第１の素子領域を囲む第１の周辺領域と、第１の素子領域と第１の周辺領域に設けられ、第１の周辺領域に第１の凹部を含む第１の絶縁体領域と、第１の素子領域に設けられた第１の金属層と、第１の周辺領域の第１の絶縁体領域の中に設けられ、第１の素子領域を囲む環状の第１の導電体と、第１の金属層との間に第１の絶縁体領域を挟む第１の半導体層と、を含む第１の基板と、第２の素子領域と、第２の素子領域を囲む第２の周辺領域と、第２の素子領域と第２の周辺領域に設けられ、第２の周辺領域に第１の凹部と対向する第２の凹部を含み、第１の絶縁体領域に接する第２の絶縁体領域と、第２の素子領域に設けられ、第１の金属層に接する第２の金属層と、第２の周辺領域の第２の絶縁体領域の中に設けられ、第２の素子領域を囲む環状の第２の導電体と、第２の金属層との間に第２の絶縁体領域を挟む第２の半導体層と、第２の周辺領域の第２の半導体層の中に設けられ、第２の導電体に接し、第２の素子領域を囲む環状の導電層と、を含む第２の基板と、を備える。
第６の実施形態の半導体装置は、第２の基板が、第２の周辺領域の第２の半導体層の中に設けられ、第２の導電体に接し、第２の素子領域を囲む環状の導電層を含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第６の実施形態の半導体装置は、フラッシュメモリ６００である。フラッシュメモリ６００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１５は、第６の実施形態の半導体装置の模式断面図である。
第６の実施形態のフラッシュメモリ６００は、制御チップ１０１と、メモリチップ１０２を含む。制御チップ１０１は、第１の基板の一例である。メモリチップ１０２は、第２の基板の一例である。
制御チップ１０１とメモリチップ１０２は、貼合面Ｓ（ｓｔｉｃｋｉｎｇ ｉｎｔｅｒｆａｃｅ）で接合している。
制御チップ１０１は、第１の素子領域１０１ａ、第１の周辺領域１０１ｂ、第１の半導体層１０、第１の層間領域１１、第１の凹部１２、複数の第１の金属パッド１３、第１の外側エッジシール構造１４（ｆｉｒｓｔ ｏｕｔｅｒ ｅｄｇｅ ｓｅａｌｉｎｇ ｓｔｒｕｃｔｕｒｅ）、第１の内側エッジシール構造１５（ｆｉｒｓｔ ｉｎｎｅｒ ｅｄｇｅ ｓｅａｌｉｎｇ ｓｔｒｕｃｔｕｒｅ）、制御回路１６、第１の拡散防止層１７を含む。
第１の層間領域１１は、第１の絶縁体領域の一例である。第１の金属パッド１３は、第１の金属層の一例である。第１の外側エッジシール構造１４は、第１の導電体の一例である。第１の内側エッジシール構造１５は、第３の導電体の一例である。第１の拡散防止層１７は、第１の絶縁層の一例である。
メモリチップ１０２は、第２の素子領域１０２ａ、第２の周辺領域１０２ｂ、第２の半導体層２０、第２の層間領域２１、第２の凹部２２、複数の第２の金属パッド２３、第２の外側エッジシール構造２４、第２の内側エッジシール構造２５、メモリセルアレイ２６、第２の拡散防止層２７ａ、２７ｂ、裏面絶縁膜４０、アルニウム層４２、側壁絶縁層４４、保護絶縁層４６、ポリイミド層４８、電極パッド５０を含む。
第２の層間領域２１は、第２の絶縁体領域の一例である。第２の金属パッド２３は、第２の金属層の一例である。第２の外側エッジシール構造２４は、第２の導電体の一例である。アルニウム層４２は、導電層の一例である。側壁絶縁層４４は、絶縁層の一例である。
フラッシュメモリ１００は、空洞３０（ｃａｖｉｔｙ）を有する。
図１６は、第１の実施形態のメモリチップ１０２の模式平面図である。図１６は、第２の半導体層２０と第２の層間領域２１との界面で見たメモリチップ１０２のパターンレイアウトを示す。
メモリチップ１０２は、第２の素子領域１０２ａと第２の周辺領域１０２ｂを有する。第２の周辺領域１０２ｂは、第２の素子領域１０２ａを囲む。
アルニウム層４２は、第２の周辺領域１０２ｂの第２の半導体層２０の中に設けられる。アルニウム層４２は、第２の外側エッジシール構造２４及び第２の内側エッジシール構造２５に接する。アルニウム層４２は、第２の半導体層２０を貫通する。
アルニウム層４２は、例えば、フラッシュメモリ６００に設けられる電極パッドと同時に同一の材料で形成される。図１６に示すように、アルニウム層４２は、第２の素子領域１０２ａを囲む。アルニウム層４２は、第２の素子領域１０２ａを囲む環状である。
アルニウム層４２は、ウェハをダイシングしてフラッシュメモリ６００を製造する際に、第２の周辺領域１０２ｂの端部から第２の素子領域１０２ａに向かって伸びるクラックを止める機能を有する。
側壁絶縁層４４は、アルニウム層４２と第２の半導体層２０との間に設けられる。側壁絶縁層４４は、例えば、酸化シリコンである。
保護絶縁層４６は、例えば、酸化シリコン膜と、酸化シリコン膜の上の窒化シリコン膜との石造膜である。保護絶縁層４６の上にポリイミド層４８が形成される。保護絶縁層４６とポリイミド層４８には開口部が設けられ、電極パッド５０が開口部の中に露出する。
第１の実施形態ないし第６の実施形態において、貼合面Ｓを定義している。フラッシュメモリの最終製品では、制御チップ１０１及びメモリチップ１０２の貼合面Ｓの位置が、明瞭に視認できない場合がある。しかし、例えば、第１の金属パッド１３と第２の金属パッド２３との位置ずれ、あるいは、第１の凹部１２と第２の凹部２２との位置ずれ等から、貼合面Ｓの位置は確定できる。
第１の実施形態ないし第６の実施形態において、第１の凹部１２、第２の凹部２２、及び、空洞３０が、環状である場合、すなわち連続する場合を例に説明した。しかし、第１の凹部１２、第２の凹部２２、及び、空洞３０は、例えば、一部が分断され、不連続であっても構わない。
第１の実施形態ないし第６の実施形態において、対向する第１の凹部１２と第２の凹部２２の形状が、対称である場合を例に説明したが、対向する第１の凹部１２と第２の凹部２２の形状は、非対称であっても構わない。
第１の実施形態ないし第６の実施形態において、第１の外側エッジシール構造１４が貼合面Ｓから見て、四角形である場合を例に説明した。しかし、第１の外側エッジシール構造１４は、四角形に限られることはなく、例えば、八角形等のその他の多角形であっても構わない。また、第１の外側エッジシール構造１４の四角形の角部に相当する領域が、曲線であっても構わない。第１の内側エッジシール構造１５、第２の外側エッジシール構造２４、及び、第２の内側エッジシール構造２５についても同様である。
第１の実施形態ないし第６の実施形態において、第１の凹部１２が貼合面Ｓにおいて、四角形である場合を例に説明した。しかし、第１の凹部１２は、四角形に限られることはなく、例えば、八角形等のその他の多角形であっても構わない。また、第１の凹部１２の四角形の角部に相当する領域が、曲線であっても構わない。第２の凹部２２についても同様である。
第１の実施形態ないし第６の実施形態において、制御チップ１０１が第１の半導体層１０を備え、メモリチップ１０２が第２の半導体層２０を備える場合を例に説明したが、第１の半導体層１０及び第２の半導体層２０のいずれか一方、又は、両方を省略することも可能である。
第１の実施形態ないし第６の実施形態において、第１の基板の一例として制御チップ１０１、第２の基板の一例としてメモリチップ１０２を備えるフラッシュメモリを例に説明した。しかし、本発明の半導体装置は、制御チップ１０１とメモリチップ１０２を備えるフラッシュメモリに限定されるものではない。例えば、第１の基板として制御チップ、第２の基板として画素チップを備える光センサにも本発明は適用できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１の半導体層
１１ 第１の層間領域（第１の絶縁体領域）
１２ 第１の凹部
１３ 第１の金属パッド（第１の金属層）
１４ 第１の外側エッジシール構造（第１の導電体）
１５ 第１の内側エッジシール構造（第３の導電体）
１６ 制御回路
１７ 第１の拡散防止層（第１の絶縁層）
２０ 第２の半導体層
２１ 第２の層間領域（第２の絶縁体領域）
２２ 第２の凹部
２３ 第２の金属パッド（第２の金属層）
２４ 第２の外側エッジシール構造（第２の導電体）
２６ メモリセルアレイ
３０ 空洞
４２ アルニウム層（導電層）
４４ 側壁絶縁層（絶縁層）
１００ フラッシュメモリ（半導体装置）
１０１ 制御チップ（第１の基板）
１０１ａ 第１の素子領域
１０１ｂ 第１の周辺領域
１０２ メモリチップ（第２の基板）
１０２ａ 第２の素子領域
１０２ｂ 第２の周辺領域
２００ フラッシュメモリ（半導体装置）
３００ フラッシュメモリ（半導体装置）
４００ フラッシュメモリ（半導体装置）
５００ フラッシュメモリ（半導体装置）
６００ フラッシュメモリ（半導体装置）
Ｓ 貼合面

Claims (20)

  1. 第１の素子領域と、
    前記第１の素子領域を囲む第１の周辺領域と、
    前記第１の素子領域と前記第１の周辺領域に設けられ、前記第１の周辺領域に第１の凹部を含む第１の絶縁体領域と、
    前記第１の素子領域に設けられた第１の金属層と、
    前記第１の周辺領域の前記第１の絶縁体領域の中に設けられ、前記第１の素子領域を囲む環状の第１の導電体と、
    を含む第１の基板と、
    第２の素子領域と、
    前記第２の素子領域を囲む第２の周辺領域と、
    前記第２の素子領域と前記第２の周辺領域に設けられ、前記第２の周辺領域に前記第１の凹部と対向する第２の凹部を含み、前記第１の絶縁体領域に接する第２の絶縁体領域と、
    前記第２の素子領域に設けられ、前記第１の金属層に接する第２の金属層と、
    前記第２の周辺領域の前記第２の絶縁体領域の中に設けられ、前記第２の素子領域を囲む環状の第２の導電体と、
    を含む第２の基板と、
    を備える半導体装置。
  2. 前記第１の凹部と前記第２の凹部により空洞が形成される請求項１記載の半導体装置。
  3. 前記第１の凹部と前記第２の凹部に囲まれた領域に気体が含まれる請求項１記載の半導体装置。
  4. 前記第１の凹部は前記第１の素子領域を囲む環状であり、前記第２の凹部は前記第２の素子領域を囲む環状である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の基板は、前記第２の基板との間に前記第１の絶縁体領域を挟む第１の半導体層を、更に含み、
    前記第１の導電体は前記第１の半導体層に接する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の基板と前記第２の基板の貼合面から前記第１の凹部の底面までの距離は、前記貼合面から前記第１の導電体までの距離よりも大きい請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の凹部の底面に前記第１の導電体が露出する請求項１ないし請求項５いずれか一項記載の半導体装置。
  8. 前記第１の基板は、前記第１の基板と前記第２の基板の貼合面と前記第１の導電体との間に、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第１の絶縁層を、更に含み、
    前記貼合面から前記第１の凹部の底面までの距離は、前記貼合面から前記第１の絶縁層までの距離よりも小さい請求項１ないし請求項５いずれか一項記載の半導体装置。
  9. 前記第１の基板は、前記第１の周辺領域の前記第１の絶縁体領域の中に設けられ、前記第１の素子領域を囲み、前記第１の導電体より前記第１の素子領域に近い、環状の第３の導電体を、更に含み、
    前記第１の凹部は、前記第１の導電体と前記第３の導電体との間に設けられる請求項１ないし請求項６いずれか一項記載の半導体装置。
  10. 前記第１の凹部のアスペクト比は３以上である請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第１の凹部の幅は、０．５μｍ以上１０μｍ以下である請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記第１の金属層及び前記第２の金属層は銅（Ｃｕ）を含む請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１の素子領域は制御回路を含み、
    前記第２の素子領域は、前記制御回路によって制御されるメモリセルアレイを含む請求項１ないし請求項１２いずれか一項記載の半導体装置。
  14. 前記第１の金属層は前記制御回路に電気的に接続され、
    前記第２の金属層は前記メモリセルアレイに電気的に接続される請求項１３記載の半導体装置。
  15. 前記第１の基板及び前記第２の基板の少なくとも一方の、前記第１の基板と前記第２の基板の貼合面に垂直な方向の厚さは５μｍ以上である請求項１ないし請求項１４いずれか一項記載の半導体装置。
  16. 素子領域と、
    前記素子領域を囲む周辺領域と、
    前記素子領域と前記周辺領域に設けられ、前記周辺領域に前記素子領域を囲む環状の空洞を含む絶縁体領域と、
    を備える半導体装置。
  17. 第１の半導体層と、
    前記第１の半導体層との間に前記絶縁体領域を挟む第２の半導体層と、
    を更に備える請求項１６記載の半導体装置。
  18. 第１の素子領域と、
    前記第１の素子領域を囲む第１の周辺領域と、
    前記第１の素子領域と前記第１の周辺領域に設けられ、前記第１の周辺領域に第１の凹部を含む第１の絶縁体領域と、
    前記第１の素子領域に設けられた第１の金属層と、
    前記第１の周辺領域の前記第１の絶縁体領域の中に設けられ、前記第１の素子領域を囲む環状の第１の導電体と、
    前記第１の金属層との間に前記第１の絶縁体領域を挟む第１の半導体層と、
    を含む第１の基板と、
    第２の素子領域と、
    前記第２の素子領域を囲む第２の周辺領域と、
    前記第２の素子領域と前記第２の周辺領域に設けられ、前記第２の周辺領域に前記第１の凹部と対向する第２の凹部を含み、前記第１の絶縁体領域に接する第２の絶縁体領域と、
    前記第２の素子領域に設けられ、前記第１の金属層に接する第２の金属層と、
    前記第２の周辺領域の前記第２の絶縁体領域の中に設けられ、前記第２の素子領域を囲む環状の第２の導電体と、
    前記第２の金属層との間に前記第２の絶縁体領域を挟む第２の半導体層と、
    前記第２の周辺領域の前記第２の半導体層の中に設けられ、前記第２の導電体に接し、前記第２の素子領域を囲む環状の導電層と、
    を含む第２の基板と、
    を備える半導体装置。
  19. 前記第２の基板は、前記導電層と前記第２の導電体との間に設けられた絶縁層を更に含む請求項１８記載の半導体装置。
  20. 前記導電層は、前記第２の半導体層を貫通する請求項１８又は請求項１９記載の半導体装置。
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