JP2014049808A - 周波数シンセサイザ - Google Patents
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Abstract
【課題】簡素な構成で、並列動作するフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相差制御を実現できる周波数シンセサイザを得る。
【解決手段】第１，第２のシフトレジスタ回路３ａ，３ｂは、ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する。第１，第２のフラクショナル変調器４ａ，４ｂは、基準信号に同期して、ＰＬＬ設定データを基に分周数制御データを生成する。第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂは、ＰＬＬ設定データと基準信号と分周数制御データとに応じた高周波信号を発生する。ロードイネーブル信号のタイミングを制御することで、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間の位相制御を行う。
【選択図】図１
【解決手段】第１，第２のシフトレジスタ回路３ａ，３ｂは、ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する。第１，第２のフラクショナル変調器４ａ，４ｂは、基準信号に同期して、ＰＬＬ設定データを基に分周数制御データを生成する。第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂは、ＰＬＬ設定データと基準信号と分周数制御データとに応じた高周波信号を発生する。ロードイネーブル信号のタイミングを制御することで、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間の位相制御を行う。
【選択図】図１
Description
本発明は、レーダや無線通信装置などに用いられる周波数シンセサイザに関するものである。
周波数シンセサイザとしては、従来、例えば特許文献１や非特許文献１に示されたものが知られている。
図１１は、特許文献１に示されたような従来の周波数シンセサイザの一例を示す構成図である。
図示の周波数シンセサイザは、基準信号を生成する基準発振器１０１と、シフトレジスタ回路１０３に入力するクロック信号とデータ信号とロードイネーブル信号を生成するためのクロック信号，データ信号およびロードイネーブル信号生成回路１０２と、データ信号に基づきＰＬＬ設定データを出力するシフトレジスタ回路１０３と、分周数制御データを生成するフラクショナル変調器１０４と、高周波信号を発生するフラクショナルＰＬＬシンセサイザ１０５とを備える。
図１１は、特許文献１に示されたような従来の周波数シンセサイザの一例を示す構成図である。
図示の周波数シンセサイザは、基準信号を生成する基準発振器１０１と、シフトレジスタ回路１０３に入力するクロック信号とデータ信号とロードイネーブル信号を生成するためのクロック信号，データ信号およびロードイネーブル信号生成回路１０２と、データ信号に基づきＰＬＬ設定データを出力するシフトレジスタ回路１０３と、分周数制御データを生成するフラクショナル変調器１０４と、高周波信号を発生するフラクショナルＰＬＬシンセサイザ１０５とを備える。
クロック信号，データ信号およびロードイネーブル信号生成回路１０２は、クロック信号（ＣＬＫ）と、データ信号（ＤＡＴＡ）と、ロードイネーブル信号（ＬＥ）とを生成する。ここで、通常、クロック信号，データ信号およびロードイネーブル信号は、基準信号に比べて低速な信号を用いる。
シフトレジスタ回路１０３において、クロック信号の立上りエッジでＰＬＬの設定情報を持つデータ信号がレジスタ内に取り込まれ、ロードイネーブル信号の立上りエッジでレジスタ内のデータの内容を実行し、ＰＬＬ設定データを出力する。
フラクショナル変調器１０４は、シフトレジスタ回路１０３から出力されたＰＬＬ設定データに応じた分周数制御データを生成する。フラクショナルＰＬＬシンセサイザ１０５は，基準発振器１０１で生成された基準信号とフラクショナル変調器１０４で生成された分周数制御データに応じた高周波信号を発生する。
また、図１２は、非特許文献１に記載されたような従来の並列動作する周波数シンセサイザの一例を示す構成図である。
図１２に示す周波数シンセサイザは、基準信号を生成する基準発振器２０１と、周波数シンセサイザの周波数設定データを生成する周波数設定データ生成回路２０２と、周波数シンセサイザの位相差設定データを生成する位相差設定データ生成回路２０３と、分周数制御データを生成する制御回路２０４と、高周波信号を発生するフラクショナルＰＬＬシンセサイザ２０５、２０６を備える。制御回路２０４は、位相差設定データに応じたタイミングでリセット信号を生成するリセット信号制御回路２０７と、分周数制御データを生成するフラクショナル変調器２０８、２０９とで構成される。
図１２に示す周波数シンセサイザは、基準信号を生成する基準発振器２０１と、周波数シンセサイザの周波数設定データを生成する周波数設定データ生成回路２０２と、周波数シンセサイザの位相差設定データを生成する位相差設定データ生成回路２０３と、分周数制御データを生成する制御回路２０４と、高周波信号を発生するフラクショナルＰＬＬシンセサイザ２０５、２０６を備える。制御回路２０４は、位相差設定データに応じたタイミングでリセット信号を生成するリセット信号制御回路２０７と、分周数制御データを生成するフラクショナル変調器２０８、２０９とで構成される。
制御回路２０４は、基準発振器２０１の基準信号に同期し、周波数設定データ、位相差設定データに応じた分周数制御データを生成する。ここで、分周数制御データは、リセット信号制御回路２０７で生成されたリセット信号の入力後からフラクショナル変調器２０８、２０９で生成される。
フラクショナルＰＬＬシンセサイザ２０５は、基準発振器２０１で生成された基準信号とフラクショナル変調器２０８から出力された分周数制御データに応じた高周波信号を発生する。同様に、フラクショナルＰＬＬシンセサイザ２０６は、基準発振器２０１で生成された基準信号とフラクショナル変調器２０９から出力された分周数制御データに応じた高周波信号を発生する。
このとき、フラクショナル変調器２０８、２０９には同じ周波数設定データを与えるため、フラクショナルＰＬＬシンセサイザ２０５、２０６の高周波信号の周波数は同一となる。
フラクショナルＰＬＬシンセサイザ２０５は、基準発振器２０１で生成された基準信号とフラクショナル変調器２０８から出力された分周数制御データに応じた高周波信号を発生する。同様に、フラクショナルＰＬＬシンセサイザ２０６は、基準発振器２０１で生成された基準信号とフラクショナル変調器２０９から出力された分周数制御データに応じた高周波信号を発生する。
このとき、フラクショナル変調器２０８、２０９には同じ周波数設定データを与えるため、フラクショナルＰＬＬシンセサイザ２０５、２０６の高周波信号の周波数は同一となる。
分周数制御データには周期性があり、１周期あたり分周数の平均値をＮａｖｅとすると，フラクショナルＰＬＬシンセサイザの出力周波数ｆ０は次式で与えられる。
ここで，ｆｒは基準信号の周波数，Ｎ０はＮａｖｅの整数部を，ＫおよびＭはＮａｖｅの分数部を表す。
フラクショナルＰＬＬシンセサイザにおいて、位相同期が確立しているとき、周期が固定である基準信号の立上りエッジと、フラクショナルＰＬＬシンセサイザの出力信号の立上りエッジとの時間差は、分周数制御データに応じた値となる。
このとき、制御回路２０４において、リセット信号制御回路２０７は位相差設定データに応じたタイミングでフラクショナル変調器２０８、２０９にリセット信号を出力する。
リセット信号により変調器の動作の初期化を行うことで、分周数制御データの巡回シフトを行い、フラクショナルＰＬＬシンセサイザ２０５、２０６から発生する高周波信号間に位相差が生じる。
このとき、制御回路２０４において、リセット信号制御回路２０７は位相差設定データに応じたタイミングでフラクショナル変調器２０８、２０９にリセット信号を出力する。
リセット信号により変調器の動作の初期化を行うことで、分周数制御データの巡回シフトを行い、フラクショナルＰＬＬシンセサイザ２０５、２０６から発生する高周波信号間に位相差が生じる。
このとき、分周数制御データのシフト量１におけるフラクショナルＰＬＬシンセサイザ２０５、２０６の高周波信号の位相差Δθは以下の式で与えられる。
以上のように，位相差設定データに応じたリセット信号により変調器の動作の初期化を行うことで、分周数制御データの巡回シフトを行い、フラクショナルＰＬＬシンセサイザ２０５、２０６から発生する高周波信号の位相差制御を実現している。
Kenichi Tajima，"Frequency and Phase Difference Control Using Fractional-N PLL Synthesizers by Composition of Control Data，"IEEE Trans. on Microwave Theory and Techniques，Vol. 55，No. 12，Dec. 2007.
しかしながら、上述したような従来の周波数シンセサイザでは、クロック信号、データ信号およびロードイネーブル信号が低速であるため、基準信号に同期して動作する分周数制御データの巡回シフトによる位相差制御が困難であった。また、従来の並列動作する周波数シンセサイザでは、周波数設定データおよび位相差設定データを外部より入力する必要があり、構成の複雑化を招いていた。
この発明は上記のような課題を解決するためになされたもので、簡素な構成で、並列動作するフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相差制御を実現できる周波数シンセサイザを得ることを目的とする。
この発明に係る周波数シンセサイザは、基準信号を生成する基準発振器と、基準信号に同期して、クロック信号，データ信号およびロードイネーブル信号を生成する複数のクロック信号、データ信号およびロードイネーブル信号生成回路と、クロック信号の立上りエッジでデータ信号を取り込み、ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、基準信号に同期して、ＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、ＰＬＬ設定データおよび基準信号と分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、複数のクロック信号，データ信号およびロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うものである。
この発明の周波数シンセサイザは、複数のクロック信号，データ信号およびロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うようにしたので、簡素な構成で、並列動作するフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相差制御を実現することができる。
実施の形態１．
図１は、この発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１に示す周波数シンセサイザは、並列動作する周波数シンセサイザであり、基準信号を生成する基準発振器１と、「クロック信号，データ信号およびロードイネーブル信号」を生成する、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂと、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂの出力信号に基づきＰＬＬ設定データを出力する第１，第２のシフトレジスタ回路３ａ，３ｂと、第１，第２のシフトレジスタ回路３ａ，３ｂからのＰＬＬ設定データに応じた分周数制御データを生成する第１，第２のフラクショナル変調器４ａ，４ｂと、第１，第２のフラクショナル変調器４ａ，４ｂからの出力信号に基づき高周波信号を発生する第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから構成される。
図１は、この発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１に示す周波数シンセサイザは、並列動作する周波数シンセサイザであり、基準信号を生成する基準発振器１と、「クロック信号，データ信号およびロードイネーブル信号」を生成する、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂと、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂの出力信号に基づきＰＬＬ設定データを出力する第１，第２のシフトレジスタ回路３ａ，３ｂと、第１，第２のシフトレジスタ回路３ａ，３ｂからのＰＬＬ設定データに応じた分周数制御データを生成する第１，第２のフラクショナル変調器４ａ，４ｂと、第１，第２のフラクショナル変調器４ａ，４ｂからの出力信号に基づき高周波信号を発生する第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから構成される。
基準発振器１は、基準信号を生成する発振器である。
第１のクロック信号，データ信号およびロードイネーブル信号生成回路２ａは、基準発振器１からの基準信号に同期し、第１のクロック信号（ＣＬＫ１）、第１のデータ信号（ＤＡＴＡ１）および第１のロードイネーブル信号（ＬＥ１）を生成する。また、第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ｂは、基準発振器１からの基準信号に同期し、第２のクロック信号（ＣＬＫ２）、第２のデータ信号（ＤＡＴＡ２）および第２のロードイネーブル信号（ＬＥ２）を生成する。ここで、第１のデータ信号および第２のデータ信号は同一である。
第１のクロック信号，データ信号およびロードイネーブル信号生成回路２ａは、基準発振器１からの基準信号に同期し、第１のクロック信号（ＣＬＫ１）、第１のデータ信号（ＤＡＴＡ１）および第１のロードイネーブル信号（ＬＥ１）を生成する。また、第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ｂは、基準発振器１からの基準信号に同期し、第２のクロック信号（ＣＬＫ２）、第２のデータ信号（ＤＡＴＡ２）および第２のロードイネーブル信号（ＬＥ２）を生成する。ここで、第１のデータ信号および第２のデータ信号は同一である。
第１のシフトレジスタ回路３ａは、第１のデータ信号に応じたＰＬＬ設定データを出力する。第２のシフトレジスタ回路３ｂは、第２のデータ信号に応じたＰＬＬ設定データを出力する。
第１のフラクショナル変調器４ａは、基準発振器１からの基準信号に同期し、第１のシフトレジスタ回路３ａから出力されたＰＬＬ設定データに応じた分周数制御データを、設定されたタイミングで生成する。また、第２のフラクショナル変調器４ｂは、基準発振器１からの基準信号に同期し、第２のシフトレジスタ回路３ｂから出力されたＰＬＬ設定データに応じた分周数制御データを、設定されたタイミングで生成する。
第１のフラクショナルＰＬＬシンセサイザ５ａは、第１のシフトレジスタ回路３ａから出力されたＰＬＬ設定データ、および基準発振器１で生成された基準信号と第１のフラクショナル変調器４ａで生成された分周数制御データに応じた高周波信号を発生する。また、第２のフラクショナルＰＬＬシンセサイザ５ｂは、第２のシフトレジスタ回路３ｂから出力されたＰＬＬ設定データ、および基準発振器１で生成された基準信号と第２のフラクショナル変調器４ｂで生成された分周数制御データに応じた高周波信号を発生する。
このとき、第１のデータ信号および第２のデータ信号が同じなので、第１および第２のフラクショナル変調器４ａ，４ｂには同じＰＬＬ設定データが与えられる。よって、第１および第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂの出力周波数は同一となる。
分周数制御データには周期性があり、分周数の１周期あたりの平均値をＮａｖｅとすると、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂの出力周波数ｆ０は（１）式で与えられる。
第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂにおいて、位相同期が確立しているとき、周期が固定である基準信号の立上りエッジと、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂの出力信号の立上りエッジとの時間差は、分周数制御データに応じた値となる。
第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂにおいて、位相同期が確立しているとき、周期が固定である基準信号の立上りエッジと、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂの出力信号の立上りエッジとの時間差は、分周数制御データに応じた値となる。
図２は、実施の形態１におけるクロック信号、データ信号、ロードイネーブル信号、基準信号のタイミングチャートである。図中、ＣＬＫ１、ＤＡＴＡ１、ＬＥ１は、それぞれ第１のクロック信号、ＤＡＴＡ信号、ロードイネーブル信号を示し、ＣＬＫ２、ＤＡＴＡ２、ＬＥ２は、それぞれ第２のクロック信号、ＤＡＴＡ信号、ロードイネーブル信号を示している。また、ＲＥＦは基準信号である。また、ここでは、ＤＡＴＡ：３２ｂｉｔ、クロックシフト：４の例について述べるが、任意の整数で良い。
図２において，ＣＬＫ１、ＤＡＴＡ１およびＬＥ１は、第１のクロック信号，データ信号およびロードイネーブル信号生成回路２ａで生成され、第１のシフトレジスタ回路３ａにおいてＣＬＫ１の立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ１がレジスタ内に取り込まれ、ＬＥ１の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
同様に、ＣＬＫ２、ＤＡＴＡ２およびＬＥ２は、第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ｂで生成され、第２のシフトレジスタ回路３ｂにおいてＣＬＫ２の立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ２がレジスタ内に取り込まれ、ＬＥ２の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
同様に、ＣＬＫ２、ＤＡＴＡ２およびＬＥ２は、第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ｂで生成され、第２のシフトレジスタ回路３ｂにおいてＣＬＫ２の立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ２がレジスタ内に取り込まれ、ＬＥ２の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
このとき、ＬＥ１およびＬＥ２の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、ＰＬＬ設定データをシフトすることで、第１，第２のフラクショナル変調器４ａ，４ｂで生成する分周数制御データの巡回シフトを行い、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間に位相差が生じる。なお、ＬＥ１およびＬＥ２の立上りエッジのタイミングは、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂが同相で動作する（位相差が０）といった場合、同時となる。
また、上記例では、並列動作するフラクショナルＰＬＬシンセサイザとして二つのフラクショナルＰＬＬシンセサイザの場合を示したが、これに限定されるものではなく、三つ以上のフラクショナルＰＬＬシンセサイザであっても同様に適用可能である。
図３は、フラクショナルＰＬＬシンセサイザが三つである場合の構成図である。図中、第１のフラクショナルＰＬＬシンセサイザ５ａには、第１のクロック信号，データ信号およびロードイネーブル信号生成回路２ａと、第１のシフトレジスタ回路３ａと、第１のフラクショナル変調器４ａとが対応し、同様に、第２のフラクショナルＰＬＬシンセサイザ５ｂには、第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ｂと、第２のシフトレジスタ回路３ｂと、第２のフラクショナル変調器４ｂとが対応する。また、第３のフラクショナルＰＬＬシンセサイザ５ｃには、第３のクロック信号，データ信号およびロードイネーブル信号生成回路２ｃと、第３のシフトレジスタ回路３ｃと、第３のフラクショナル変調器４ｃとが対応するといったように、三つ以上のフラクショナルＰＬＬシンセサイザであっても適用が可能であり、上記例と同様の効果を得ることができる。
図３は、フラクショナルＰＬＬシンセサイザが三つである場合の構成図である。図中、第１のフラクショナルＰＬＬシンセサイザ５ａには、第１のクロック信号，データ信号およびロードイネーブル信号生成回路２ａと、第１のシフトレジスタ回路３ａと、第１のフラクショナル変調器４ａとが対応し、同様に、第２のフラクショナルＰＬＬシンセサイザ５ｂには、第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ｂと、第２のシフトレジスタ回路３ｂと、第２のフラクショナル変調器４ｂとが対応する。また、第３のフラクショナルＰＬＬシンセサイザ５ｃには、第３のクロック信号，データ信号およびロードイネーブル信号生成回路２ｃと、第３のシフトレジスタ回路３ｃと、第３のフラクショナル変調器４ｃとが対応するといったように、三つ以上のフラクショナルＰＬＬシンセサイザであっても適用が可能であり、上記例と同様の効果を得ることができる。
また、周波数シンセサイザにおいては、第１のシフトレジスタ回路３ａと第１のフラクショナル変調器４ａと第１のフラクショナルＰＬＬシンセサイザ５ａ、第２のシフトレジスタ回路３ｂと第２のフラクショナル変調器４ｂと第２のフラクショナルＰＬＬシンセサイザ５ｂ、といったようにＰＬＬ部が一般にＩＣ化されており、任意のフラクショナルＰＬＬシンセサイザを動作させる場合は、その数に対応した同じＩＣ（シフトレジスタ回路、フラクショナル変調器、フラクショナルＰＬＬシンセサイザ）を用いれば良いため、容易に三つ以上のフラクショナルＰＬＬシンセサイザを備えた構成を実現することができる。
以上説明したように、実施の形態１の周波数シンセサイザによれば、基準信号を生成する基準発振器と、基準信号に同期して、クロック信号，データ信号およびロードイネーブル信号を生成する複数のクロック信号、データ信号およびロードイネーブル信号生成回路と、クロック信号の立上りエッジでデータ信号を取り込み、ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、基準信号に同期して、ＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、ＰＬＬ設定データおよび基準信号と分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、複数のクロック信号，データ信号およびロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うようにしたので、簡素な構成で、並列動作するフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相差制御を実現することができる。
実施の形態２．
図４は、この発明の実施の形態２に係る並列動作する周波数シンセサイザを示す構成図である。
図４に示す周波数シンセサイザは、基準発振器１、クロック信号，データ信号およびロードイネーブル信号生成回路２、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂを備えている。ここで、クロック信号，データ信号およびロードイネーブル信号生成回路２以外の構成は図１に示した実施の形態１の構成と同様であるため、ここでの説明は省略する。
図４は、この発明の実施の形態２に係る並列動作する周波数シンセサイザを示す構成図である。
図４に示す周波数シンセサイザは、基準発振器１、クロック信号，データ信号およびロードイネーブル信号生成回路２、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂを備えている。ここで、クロック信号，データ信号およびロードイネーブル信号生成回路２以外の構成は図１に示した実施の形態１の構成と同様であるため、ここでの説明は省略する。
実施の形態１では、第１，第２のシフトレジスタ回路３ａ，３ｂに与える「クロック信号，データ信号およびロードイネーブル信号」を生成するにあたり、２つのクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂを用いていた。これに対し、実施の形態２では、「クロック信号，データ信号およびロードイネーブル信号」を生成するにあたり、共用のクロック信号，データ信号およびロードイネーブル信号生成回路２を用いている。
クロック信号，データ信号およびロードイネーブル信号生成回路２は、基準信号に同期し、第１，第２のシフトレジスタ回路３ａ，３ｂに共通のクロック信号（ＣＬＫ）およびデータ信号（ＤＡＴＡ）を、第１のシフトレジスタ回路３ａにロードイネーブル信号１（ＬＥ１）を、第２のシフトレジスタ回路３ｂにロードイネーブル信号２（ＬＥ２）を与える。
図５に、共通のクロック信号とデータ信号を用いた場合のタイミングチャート例を示す。ここでは、ＤＡＴＡ：３２ｂｉｔ，クロックシフト：４の例について述べるが、任意の整数で良い。
図４において、クロック信号（ＣＬＫ）、データ信号（ＤＡＴＡ）、第１のロードイネーブル信号（ＬＥ１）および第２のロードイネーブル信号（ＬＥ２）は、クロック信号，データ信号およびロードイネーブル信号生成回路２で生成される。
第１のシフトレジスタ回路３ａにおいて、クロック信号の立上りエッジでＰＬＬの設定情報を持つデータ信号がレジスタ内に取り込まれ、第１のロードイネーブル信号（ＬＥ１）の立上りエッジでレジスタ内のデータの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
第２のシフトレジスタ回路３ｂにおいて、クロック信号の立上りエッジでＰＬＬの設定情報を持つデータ信号がレジスタ内に取り込まれ、第２のロードイネーブル信号（ＬＥ２）の立上りエッジでレジスタ内のデータの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
第１のシフトレジスタ回路３ａにおいて、クロック信号の立上りエッジでＰＬＬの設定情報を持つデータ信号がレジスタ内に取り込まれ、第１のロードイネーブル信号（ＬＥ１）の立上りエッジでレジスタ内のデータの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
第２のシフトレジスタ回路３ｂにおいて、クロック信号の立上りエッジでＰＬＬの設定情報を持つデータ信号がレジスタ内に取り込まれ、第２のロードイネーブル信号（ＬＥ２）の立上りエッジでレジスタ内のデータの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
このとき、ＬＥ１およびＬＥ２の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、ＰＬＬ設定データをシフトすることで、第１，第２のフラクショナル変調器４ａ，４ｂで生成する分周数制御データの巡回シフトを行い、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間に位相差が生じる。
なお、実施の形態２においても、並列動作するフラクショナルＰＬＬシンセサイザが３つ以上となった場合でも同様の効果が得られる。また、クロック信号，データ信号およびロードイネーブル信号生成回路２は共用が可能である。
以上説明したように、実施の形態２の周波数シンセサイザによれば、複数のクロック信号およびデータ信号を共通化したので、実施の形態１と同様の効果を得ることができると共に、さらに構成の簡素化を図ることができる。
実施の形態３．
図６は、この発明の実施の形態３に係る並列動作する周波数シンセサイザを示す構成図である。
図６に示す周波数シンセサイザは、基準発振器１、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、第１，第２のロードイネーブル信号生成回路６ａ，６ｂ、第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂを備えている。ここで、第１，第２のロードイネーブル信号生成回路６ａ，６ｂと第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂ以外の構成は図１に示した実施の形態１の構成と同様であるため、ここでの説明は省略する。
図６は、この発明の実施の形態３に係る並列動作する周波数シンセサイザを示す構成図である。
図６に示す周波数シンセサイザは、基準発振器１、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、第１，第２のロードイネーブル信号生成回路６ａ，６ｂ、第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂを備えている。ここで、第１，第２のロードイネーブル信号生成回路６ａ，６ｂと第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂ以外の構成は図１に示した実施の形態１の構成と同様であるため、ここでの説明は省略する。
実施の形態１では、基準信号に同期した第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂを用いた場合について説明した。これに対し、実施の形態３では、基準信号に同期した第１，第２のロードイネーブル信号生成回路６ａ，６ｂと、基準信号の同期とは無関係な第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂとを用いたものである。
第１のロードイネーブル信号生成回路６ａは、基準発振器１からの基準信号に同期し、ロードイネーブル信号１（ＬＥ１）を生成する。第２のロードイネーブル信号生成回路６ｂは、基準発振器１からの基準信号に同期し、ロードイネーブル信号２（ＬＥ２）を生成する。
第１のクロック信号およびデータ信号生成回路７ａは、第１のクロック信号（ＣＬＫ１）および第１のデータ信号（ＤＡＴＡ１）を生成する。第２のクロック信号およびデータ信号生成回路７ｂは、第２のクロック信号（ＣＬＫ２）およびデータ信号（ＤＡＴＡ２）を生成する。ここで、ＤＡＴＡ１およびＤＡＴＡ２は同一である。このとき、第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂにおいて、ＣＬＫ１，２およびＤＡＴＡ１，２の制御は基準信号に同期する必要はない。
第１のロードイネーブル信号生成回路６ａは、基準発振器１からの基準信号に同期し、ロードイネーブル信号１（ＬＥ１）を生成する。第２のロードイネーブル信号生成回路６ｂは、基準発振器１からの基準信号に同期し、ロードイネーブル信号２（ＬＥ２）を生成する。
第１のクロック信号およびデータ信号生成回路７ａは、第１のクロック信号（ＣＬＫ１）および第１のデータ信号（ＤＡＴＡ１）を生成する。第２のクロック信号およびデータ信号生成回路７ｂは、第２のクロック信号（ＣＬＫ２）およびデータ信号（ＤＡＴＡ２）を生成する。ここで、ＤＡＴＡ１およびＤＡＴＡ２は同一である。このとき、第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂにおいて、ＣＬＫ１，２およびＤＡＴＡ１，２の制御は基準信号に同期する必要はない。
第１のシフトレジスタ回路３ａにおいて、ＣＬＫ１の立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ１がレジスタ内に取り込まれ、ＬＥ１の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、ＰＬＬ設定データを出力する。また、第２のシフトレジスタ回路３ｂにおいて、ＣＬＫ２の立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ２がレジスタ内に取り込まれ、ＬＥ２の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、ＰＬＬ設定データを出力する。
このとき、ＬＥ１およびＬＥ２の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、ＰＬＬ設定データをシフトすることで、第１，第２のフラクショナル変調器４ａ，４ｂで生成する分周数制御データの巡回シフトを行い、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間に位相差が生じる。
このとき、ＬＥ１およびＬＥ２の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、ＰＬＬ設定データをシフトすることで、第１，第２のフラクショナル変調器４ａ，４ｂで生成する分周数制御データの巡回シフトを行い、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間に位相差が生じる。
なお、実施の形態３においても、並列動作するフラクショナルＰＬＬシンセサイザが３つ以上となった場合でも同様の効果が得られる。
以上説明したように、実施の形態３の周波数シンセサイザによれば、基準信号を生成する基準発振器と、クロック信号およびデータ信号を生成する複数のクロック信号およびデータ信号生成回路と、基準信号に同期して、ロードイネーブル信号を生成する複数のロードイネーブル信号生成回路と、クロック信号の立上りエッジでデータ信号を取り込み、ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、基準信号に同期して、ＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、ＰＬＬ設定データおよび基準信号と分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、複数のロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うようにしたので、簡素な構成で、並列動作するフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相差制御を実現することができる。
実施の形態４．
図７は、この発明の実施の形態４に係る並列動作する周波数シンセサイザを示す構成図である。
図７に示す周波数シンセサイザは、基準発振器１、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、ロードイネーブル信号生成回路６、クロック信号およびデータ信号生成回路７を備えている。ここで、ロードイネーブル信号生成回路６およびクロック信号およびデータ信号生成回路７が共用の回路構成となっている以外の構成は実施の形態３と同様であるため、ここでの説明は省略する。
図７は、この発明の実施の形態４に係る並列動作する周波数シンセサイザを示す構成図である。
図７に示す周波数シンセサイザは、基準発振器１、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、ロードイネーブル信号生成回路６、クロック信号およびデータ信号生成回路７を備えている。ここで、ロードイネーブル信号生成回路６およびクロック信号およびデータ信号生成回路７が共用の回路構成となっている以外の構成は実施の形態３と同様であるため、ここでの説明は省略する。
実施の形態３では、第１，第２のシフトレジスタ回路３ａ，３ｂに与える「クロック信号，データ信号およびロードイネーブル信号」を、個別の第１，第２のロードイネーブル信号生成回路６ａ，６ｂと、第１，第２のクロック信号およびデータ信号生成回路７ａ，７ｂとを用いていた。これに対し、実施の形態４では、「クロック信号，データ信号およびロードイネーブル信号」を、共用のロードイネーブル信号生成回路６および共用のクロック信号およびデータ信号生成回路７を用いている。
ロードイネーブル信号生成回路６は、基準信号に同期し、第１のシフトレジスタ回路３ａに第１のロードイネーブル信号（ＬＥ１）を、第２のシフトレジスタ回路３ｂに第２のロードイネーブル信号（ＬＥ２）を与える。
クロック信号およびデータ信号生成回路７は、第１，第２のシフトレジスタ回路３ａ，３ｂに、共通のクロック信号（ＣＬＫ）およびデータ信号（ＤＡＴＡ）を与える。
これにより、第１のシフトレジスタ回路３ａにおいて、ＣＬＫの立上りエッジでＰＬＬの設定情報を持つＤＡＴＡがレジスタ内に取り込まれ、ＬＥ１の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。また、第２のシフトレジスタ回路３ｂにおいて、ＣＬＫの立上りエッジでＰＬＬの設定情報を持つＤＡＴＡがレジスタ内に取り込まれ、ＬＥ２の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
クロック信号およびデータ信号生成回路７は、第１，第２のシフトレジスタ回路３ａ，３ｂに、共通のクロック信号（ＣＬＫ）およびデータ信号（ＤＡＴＡ）を与える。
これにより、第１のシフトレジスタ回路３ａにおいて、ＣＬＫの立上りエッジでＰＬＬの設定情報を持つＤＡＴＡがレジスタ内に取り込まれ、ＬＥ１の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。また、第２のシフトレジスタ回路３ｂにおいて、ＣＬＫの立上りエッジでＰＬＬの設定情報を持つＤＡＴＡがレジスタ内に取り込まれ、ＬＥ２の立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、シフトレジスタ内のＰＬＬ設定データを出力する。
このとき、ＬＥ１およびＬＥ２の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、ＰＬＬ設定データをシフトすることで、第１，第２のフラクショナル変調器４ａ，４ｂで生成する分周数制御データの巡回シフトを行い、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間に位相差が生じる。
なお、実施の形態４においても、並列動作するフラクショナルＰＬＬシンセサイザが３つ以上となった場合でも同様の効果が得られる。
以上説明したように、実施の形態４の周波数シンセサイザによれば、複数のクロック信号およびデータ信号を共通化したので、実施の形態３と同様の効果を得ることができると共に、さらに構成の簡素化を図ることができる。
実施の形態５．
図８は、この発明の実施の形態５に係る並列動作する周波数シンセサイザを示す構成図である。
図８に示す周波数シンセサイザでは、基準発振器１、クロック信号，データ信号およびロードイネーブル信号生成回路２０、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、第１，第２の遅延回路８ａ，８ｂを備えている。ここで、クロック信号，データ信号およびロードイネーブル信号生成回路２０および第１，第２の遅延回路８ａ，８ｂ以外の基本的な構成は実施の形態２と同様であるため、ここでの説明は省略する。
図８は、この発明の実施の形態５に係る並列動作する周波数シンセサイザを示す構成図である。
図８に示す周波数シンセサイザでは、基準発振器１、クロック信号，データ信号およびロードイネーブル信号生成回路２０、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、第１，第２の遅延回路８ａ，８ｂを備えている。ここで、クロック信号，データ信号およびロードイネーブル信号生成回路２０および第１，第２の遅延回路８ａ，８ｂ以外の基本的な構成は実施の形態２と同様であるため、ここでの説明は省略する。
実施の形態２では、第１のシフトレジスタ回路３ａに与えるＬＥ１と第２のシフトレジスタ回路３ｂに与えるＬＥ２の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、ＰＬＬ設定データをシフトする場合について述べた。この実施の形態５では、第１，第２のシフトレジスタ回路３ａ，３ｂに与えるＬＥ信号を共用し、第１，第２の遅延回路８ａ，８ｂにおいて異なる遅延量を与えることで、ＰＬＬ設定データをシフトする。
クロック信号，データ信号およびロードイネーブル信号生成回路２０は、は、第１，第２のシフトレジスタ回路３ａ，３ｂに共通のクロック信号（ＣＬＫ）およびロードイネーブル信号（ＬＥ）を、第１のシフトレジスタ回路３ａに第１のデータ信号（ＤＡＴＡ１）を、第２のシフトレジスタ回路３ｂに第２のデータ信号（ＤＡＴＡ２）を与える。ここで、クロック信号，データ信号およびロードイネーブル信号生成回路２０は、基準信号に同期していても同期していなくても良い。
第１のシフトレジスタ回路３ａにおいて、ＣＬＫの立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ１がレジスタ内に取り込まれ、ＬＥの立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、ＰＬＬ設定データを出力する。ここで、ＤＡＴＡ１のＰＬＬの設定情報には第１の遅延回路８ａに与える遅延量の情報が含まれる。また、第２のシフトレジスタ回路３ｂにおいて、ＣＬＫの立上りエッジでＰＬＬの設定情報を持つＤＡＴＡ２がレジスタ内に取り込まれ、ＬＥの立上りエッジでレジスタ内のＤＡＴＡの内容を実行し、ＰＬＬ設定データを出力する。ここで、ＤＡＴＡ２のＰＬＬの設定情報には第２の遅延回路８ｂに与える遅延量の情報が含まれる。
第１の遅延回路８ａは、基準信号に同期し、第１のシフトレジスタ回路３ａから出力されたＰＬＬ設定データに対し、ＤＡＴＡ１に応じて基準信号の周期の整数倍の時間の遅延量を与え、第１のフラクショナル変調器４ａに出力する。第２の遅延回路８ｂは、基準信号に同期し、第２のシフトレジスタ回路３ｂから出力されたＰＬＬ設定データに対し、ＤＡＴＡ２に応じて基準信号の周期の整数倍の時間の遅延量を与え、第２のフラクショナル変調器４ｂに出力する。
このとき、第１，第２の遅延回路８ａ，８ｂに遅延量を与え、ＰＬＬ設定データをシフトすることで、第１，第２のフラクショナル変調器４ａ，４ｂで生成する分周数制御データのシフトを行い、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号間に位相差が生じる。
また、上記例では、第１，第２の遅延回路８ａ，８ｂで与える遅延量の情報をデータ信号に入力していたが、これを外部から与えるようにしてもよく、この例を次に説明する。
図９は、第１，第２の遅延回路８ａ，８ｂに対して外部から遅延量の情報を与えるようにした例を示す構成図である。
図中、クロック信号，データ信号およびロードイネーブル信号生成回路２１と、第１，第２の遅延量データ生成回路９ａ，９ｂ以外の構成は図７と同様である。クロック信号，データ信号およびロードイネーブル信号生成回路２１は、クロック信号，データ信号およびロードイネーブル信号生成回路２０と基本的な構成は同様であるが、第１，第２のシフトレジスタ回路３ａ，３ｂに対して共通のデータ信号（ＤＡＴＡ）を与えるよう構成されている。また、第１，第２の遅延量データ生成回路９ａ，９ｂは、それぞれ第１，第２の遅延回路８ａ，８ｂに遅延量の情報を与えるための回路である。
図９は、第１，第２の遅延回路８ａ，８ｂに対して外部から遅延量の情報を与えるようにした例を示す構成図である。
図中、クロック信号，データ信号およびロードイネーブル信号生成回路２１と、第１，第２の遅延量データ生成回路９ａ，９ｂ以外の構成は図７と同様である。クロック信号，データ信号およびロードイネーブル信号生成回路２１は、クロック信号，データ信号およびロードイネーブル信号生成回路２０と基本的な構成は同様であるが、第１，第２のシフトレジスタ回路３ａ，３ｂに対して共通のデータ信号（ＤＡＴＡ）を与えるよう構成されている。また、第１，第２の遅延量データ生成回路９ａ，９ｂは、それぞれ第１，第２の遅延回路８ａ，８ｂに遅延量の情報を与えるための回路である。
このように構成された周波数シンセサイザにおいても、第１，第２の遅延量データ生成回路９ａ，９ｂを用いて第１，第２の遅延回路８ａ，８ｂに応じて基準信号の周期の整数倍の時間の遅延量を与えることで、図８で示した周波数シンセサイザと同様な効果が得られる。
なお、第１，第２の遅延回路８ａ，８ｂに与える遅延量は、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂが同相で動作する（位相差が０）といった場合、同じとなる。
また、実施の形態５においても並列動作するフラクショナルＰＬＬシンセサイザが３つ以上となった場合でも同様の効果が得られる。この場合、遅延回路や遅延量データ生成回路を、フラクショナルＰＬＬシンセサイザの数に対応して設ける。
また、実施の形態５においても並列動作するフラクショナルＰＬＬシンセサイザが３つ以上となった場合でも同様の効果が得られる。この場合、遅延回路や遅延量データ生成回路を、フラクショナルＰＬＬシンセサイザの数に対応して設ける。
以上説明したように、実施の形態５の周波数シンセサイザによれば、基準信号を生成する基準発振器と、基準信号に同期して、クロック信号，データ信号およびロードイネーブル信号を生成するクロック信号、データ信号およびロードイネーブル信号生成回路と、クロック信号の立上りエッジでデータ信号を取り込み、ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、基準信号に同期して、ＰＬＬ設定データに遅延を与える複数の遅延回路と、基準信号に同期して、複数の遅延回路から出力されたＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、複数のシフトレジスタ回路から出力されたＰＬＬ設定データおよび基準信号と分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、複数の遅延回路における遅延時間を制御することで、複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うようにしたので、簡素な構成で、並列動作するフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相差制御を実現することができる。
実施の形態６．
図１０は、この発明の実施の形態６に係る並列動作する周波数シンセサイザを示す構成図である。
図１０に示す周波数シンセサイザは、基準発振器１、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂ、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、比較回路１０を備えている。ここで、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂと比較回路１０以外の構成は図１に示した実施の形態１の構成と同様であるため、ここでの説明は省略する。
図１０は、この発明の実施の形態６に係る並列動作する周波数シンセサイザを示す構成図である。
図１０に示す周波数シンセサイザは、基準発振器１、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂ、第１，第２のシフトレジスタ回路３ａ，３ｂ、第１，第２のフラクショナル変調器４ａ，４ｂ、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂ、比較回路１０を備えている。ここで、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂと比較回路１０以外の構成は図１に示した実施の形態１の構成と同様であるため、ここでの説明は省略する。
比較回路１０は、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する信号を比較し、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂに補正データを出力する回路である。また、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂは、第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２ａ，２ｂと基本的な構成は同様であるが、比較回路１０からの補正データに基づいて、生成したデータ信号およびロードイネーブル信号を補正する点が異なっている。
次に、実施の形態６の動作について説明する。
比較回路１０は、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号の一部を入力し、比較した信号に応じて高周波信号の位相を調整するための補正データを第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂに出力する。第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂは、入力された補正データを基に、「データ信号およびロードイネーブル信号」を生成することで、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂの発生する高周波信号間において、所望の位相差を高精度で得ることができる。
比較回路１０は、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂから発生する高周波信号の一部を入力し、比較した信号に応じて高周波信号の位相を調整するための補正データを第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂに出力する。第１，第２のクロック信号，データ信号およびロードイネーブル信号生成回路２２ａ，２２ｂは、入力された補正データを基に、「データ信号およびロードイネーブル信号」を生成することで、第１，第２のフラクショナルＰＬＬシンセサイザ５ａ，５ｂの発生する高周波信号間において、所望の位相差を高精度で得ることができる。
なお、実施の形態６では、実施の形態１に適用した場合について述べたが、実施の形態２から実施の形態４について適用した場合でも同様の効果が得られる。また、実施の形態５において、比較回路１０から得られた補正データを、クロック信号，データ信号およびロードイネーブル信号生成回路２０または第１，第２の遅延量データ生成回路９ａ，９ｂに出力することで、同様の効果が得られる。
以上説明したように、実施の形態６の周波数シンセサイザによれば、複数のフラクショナルＰＬＬシンセサイザから出力された高周波信号を比較し、比較した信号に応じて高周波信号の位相を調整するための補正データを生成する比較回路を備え、補正データに基づいてデータ信号およびロードイネーブル信号を生成するようにしたので、実施の形態１の効果に加えて、さらに所望する位相差を高精度で得ることができる効果がある。
また、実施の形態６の周波数シンセサイザによれば、複数のフラクショナルＰＬＬシンセサイザから出力された高周波信号を比較し、比較した信号に応じて前記高周波信号の位相を調整するための補正データを生成する比較回路を備え、複数の遅延回路が補正データに基づいて遅延時間を制御するようにしたので、実施の形態５の効果に加えて、さらに所望する位相差を高精度で得ることができる効果がある。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
１ 基準発振器、２，２０，２１ クロック信号，データ信号およびロードイネーブル信号生成回路、２ａ，２２ａ 第１のクロック信号，データ信号およびロードイネーブル信号生成回路、２ｂ，２２ｂ 第２のクロック信号，データ信号およびロードイネーブル信号生成回路、２ｃ 第３のクロック信号，データ信号およびロードイネーブル信号生成回路、３ａ 第１のシフトレジスタ回路、３ｂ 第２のシフトレジスタ回路、３ｃ 第３のシフトレジスタ回路、４ａ 第１のフラクショナル変調器、４ｂ 第２のフラクショナル変調器、４ｃ 第３のフラクショナル変調器、５ａ 第１のフラクショナルＰＬＬシンセサイザ、５ｂ 第２のフラクショナルＰＬＬシンセサイザ、５ｃ 第３のフラクショナルＰＬＬシンセサイザ、６ ロードイネーブル信号生成回路、６ａ 第１のロードイネーブル信号生成回路、６ｂ 第２のロードイネーブル信号生成回路、７ クロック信号およびデータ信号生成回路、７ａ 第１のクロック信号およびデータ信号生成回路、７ｂ 第２のクロック信号およびデータ信号生成回路、８ａ 第１の遅延回路、８ｂ 第２の遅延回路、９ａ 第１の遅延量データ生成回路、９ｂ 第２の遅延量データ生成回路。
Claims (6)
- 基準信号を生成する基準発振器と、
前記基準信号に同期して、クロック信号，データ信号およびロードイネーブル信号を生成する複数のクロック信号、データ信号およびロードイネーブル信号生成回路と、
前記クロック信号の立上りエッジで前記データ信号を取り込み、前記ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、
前記基準信号に同期して、前記ＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、
前記ＰＬＬ設定データおよび前記基準信号と前記分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、
前記複数のクロック信号，データ信号およびロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、前記複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うことを特徴とする周波数シンセサイザ。 - 基準信号を生成する基準発振器と、
クロック信号およびデータ信号を生成する複数のクロック信号およびデータ信号生成回路と、
前記基準信号に同期して、ロードイネーブル信号を生成する複数のロードイネーブル信号生成回路と、
前記クロック信号の立上りエッジで前記データ信号を取り込み、前記ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、
前記基準信号に同期して、前記ＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、
前記ＰＬＬ設定データおよび前記基準信号と前記分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、
前記複数のロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、前記複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うことを特徴とする周波数シンセサイザ。 - 複数のクロック信号およびデータ信号を共通化したことを特徴とする請求項１または請求項２記載の周波数シンセサイザ。
- 基準信号を生成する基準発振器と、
前記基準信号に同期して、クロック信号，データ信号およびロードイネーブル信号を生成するクロック信号、データ信号およびロードイネーブル信号生成回路と、
前記クロック信号の立上りエッジ前記でデータ信号を取り込み、前記ロードイネーブル信号の立上りエッジでＰＬＬ設定データを出力する複数のシフトレジスタ回路と、
前記基準信号に同期して、前記ＰＬＬ設定データに遅延を与える複数の遅延回路と、
前記基準信号に同期して、前記複数の遅延回路から出力されたＰＬＬ設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、
前記複数のシフトレジスタ回路から出力されたＰＬＬ設定データおよび前記基準信号と前記分周数制御データとに応じた高周波信号を発生する複数のフラクショナルＰＬＬシンセサイザとを備え、
前記複数の遅延回路における遅延時間を制御することで、前記複数のフラクショナルＰＬＬシンセサイザから発生する高周波信号間の位相制御を行うことを特徴とする周波数シンセサイザ。 - 複数のフラクショナルＰＬＬシンセサイザから出力された高周波信号を比較し、比較した信号に応じて前記高周波信号の位相を調整するための補正データを生成する比較回路を備え、
前記補正データに基づいてデータ信号およびロードイネーブル信号を生成することを特徴とする請求項１から請求項４のうちのいずれか１項記載の周波数シンセサイザ。 - 複数のフラクショナルＰＬＬシンセサイザから出力された高周波信号を比較し、比較した信号に応じて前記高周波信号の位相を調整するための補正データを生成する比較回路を備え、
複数の遅延回路は前記補正データに基づいて遅延時間を制御することを特徴とする請求項４記載の周波数シンセサイザ。
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