JPH03110923A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03110923A JPH03110923A JP1249623A JP24962389A JPH03110923A JP H03110923 A JPH03110923 A JP H03110923A JP 1249623 A JP1249623 A JP 1249623A JP 24962389 A JP24962389 A JP 24962389A JP H03110923 A JPH03110923 A JP H03110923A
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- Japan
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はPLL回路に用いられ、外部入力信号を分周
した第1の分周信号と基準信号を分周した第2の分周信
号との位相を比較して位相比較信号を出力する半導体集
積回路に関するものである。
した第1の分周信号と基準信号を分周した第2の分周信
号との位相を比較して位相比較信号を出力する半導体集
積回路に関するものである。
第3図はPLL回路に用いられ、外部入力信号を分周し
た第1の分周信号と基準信号を分周した第2の分周信号
との位相を比較して位相比較信号を出力する従来の半導
体集積回路(以下、rPLL部」と言う。)10を示す
ブロック構成図であり、第4図はテレビジョン受信機の
受信部分の系統図である。第4図に示すように、PLL
回路11は電圧制御発振器12、PLL部10及びロー
パスフィルタ13より閉ループを構成し、電圧制御発振
器12から出力される信号の位相を固定し、高周波増幅
回路14の出力信号に同期させている。
た第1の分周信号と基準信号を分周した第2の分周信号
との位相を比較して位相比較信号を出力する従来の半導
体集積回路(以下、rPLL部」と言う。)10を示す
ブロック構成図であり、第4図はテレビジョン受信機の
受信部分の系統図である。第4図に示すように、PLL
回路11は電圧制御発振器12、PLL部10及びロー
パスフィルタ13より閉ループを構成し、電圧制御発振
器12から出力される信号の位相を固定し、高周波増幅
回路14の出力信号に同期させている。
また、PLL部10はコンピュータ等の外部装置20よ
り指示された分周比で、電圧制御発振器12より得られ
る信号を分周した第1の分周信号と基準信号を分周した
第2の分周信号とを位相比較して位相比較信号をローパ
スフィルタ13に出力している。なお、15はアンテナ
、16は混合器、17は中間周波数増幅器である。
り指示された分周比で、電圧制御発振器12より得られ
る信号を分周した第1の分周信号と基準信号を分周した
第2の分周信号とを位相比較して位相比較信号をローパ
スフィルタ13に出力している。なお、15はアンテナ
、16は混合器、17は中間周波数増幅器である。
PLL部10は第3図に示すように、6つの外部端子P
1〜P6を有している。比較信号入力端子P1はプログ
ラマブルディバイダ1に、イネーブル端子P2はデータ
ラッチ回路2及びシフトレジスタ3に、データ入力端子
P3及びクロック入力端子P4はシフトレジスタ3に、
基準信号入力端子P5はプログラマブルレファレンスデ
ィバイダ5に、位相比較出力端子P6は位相比較器5に
それぞれ接続されている。
1〜P6を有している。比較信号入力端子P1はプログ
ラマブルディバイダ1に、イネーブル端子P2はデータ
ラッチ回路2及びシフトレジスタ3に、データ入力端子
P3及びクロック入力端子P4はシフトレジスタ3に、
基準信号入力端子P5はプログラマブルレファレンスデ
ィバイダ5に、位相比較出力端子P6は位相比較器5に
それぞれ接続されている。
第5図の波形図に示すように、シフトレジスタ3はイネ
ーブル端子P2より入力されるイネーブル信号S2がH
の時に活性状態となり、クロック入力端子P4より人力
されるクロック信号S4に同期して、データ入力端子P
3より1ビツトのデータ信号S3を順次取込み、シフト
させて、所定ビットのデータDtを格納する。このデー
タD。
ーブル端子P2より入力されるイネーブル信号S2がH
の時に活性状態となり、クロック入力端子P4より人力
されるクロック信号S4に同期して、データ入力端子P
3より1ビツトのデータ信号S3を順次取込み、シフト
させて、所定ビットのデータDtを格納する。このデー
タD。
は常にデータラッチ回路2に出力されている。データD
、は、第5図に示すように、プログラマブルディバイダ
1の分周比設定用のデータ(以下、rPD用データ」と
いう。)Dl(上位ビット群)とプログラマブルレファ
レンスディバイダ5の分周比設定用のデータ(以下、r
PRD用デー少データう。)D2(下位ビット群)から
(R成されている。
、は、第5図に示すように、プログラマブルディバイダ
1の分周比設定用のデータ(以下、rPD用データ」と
いう。)Dl(上位ビット群)とプログラマブルレファ
レンスディバイダ5の分周比設定用のデータ(以下、r
PRD用デー少データう。)D2(下位ビット群)から
(R成されている。
データラッチ回路2はイネーブル端子P2より入力され
るイネーブル信号S2の立上り(あるいは立下り)エツ
ジに同期して(第5図の例では立下りエツジに同期する
ことになる)、データDtをラッチし、PR用データD
1をプログラマブルディバイダ1に出力するとともに、
PRD用データD2をプログラマブルレファレンスディ
バイダ5に出力している。
るイネーブル信号S2の立上り(あるいは立下り)エツ
ジに同期して(第5図の例では立下りエツジに同期する
ことになる)、データDtをラッチし、PR用データD
1をプログラマブルディバイダ1に出力するとともに、
PRD用データD2をプログラマブルレファレンスディ
バイダ5に出力している。
プログラマブルディバイダ1は、PD用データDI(値
はnとする)に基づき、比較信号入力端子P1より人力
される入力信号S1を1 / nに分周して分周信号S
l’を位相比較器4に出力している。一方、プログラマ
ブルレファレンスディバイダ5は、PRD用データD2
(値はmとする)に基づき、基準信号入力端子P5より
入力される基準信号を1/mに分周して分周信号S5’
を位相比較器4に出力している。
はnとする)に基づき、比較信号入力端子P1より人力
される入力信号S1を1 / nに分周して分周信号S
l’を位相比較器4に出力している。一方、プログラマ
ブルレファレンスディバイダ5は、PRD用データD2
(値はmとする)に基づき、基準信号入力端子P5より
入力される基準信号を1/mに分周して分周信号S5’
を位相比較器4に出力している。
位相比較器4は分周信号SL’ と分周信号S5’ と
の位相差を検出して位相比較信号S6を位相比較出力端
子P6に出力している。
の位相差を検出して位相比較信号S6を位相比較出力端
子P6に出力している。
このように、PLL部10は、外部からの入力信号S1
及び基準信号S5をデータ信号S3に基づきそれぞれ1
/n及び1/mに分周して得られた分周信号SL’及び
S5’の位相差を比較して位相比較信号S6を外部に出
力している。
及び基準信号S5をデータ信号S3に基づきそれぞれ1
/n及び1/mに分周して得られた分周信号SL’及び
S5’の位相差を比較して位相比較信号S6を外部に出
力している。
従来のPLL部10は以上のように構成されており、プ
ログラマブルディバイダ1及びプログラマブルレファレ
ンスディバイダ5それぞれの分周比の設定を一括して行
っていた。
ログラマブルディバイダ1及びプログラマブルレファレ
ンスディバイダ5それぞれの分周比の設定を一括して行
っていた。
このため、プログラマブルディバイダ1及びプログラマ
ブルレファレンスディバイダ5のうち、一方の分周比の
みを変更する場合も、前述したように両方の分周比設定
用データDI、D2からなるデータD、をシフトレジス
タ3を介してデータラッチ回路2に格納し、データラッ
チ回路2からプログラマブルディバイダ1にPD用デー
タD1を、プログラマブルレファレンスディバイダ5に
PRD用データD2をそれぞれ転送することにより行わ
なければならない。分周比設定用のデータDi、D2の
ビット数は長いため、変更不要な分周比設定用データを
設定する時間、つまりデータ入力端子P3からデータ信
号S3を1ビット単位にシフトレジスタ3に入力するこ
とにより、変更不要な分周比設定用のデータをシフトレ
ジスタ3中に作成する時を川が余分にかかる分、分周比
設定時間が不要に長くなるという問題点があった。
ブルレファレンスディバイダ5のうち、一方の分周比の
みを変更する場合も、前述したように両方の分周比設定
用データDI、D2からなるデータD、をシフトレジス
タ3を介してデータラッチ回路2に格納し、データラッ
チ回路2からプログラマブルディバイダ1にPD用デー
タD1を、プログラマブルレファレンスディバイダ5に
PRD用データD2をそれぞれ転送することにより行わ
なければならない。分周比設定用のデータDi、D2の
ビット数は長いため、変更不要な分周比設定用データを
設定する時間、つまりデータ入力端子P3からデータ信
号S3を1ビット単位にシフトレジスタ3に入力するこ
とにより、変更不要な分周比設定用のデータをシフトレ
ジスタ3中に作成する時を川が余分にかかる分、分周比
設定時間が不要に長くなるという問題点があった。
勿論、PD用データDi、PRD用データD2の取込み
用に、各々独立した外部端子P3.P4゜シフトレジス
タ3.データラッチ回路2をそれぞれ設ければ、上記し
た問題は回避できるが、PLL部10は、集積度及びコ
ストの点で外部端子数を簡単に増やすことができない制
約があるため、極めて非現実的である。
用に、各々独立した外部端子P3.P4゜シフトレジス
タ3.データラッチ回路2をそれぞれ設ければ、上記し
た問題は回避できるが、PLL部10は、集積度及びコ
ストの点で外部端子数を簡単に増やすことができない制
約があるため、極めて非現実的である。
この発明は上記のような問題点を解決するためになされ
たもので、外部端子数を増やすことなく、効率的な分周
比設定処理が行えるPLL回路に用いられる半導体集積
回路を得ることを目的とする。
たもので、外部端子数を増やすことなく、効率的な分周
比設定処理が行えるPLL回路に用いられる半導体集積
回路を得ることを目的とする。
この発明にかかる半導体集積回路は、PLL回路に用い
られ、外部入力信号を分周した第1の分周信号と基準信
号を分周した第2の分周信号との位相を比較して位相比
較信号を出力する回路であって、データ入力端子と、外
部入力端子と、前記データ入力端子より外部データ信号
を取込み、分周比設定用データと選択データからなる内
部データ信号を生成して出力するシフトレジスタと、前
記内部データ信号を取込み、前記選択データに基づき、
前記分周比設定用データを、第1及び第2の選択出力信
号のうち、一方の選択出力信号として出力するデータ出
力選択回路と、前記外部入力端子より前記外部入力信号
を取込み、前記第1の選択出力信号に基づき、前記外部
入力信号を分周して前記第1の分周信号を出力する第1
の分周器と、前記基準信号を取込み、前記第2の選択出
力信号に基づき、前記基準信号を分周して前記第2の分
周信号を出力する第2の分周器とを備えて構成されてい
る。
られ、外部入力信号を分周した第1の分周信号と基準信
号を分周した第2の分周信号との位相を比較して位相比
較信号を出力する回路であって、データ入力端子と、外
部入力端子と、前記データ入力端子より外部データ信号
を取込み、分周比設定用データと選択データからなる内
部データ信号を生成して出力するシフトレジスタと、前
記内部データ信号を取込み、前記選択データに基づき、
前記分周比設定用データを、第1及び第2の選択出力信
号のうち、一方の選択出力信号として出力するデータ出
力選択回路と、前記外部入力端子より前記外部入力信号
を取込み、前記第1の選択出力信号に基づき、前記外部
入力信号を分周して前記第1の分周信号を出力する第1
の分周器と、前記基準信号を取込み、前記第2の選択出
力信号に基づき、前記基準信号を分周して前記第2の分
周信号を出力する第2の分周器とを備えて構成されてい
る。
この発明におけるデータ出力選択回路は、内部データ信
号を取込み、内部データ信号中の選択データに基づき、
分周比設定用データを、第1及び第2の選択出力信号の
うち、一方の選択出力信号として出力しているため、分
周比設定用データが第1及び第2の分周器のうち、どち
らの分周比設定用であっても、選択データに第1.第2
の分周器を識別する情報があれば、正確に所望の分周器
に分周比設定用データを与えることができる。
号を取込み、内部データ信号中の選択データに基づき、
分周比設定用データを、第1及び第2の選択出力信号の
うち、一方の選択出力信号として出力しているため、分
周比設定用データが第1及び第2の分周器のうち、どち
らの分周比設定用であっても、選択データに第1.第2
の分周器を識別する情報があれば、正確に所望の分周器
に分周比設定用データを与えることができる。
第1図はこの発明の一実施例であるPLL部10を示す
ブロック構成図である。同図に示すように、制御回路6
aおよび選択回路6bからなるデータ選択回路6が新た
に設けられている。
ブロック構成図である。同図に示すように、制御回路6
aおよび選択回路6bからなるデータ選択回路6が新た
に設けられている。
また、シフトレジスタ3′は従来と同様にして、イネー
ブル信号S2.データ信号S3及びクロック信号S4を
取込み、データラッチ回路2にデータD ′を第2図に
示すように、出力している。
ブル信号S2.データ信号S3及びクロック信号S4を
取込み、データラッチ回路2にデータD ′を第2図に
示すように、出力している。
【
ただし、データD は、第2図に示すように従来(第
5図参照)のデータD、と異なり、分周比設定用データ
DOと選択データD3とから構成されている。分周比設
定用データDOは、プログラマブルディバイダ1あるい
はプログラマブルレファレンスディバイダ5の分周比設
定用のデータであり、選択データD3は当該分周比設定
用データDOがプログラマブルディバイダ1及びブログ
ラマブルレファレンスディバイダ5のうち、どちらの分
周比設定用のデータかを指示した1ビツトデータである
。
5図参照)のデータD、と異なり、分周比設定用データ
DOと選択データD3とから構成されている。分周比設
定用データDOは、プログラマブルディバイダ1あるい
はプログラマブルレファレンスディバイダ5の分周比設
定用のデータであり、選択データD3は当該分周比設定
用データDOがプログラマブルディバイダ1及びブログ
ラマブルレファレンスディバイダ5のうち、どちらの分
周比設定用のデータかを指示した1ビツトデータである
。
データラッチ回路2′はシフトレジスタ3′より得たデ
ータD を取込み、データD 巾のt
【選択データD3をデ
ータ選択回路6中の制御回路6aに、分周比設定用デー
タDOをデータ選択回路6中の選択回路6bに出力して
いる。
ータD を取込み、データD 巾のt
【選択データD3をデ
ータ選択回路6中の制御回路6aに、分周比設定用デー
タDOをデータ選択回路6中の選択回路6bに出力して
いる。
制御回路6aはイネーブル信号S2と選択データD3と
を取込み、イネーブル信号S2の立上り(立下り)エツ
ジに同期して(第2図の例では立下りエツジに同期して
いる)、選択データD3に基づいた制御信号SCを選択
回路6bに出力している。
を取込み、イネーブル信号S2の立上り(立下り)エツ
ジに同期して(第2図の例では立下りエツジに同期して
いる)、選択データD3に基づいた制御信号SCを選択
回路6bに出力している。
選択回路6bは、制御回路6aより得た制御信号SCに
基づき、データラッチ回路2より得た分周比設定用デー
タDOをプログラマブルディバイダ1及びプログラマブ
ルレファレンスディバイダ5のうち、一方のみに出力し
ている。なお、他の構成は従来と同様であるため、説明
は省略する。
基づき、データラッチ回路2より得た分周比設定用デー
タDOをプログラマブルディバイダ1及びプログラマブ
ルレファレンスディバイダ5のうち、一方のみに出力し
ている。なお、他の構成は従来と同様であるため、説明
は省略する。
このような構成において、プログラマブルディバイダ1
の分周比の設定は、データ入力信号s3をシフトレジス
タ3′に入力し、プログラマブルディバイダ1の分周比
を指示する分周比設定用データDOとプログラマブルデ
ィバイダ1の選択を指示する選択データD3とからなる
データDtをシフトレジスタ3′中に作成することによ
り行われる。このようにデータD を作成すると、を 制御回路6aは、選択データD3に基づき、プログラマ
ブルディバイダ1への分周比設定用データDOの転送を
指示をする制御信号SCを選択回路6bに送ることにな
る。その結果、選択回路6bは分周比設定用データDO
をプログラマブルディバイダ1にのみに転送し、プログ
ラマブルディバイダ1の分周比のみが変更される。また
、プログラマブルレファレンスディバイダ5の分周比設
定も、データ入力信号S3をシフトレジスタ3に人力し
、プログラマブルレファレンスディバイダ5の分周比を
指示する分周比設定用データDOとプログラマブルレフ
ァレンスディバイダ5の選択を指示する選択データD3
からなるデータD ′を、シフトレジスタ3′中に作成
することにより、プログラマブルディバイダ1の分周比
設定と同様にして行われる。
の分周比の設定は、データ入力信号s3をシフトレジス
タ3′に入力し、プログラマブルディバイダ1の分周比
を指示する分周比設定用データDOとプログラマブルデ
ィバイダ1の選択を指示する選択データD3とからなる
データDtをシフトレジスタ3′中に作成することによ
り行われる。このようにデータD を作成すると、を 制御回路6aは、選択データD3に基づき、プログラマ
ブルディバイダ1への分周比設定用データDOの転送を
指示をする制御信号SCを選択回路6bに送ることにな
る。その結果、選択回路6bは分周比設定用データDO
をプログラマブルディバイダ1にのみに転送し、プログ
ラマブルディバイダ1の分周比のみが変更される。また
、プログラマブルレファレンスディバイダ5の分周比設
定も、データ入力信号S3をシフトレジスタ3に人力し
、プログラマブルレファレンスディバイダ5の分周比を
指示する分周比設定用データDOとプログラマブルレフ
ァレンスディバイダ5の選択を指示する選択データD3
からなるデータD ′を、シフトレジスタ3′中に作成
することにより、プログラマブルディバイダ1の分周比
設定と同様にして行われる。
したがって、プログラマブルディバイダ1及びプログラ
マブルレファレンスディバイダ5のうち、一方の分周比
のみ変更する場合は、他方の分周比設定用のデータは全
くシフトレジスタ3′に入力する必要がなくなり、また
、常にシフトレジスタ3′に入力の必要がある選択デー
タD3は1ビツトで済むため、分周比設定の際、不要な
分周比設定用データの作成のため長ビットのビットデー
タをシフトレジスタ3′に入力する時間が省略でき、そ
の分従来に比べ分周比設定時間を短くすることができる
。しかも、外部端子数は従来と全く変わらないため、集
積度が低下する、コストが高くなるという問題も発生し
ない。
マブルレファレンスディバイダ5のうち、一方の分周比
のみ変更する場合は、他方の分周比設定用のデータは全
くシフトレジスタ3′に入力する必要がなくなり、また
、常にシフトレジスタ3′に入力の必要がある選択デー
タD3は1ビツトで済むため、分周比設定の際、不要な
分周比設定用データの作成のため長ビットのビットデー
タをシフトレジスタ3′に入力する時間が省略でき、そ
の分従来に比べ分周比設定時間を短くすることができる
。しかも、外部端子数は従来と全く変わらないため、集
積度が低下する、コストが高くなるという問題も発生し
ない。
〔発rIJIの1果〕
以上説明したように、この発明によれば、データ出力選
択回路は、内部データ信号を取込み、内部データ信号中
の選択データに基づき、分周比設定用データを、第1及
び第2の選択出力信号のうち、一方の選択出力信号とし
て出力しているため、分周比設定用データが第1及び第
2の分周器のうち、どぢらの分周比設定用であっても、
選択データに第1.第2の分周器を識別する情報があれ
ば、正確に所望の分周器に分周比設定用データを5える
ことができる。
択回路は、内部データ信号を取込み、内部データ信号中
の選択データに基づき、分周比設定用データを、第1及
び第2の選択出力信号のうち、一方の選択出力信号とし
て出力しているため、分周比設定用データが第1及び第
2の分周器のうち、どぢらの分周比設定用であっても、
選択データに第1.第2の分周器を識別する情報があれ
ば、正確に所望の分周器に分周比設定用データを5える
ことができる。
その結果、第1及び第2の分周器のうち、一方のみの分
周比設定を行う場合、他方の分周比設定用の外部データ
をシフトレジスタがデータ入力端子から取込む必要はな
くなるため、その分、分周比設定時間が短くなり効率的
になる。しかも、′データ出力選択回路の形成に伴い外
部端子を新たに設けることは行っておらず、外部端子増
設に(’+う問題も生じない。
周比設定を行う場合、他方の分周比設定用の外部データ
をシフトレジスタがデータ入力端子から取込む必要はな
くなるため、その分、分周比設定時間が短くなり効率的
になる。しかも、′データ出力選択回路の形成に伴い外
部端子を新たに設けることは行っておらず、外部端子増
設に(’+う問題も生じない。
第1図はこの発明の一実施例である゛11導体集積回路
を示すブロック構成図、第2図は第1図で示したシフト
レジスタの動作を示した波形図、第3図は従来の半導体
集積回路を示すブロック構成図、第4図はテレビジョン
受信機の受信部分の系統図、第5図は第3図で示したシ
フトレジスタの動作を示した波形図である。 図において、1はプログラマブルディバイダ、2′はデ
ータラッチ回路、3′はシフトレジスタ、4は位相比較
器、5はプログラマブルレファレンスディバイダ、6は
データ選択回路、Plは比較信号入力端子、P3はデー
タ入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
を示すブロック構成図、第2図は第1図で示したシフト
レジスタの動作を示した波形図、第3図は従来の半導体
集積回路を示すブロック構成図、第4図はテレビジョン
受信機の受信部分の系統図、第5図は第3図で示したシ
フトレジスタの動作を示した波形図である。 図において、1はプログラマブルディバイダ、2′はデ
ータラッチ回路、3′はシフトレジスタ、4は位相比較
器、5はプログラマブルレファレンスディバイダ、6は
データ選択回路、Plは比較信号入力端子、P3はデー
タ入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- (1)PLL回路に用いられ、外部入力信号を分周した
第1の分周信号と基準信号を分周した第2の分周信号と
の位相を比較して位相比較信号を出力する半導体集積回
路であって、 データ入力端子と、 外部入力端子と、 前記データ入力端子より外部データ信号を取込み、分周
比設定用データと選択データからなる内部データ信号を
生成して出力するシフトレジスタと、 前記内部データ信号を取込み、前記選択データに基づき
、前記分周比設定用データを、第1及び第2の選択出力
信号のうち、一方の選択出力信号として出力するデータ
出力選択回路と、 前記外部入力端子より前記外部入力信号を取込み、前記
第1の選択出力信号に基づき、前記外部入力信号を分周
して前記第1の分周信号を出力する第1の分周器と、 前記基準信号を取込み、前記第2の選択出力信号に基づ
き、前記基準信号を分周して前記第2の分周信号を出力
する第2の分周器とを備えた半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1249623A JPH0771000B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1249623A JPH0771000B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03110923A true JPH03110923A (ja) | 1991-05-10 |
JPH0771000B2 JPH0771000B2 (ja) | 1995-07-31 |
Family
ID=17195782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1249623A Expired - Lifetime JPH0771000B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0771000B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014049808A (ja) * | 2012-08-29 | 2014-03-17 | Mitsubishi Electric Corp | 周波数シンセサイザ |
-
1989
- 1989-09-26 JP JP1249623A patent/JPH0771000B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014049808A (ja) * | 2012-08-29 | 2014-03-17 | Mitsubishi Electric Corp | 周波数シンセサイザ |
Also Published As
Publication number | Publication date |
---|---|
JPH0771000B2 (ja) | 1995-07-31 |
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