JPH03110923A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03110923A JPH03110923A JP1249623A JP24962389A JPH03110923A JP H03110923 A JPH03110923 A JP H03110923A JP 1249623 A JP1249623 A JP 1249623A JP 24962389 A JP24962389 A JP 24962389A JP H03110923 A JPH03110923 A JP H03110923A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＰＬＬ回路に用いられ、外部入力信号を分周
した第１の分周信号と基準信号を分周した第２の分周信
号との位相を比較して位相比較信号を出力する半導体集
積回路に関するものである。
した第１の分周信号と基準信号を分周した第２の分周信
号との位相を比較して位相比較信号を出力する半導体集
積回路に関するものである。
第３図はＰＬＬ回路に用いられ、外部入力信号を分周し
た第１の分周信号と基準信号を分周した第２の分周信号
との位相を比較して位相比較信号を出力する従来の半導
体集積回路（以下、ｒＰＬＬ部」と言う。）１０を示す
ブロック構成図であり、第４図はテレビジョン受信機の
受信部分の系統図である。第４図に示すように、ＰＬＬ
回路１１は電圧制御発振器１２、ＰＬＬ部１０及びロー
パスフィルタ１３より閉ループを構成し、電圧制御発振
器１２から出力される信号の位相を固定し、高周波増幅
回路１４の出力信号に同期させている。
た第１の分周信号と基準信号を分周した第２の分周信号
との位相を比較して位相比較信号を出力する従来の半導
体集積回路（以下、ｒＰＬＬ部」と言う。）１０を示す
ブロック構成図であり、第４図はテレビジョン受信機の
受信部分の系統図である。第４図に示すように、ＰＬＬ
回路１１は電圧制御発振器１２、ＰＬＬ部１０及びロー
パスフィルタ１３より閉ループを構成し、電圧制御発振
器１２から出力される信号の位相を固定し、高周波増幅
回路１４の出力信号に同期させている。
また、ＰＬＬ部１０はコンピュータ等の外部装置２０よ
り指示された分周比で、電圧制御発振器１２より得られ
る信号を分周した第１の分周信号と基準信号を分周した
第２の分周信号とを位相比較して位相比較信号をローパ
スフィルタ１３に出力している。なお、１５はアンテナ
、１６は混合器、１７は中間周波数増幅器である。
り指示された分周比で、電圧制御発振器１２より得られ
る信号を分周した第１の分周信号と基準信号を分周した
第２の分周信号とを位相比較して位相比較信号をローパ
スフィルタ１３に出力している。なお、１５はアンテナ
、１６は混合器、１７は中間周波数増幅器である。
ＰＬＬ部１０は第３図に示すように、６つの外部端子Ｐ
１〜Ｐ６を有している。比較信号入力端子Ｐ１はプログ
ラマブルディバイダ１に、イネーブル端子Ｐ２はデータ
ラッチ回路２及びシフトレジスタ３に、データ入力端子
Ｐ３及びクロック入力端子Ｐ４はシフトレジスタ３に、
基準信号入力端子Ｐ５はプログラマブルレファレンスデ
ィバイダ５に、位相比較出力端子Ｐ６は位相比較器５に
それぞれ接続されている。
１〜Ｐ６を有している。比較信号入力端子Ｐ１はプログ
ラマブルディバイダ１に、イネーブル端子Ｐ２はデータ
ラッチ回路２及びシフトレジスタ３に、データ入力端子
Ｐ３及びクロック入力端子Ｐ４はシフトレジスタ３に、
基準信号入力端子Ｐ５はプログラマブルレファレンスデ
ィバイダ５に、位相比較出力端子Ｐ６は位相比較器５に
それぞれ接続されている。
第５図の波形図に示すように、シフトレジスタ３はイネ
ーブル端子Ｐ２より入力されるイネーブル信号Ｓ２がＨ
の時に活性状態となり、クロック入力端子Ｐ４より人力
されるクロック信号Ｓ４に同期して、データ入力端子Ｐ
３より１ビツトのデータ信号Ｓ３を順次取込み、シフト
させて、所定ビットのデータＤｔを格納する。このデー
タＤ。
ーブル端子Ｐ２より入力されるイネーブル信号Ｓ２がＨ
の時に活性状態となり、クロック入力端子Ｐ４より人力
されるクロック信号Ｓ４に同期して、データ入力端子Ｐ
３より１ビツトのデータ信号Ｓ３を順次取込み、シフト
させて、所定ビットのデータＤｔを格納する。このデー
タＤ。
は常にデータラッチ回路２に出力されている。データＤ
、は、第５図に示すように、プログラマブルディバイダ
１の分周比設定用のデータ（以下、ｒＰＤ用データ」と
いう。）Ｄｌ（上位ビット群）とプログラマブルレファ
レンスディバイダ５の分周比設定用のデータ（以下、ｒ
ＰＲＤ用デー少データう。）Ｄ２（下位ビット群）から
（Ｒ成されている。
、は、第５図に示すように、プログラマブルディバイダ
１の分周比設定用のデータ（以下、ｒＰＤ用データ」と
いう。）Ｄｌ（上位ビット群）とプログラマブルレファ
レンスディバイダ５の分周比設定用のデータ（以下、ｒ
ＰＲＤ用デー少データう。）Ｄ２（下位ビット群）から
（Ｒ成されている。
データラッチ回路２はイネーブル端子Ｐ２より入力され
るイネーブル信号Ｓ２の立上り（あるいは立下り）エツ
ジに同期して（第５図の例では立下りエツジに同期する
ことになる）、データＤｔをラッチし、ＰＲ用データＤ
１をプログラマブルディバイダ１に出力するとともに、
ＰＲＤ用データＤ２をプログラマブルレファレンスディ
バイダ５に出力している。
るイネーブル信号Ｓ２の立上り（あるいは立下り）エツ
ジに同期して（第５図の例では立下りエツジに同期する
ことになる）、データＤｔをラッチし、ＰＲ用データＤ
１をプログラマブルディバイダ１に出力するとともに、
ＰＲＤ用データＤ２をプログラマブルレファレンスディ
バイダ５に出力している。
プログラマブルディバイダ１は、ＰＤ用データＤＩ（値
はｎとする）に基づき、比較信号入力端子Ｐ１より人力
される入力信号Ｓ１を１ ／ ｎに分周して分周信号Ｓ
ｌ’を位相比較器４に出力している。一方、プログラマ
ブルレファレンスディバイダ５は、ＰＲＤ用データＤ２
（値はｍとする）に基づき、基準信号入力端子Ｐ５より
入力される基準信号を１／ｍに分周して分周信号Ｓ５’
を位相比較器４に出力している。
はｎとする）に基づき、比較信号入力端子Ｐ１より人力
される入力信号Ｓ１を１ ／ ｎに分周して分周信号Ｓ
ｌ’を位相比較器４に出力している。一方、プログラマ
ブルレファレンスディバイダ５は、ＰＲＤ用データＤ２
（値はｍとする）に基づき、基準信号入力端子Ｐ５より
入力される基準信号を１／ｍに分周して分周信号Ｓ５’
を位相比較器４に出力している。
位相比較器４は分周信号ＳＬ’ と分周信号Ｓ５’ と
の位相差を検出して位相比較信号Ｓ６を位相比較出力端
子Ｐ６に出力している。
の位相差を検出して位相比較信号Ｓ６を位相比較出力端
子Ｐ６に出力している。
このように、ＰＬＬ部１０は、外部からの入力信号Ｓ１
及び基準信号Ｓ５をデータ信号Ｓ３に基づきそれぞれ１
／ｎ及び１／ｍに分周して得られた分周信号ＳＬ’及び
Ｓ５’の位相差を比較して位相比較信号Ｓ６を外部に出
力している。
及び基準信号Ｓ５をデータ信号Ｓ３に基づきそれぞれ１
／ｎ及び１／ｍに分周して得られた分周信号ＳＬ’及び
Ｓ５’の位相差を比較して位相比較信号Ｓ６を外部に出
力している。
従来のＰＬＬ部１０は以上のように構成されており、プ
ログラマブルディバイダ１及びプログラマブルレファレ
ンスディバイダ５それぞれの分周比の設定を一括して行
っていた。
ログラマブルディバイダ１及びプログラマブルレファレ
ンスディバイダ５それぞれの分周比の設定を一括して行
っていた。
このため、プログラマブルディバイダ１及びプログラマ
ブルレファレンスディバイダ５のうち、一方の分周比の
みを変更する場合も、前述したように両方の分周比設定
用データＤＩ、Ｄ２からなるデータＤ、をシフトレジス
タ３を介してデータラッチ回路２に格納し、データラッ
チ回路２からプログラマブルディバイダ１にＰＤ用デー
タＤ１を、プログラマブルレファレンスディバイダ５に
ＰＲＤ用データＤ２をそれぞれ転送することにより行わ
なければならない。分周比設定用のデータＤｉ、Ｄ２の
ビット数は長いため、変更不要な分周比設定用データを
設定する時間、つまりデータ入力端子Ｐ３からデータ信
号Ｓ３を１ビット単位にシフトレジスタ３に入力するこ
とにより、変更不要な分周比設定用のデータをシフトレ
ジスタ３中に作成する時を川が余分にかかる分、分周比
設定時間が不要に長くなるという問題点があった。
ブルレファレンスディバイダ５のうち、一方の分周比の
みを変更する場合も、前述したように両方の分周比設定
用データＤＩ、Ｄ２からなるデータＤ、をシフトレジス
タ３を介してデータラッチ回路２に格納し、データラッ
チ回路２からプログラマブルディバイダ１にＰＤ用デー
タＤ１を、プログラマブルレファレンスディバイダ５に
ＰＲＤ用データＤ２をそれぞれ転送することにより行わ
なければならない。分周比設定用のデータＤｉ、Ｄ２の
ビット数は長いため、変更不要な分周比設定用データを
設定する時間、つまりデータ入力端子Ｐ３からデータ信
号Ｓ３を１ビット単位にシフトレジスタ３に入力するこ
とにより、変更不要な分周比設定用のデータをシフトレ
ジスタ３中に作成する時を川が余分にかかる分、分周比
設定時間が不要に長くなるという問題点があった。
勿論、ＰＤ用データＤｉ、ＰＲＤ用データＤ２の取込み
用に、各々独立した外部端子Ｐ３．Ｐ４゜シフトレジス
タ３．データラッチ回路２をそれぞれ設ければ、上記し
た問題は回避できるが、ＰＬＬ部１０は、集積度及びコ
ストの点で外部端子数を簡単に増やすことができない制
約があるため、極めて非現実的である。
用に、各々独立した外部端子Ｐ３．Ｐ４゜シフトレジス
タ３．データラッチ回路２をそれぞれ設ければ、上記し
た問題は回避できるが、ＰＬＬ部１０は、集積度及びコ
ストの点で外部端子数を簡単に増やすことができない制
約があるため、極めて非現実的である。
この発明は上記のような問題点を解決するためになされ
たもので、外部端子数を増やすことなく、効率的な分周
比設定処理が行えるＰＬＬ回路に用いられる半導体集積
回路を得ることを目的とする。
たもので、外部端子数を増やすことなく、効率的な分周
比設定処理が行えるＰＬＬ回路に用いられる半導体集積
回路を得ることを目的とする。
この発明にかかる半導体集積回路は、ＰＬＬ回路に用い
られ、外部入力信号を分周した第１の分周信号と基準信
号を分周した第２の分周信号との位相を比較して位相比
較信号を出力する回路であって、データ入力端子と、外
部入力端子と、前記データ入力端子より外部データ信号
を取込み、分周比設定用データと選択データからなる内
部データ信号を生成して出力するシフトレジスタと、前
記内部データ信号を取込み、前記選択データに基づき、
前記分周比設定用データを、第１及び第２の選択出力信
号のうち、一方の選択出力信号として出力するデータ出
力選択回路と、前記外部入力端子より前記外部入力信号
を取込み、前記第１の選択出力信号に基づき、前記外部
入力信号を分周して前記第１の分周信号を出力する第１
の分周器と、前記基準信号を取込み、前記第２の選択出
力信号に基づき、前記基準信号を分周して前記第２の分
周信号を出力する第２の分周器とを備えて構成されてい
る。
られ、外部入力信号を分周した第１の分周信号と基準信
号を分周した第２の分周信号との位相を比較して位相比
較信号を出力する回路であって、データ入力端子と、外
部入力端子と、前記データ入力端子より外部データ信号
を取込み、分周比設定用データと選択データからなる内
部データ信号を生成して出力するシフトレジスタと、前
記内部データ信号を取込み、前記選択データに基づき、
前記分周比設定用データを、第１及び第２の選択出力信
号のうち、一方の選択出力信号として出力するデータ出
力選択回路と、前記外部入力端子より前記外部入力信号
を取込み、前記第１の選択出力信号に基づき、前記外部
入力信号を分周して前記第１の分周信号を出力する第１
の分周器と、前記基準信号を取込み、前記第２の選択出
力信号に基づき、前記基準信号を分周して前記第２の分
周信号を出力する第２の分周器とを備えて構成されてい
る。
この発明におけるデータ出力選択回路は、内部データ信
号を取込み、内部データ信号中の選択データに基づき、
分周比設定用データを、第１及び第２の選択出力信号の
うち、一方の選択出力信号として出力しているため、分
周比設定用データが第１及び第２の分周器のうち、どち
らの分周比設定用であっても、選択データに第１．第２
の分周器を識別する情報があれば、正確に所望の分周器
に分周比設定用データを与えることができる。
号を取込み、内部データ信号中の選択データに基づき、
分周比設定用データを、第１及び第２の選択出力信号の
うち、一方の選択出力信号として出力しているため、分
周比設定用データが第１及び第２の分周器のうち、どち
らの分周比設定用であっても、選択データに第１．第２
の分周器を識別する情報があれば、正確に所望の分周器
に分周比設定用データを与えることができる。
第１図はこの発明の一実施例であるＰＬＬ部１０を示す
ブロック構成図である。同図に示すように、制御回路６
ａおよび選択回路６ｂからなるデータ選択回路６が新た
に設けられている。
ブロック構成図である。同図に示すように、制御回路６
ａおよび選択回路６ｂからなるデータ選択回路６が新た
に設けられている。
また、シフトレジスタ３′は従来と同様にして、イネー
ブル信号Ｓ２．データ信号Ｓ３及びクロック信号Ｓ４を
取込み、データラッチ回路２にデータＤ ′を第２図に
示すように、出力している。
ブル信号Ｓ２．データ信号Ｓ３及びクロック信号Ｓ４を
取込み、データラッチ回路２にデータＤ ′を第２図に
示すように、出力している。
【
ただし、データＤ は、第２図に示すように従来（第
５図参照）のデータＤ、と異なり、分周比設定用データ
ＤＯと選択データＤ３とから構成されている。分周比設
定用データＤＯは、プログラマブルディバイダ１あるい
はプログラマブルレファレンスディバイダ５の分周比設
定用のデータであり、選択データＤ３は当該分周比設定
用データＤＯがプログラマブルディバイダ１及びブログ
ラマブルレファレンスディバイダ５のうち、どちらの分
周比設定用のデータかを指示した１ビツトデータである
。
５図参照）のデータＤ、と異なり、分周比設定用データ
ＤＯと選択データＤ３とから構成されている。分周比設
定用データＤＯは、プログラマブルディバイダ１あるい
はプログラマブルレファレンスディバイダ５の分周比設
定用のデータであり、選択データＤ３は当該分周比設定
用データＤＯがプログラマブルディバイダ１及びブログ
ラマブルレファレンスディバイダ５のうち、どちらの分
周比設定用のデータかを指示した１ビツトデータである
。
データラッチ回路２′はシフトレジスタ３′より得たデ
ータＤ を取込み、データＤ 巾のｔ
【選択データＤ３をデ
ータ選択回路６中の制御回路６ａに、分周比設定用デー
タＤＯをデータ選択回路６中の選択回路６ｂに出力して
いる。
ータＤ を取込み、データＤ 巾のｔ
【選択データＤ３をデ
ータ選択回路６中の制御回路６ａに、分周比設定用デー
タＤＯをデータ選択回路６中の選択回路６ｂに出力して
いる。
制御回路６ａはイネーブル信号Ｓ２と選択データＤ３と
を取込み、イネーブル信号Ｓ２の立上り（立下り）エツ
ジに同期して（第２図の例では立下りエツジに同期して
いる）、選択データＤ３に基づいた制御信号ＳＣを選択
回路６ｂに出力している。
を取込み、イネーブル信号Ｓ２の立上り（立下り）エツ
ジに同期して（第２図の例では立下りエツジに同期して
いる）、選択データＤ３に基づいた制御信号ＳＣを選択
回路６ｂに出力している。
選択回路６ｂは、制御回路６ａより得た制御信号ＳＣに
基づき、データラッチ回路２より得た分周比設定用デー
タＤＯをプログラマブルディバイダ１及びプログラマブ
ルレファレンスディバイダ５のうち、一方のみに出力し
ている。なお、他の構成は従来と同様であるため、説明
は省略する。
基づき、データラッチ回路２より得た分周比設定用デー
タＤＯをプログラマブルディバイダ１及びプログラマブ
ルレファレンスディバイダ５のうち、一方のみに出力し
ている。なお、他の構成は従来と同様であるため、説明
は省略する。
このような構成において、プログラマブルディバイダ１
の分周比の設定は、データ入力信号ｓ３をシフトレジス
タ３′に入力し、プログラマブルディバイダ１の分周比
を指示する分周比設定用データＤＯとプログラマブルデ
ィバイダ１の選択を指示する選択データＤ３とからなる
データＤｔをシフトレジスタ３′中に作成することによ
り行われる。このようにデータＤ を作成すると、を 制御回路６ａは、選択データＤ３に基づき、プログラマ
ブルディバイダ１への分周比設定用データＤＯの転送を
指示をする制御信号ＳＣを選択回路６ｂに送ることにな
る。その結果、選択回路６ｂは分周比設定用データＤＯ
をプログラマブルディバイダ１にのみに転送し、プログ
ラマブルディバイダ１の分周比のみが変更される。また
、プログラマブルレファレンスディバイダ５の分周比設
定も、データ入力信号Ｓ３をシフトレジスタ３に人力し
、プログラマブルレファレンスディバイダ５の分周比を
指示する分周比設定用データＤＯとプログラマブルレフ
ァレンスディバイダ５の選択を指示する選択データＤ３
からなるデータＤ ′を、シフトレジスタ３′中に作成
することにより、プログラマブルディバイダ１の分周比
設定と同様にして行われる。
の分周比の設定は、データ入力信号ｓ３をシフトレジス
タ３′に入力し、プログラマブルディバイダ１の分周比
を指示する分周比設定用データＤＯとプログラマブルデ
ィバイダ１の選択を指示する選択データＤ３とからなる
データＤｔをシフトレジスタ３′中に作成することによ
り行われる。このようにデータＤ を作成すると、を 制御回路６ａは、選択データＤ３に基づき、プログラマ
ブルディバイダ１への分周比設定用データＤＯの転送を
指示をする制御信号ＳＣを選択回路６ｂに送ることにな
る。その結果、選択回路６ｂは分周比設定用データＤＯ
をプログラマブルディバイダ１にのみに転送し、プログ
ラマブルディバイダ１の分周比のみが変更される。また
、プログラマブルレファレンスディバイダ５の分周比設
定も、データ入力信号Ｓ３をシフトレジスタ３に人力し
、プログラマブルレファレンスディバイダ５の分周比を
指示する分周比設定用データＤＯとプログラマブルレフ
ァレンスディバイダ５の選択を指示する選択データＤ３
からなるデータＤ ′を、シフトレジスタ３′中に作成
することにより、プログラマブルディバイダ１の分周比
設定と同様にして行われる。
したがって、プログラマブルディバイダ１及びプログラ
マブルレファレンスディバイダ５のうち、一方の分周比
のみ変更する場合は、他方の分周比設定用のデータは全
くシフトレジスタ３′に入力する必要がなくなり、また
、常にシフトレジスタ３′に入力の必要がある選択デー
タＤ３は１ビツトで済むため、分周比設定の際、不要な
分周比設定用データの作成のため長ビットのビットデー
タをシフトレジスタ３′に入力する時間が省略でき、そ
の分従来に比べ分周比設定時間を短くすることができる
。しかも、外部端子数は従来と全く変わらないため、集
積度が低下する、コストが高くなるという問題も発生し
ない。
マブルレファレンスディバイダ５のうち、一方の分周比
のみ変更する場合は、他方の分周比設定用のデータは全
くシフトレジスタ３′に入力する必要がなくなり、また
、常にシフトレジスタ３′に入力の必要がある選択デー
タＤ３は１ビツトで済むため、分周比設定の際、不要な
分周比設定用データの作成のため長ビットのビットデー
タをシフトレジスタ３′に入力する時間が省略でき、そ
の分従来に比べ分周比設定時間を短くすることができる
。しかも、外部端子数は従来と全く変わらないため、集
積度が低下する、コストが高くなるという問題も発生し
ない。
〔発ｒＩＪＩの１果〕
以上説明したように、この発明によれば、データ出力選
択回路は、内部データ信号を取込み、内部データ信号中
の選択データに基づき、分周比設定用データを、第１及
び第２の選択出力信号のうち、一方の選択出力信号とし
て出力しているため、分周比設定用データが第１及び第
２の分周器のうち、どぢらの分周比設定用であっても、
選択データに第１．第２の分周器を識別する情報があれ
ば、正確に所望の分周器に分周比設定用データを５える
ことができる。
択回路は、内部データ信号を取込み、内部データ信号中
の選択データに基づき、分周比設定用データを、第１及
び第２の選択出力信号のうち、一方の選択出力信号とし
て出力しているため、分周比設定用データが第１及び第
２の分周器のうち、どぢらの分周比設定用であっても、
選択データに第１．第２の分周器を識別する情報があれ
ば、正確に所望の分周器に分周比設定用データを５える
ことができる。
その結果、第１及び第２の分周器のうち、一方のみの分
周比設定を行う場合、他方の分周比設定用の外部データ
をシフトレジスタがデータ入力端子から取込む必要はな
くなるため、その分、分周比設定時間が短くなり効率的
になる。しかも、′データ出力選択回路の形成に伴い外
部端子を新たに設けることは行っておらず、外部端子増
設に（’＋う問題も生じない。
周比設定を行う場合、他方の分周比設定用の外部データ
をシフトレジスタがデータ入力端子から取込む必要はな
くなるため、その分、分周比設定時間が短くなり効率的
になる。しかも、′データ出力選択回路の形成に伴い外
部端子を新たに設けることは行っておらず、外部端子増
設に（’＋う問題も生じない。
第１図はこの発明の一実施例である゛１１導体集積回路
を示すブロック構成図、第２図は第１図で示したシフト
レジスタの動作を示した波形図、第３図は従来の半導体
集積回路を示すブロック構成図、第４図はテレビジョン
受信機の受信部分の系統図、第５図は第３図で示したシ
フトレジスタの動作を示した波形図である。 図において、１はプログラマブルディバイダ、２′はデ
ータラッチ回路、３′はシフトレジスタ、４は位相比較
器、５はプログラマブルレファレンスディバイダ、６は
データ選択回路、Ｐｌは比較信号入力端子、Ｐ３はデー
タ入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
を示すブロック構成図、第２図は第１図で示したシフト
レジスタの動作を示した波形図、第３図は従来の半導体
集積回路を示すブロック構成図、第４図はテレビジョン
受信機の受信部分の系統図、第５図は第３図で示したシ
フトレジスタの動作を示した波形図である。 図において、１はプログラマブルディバイダ、２′はデ
ータラッチ回路、３′はシフトレジスタ、４は位相比較
器、５はプログラマブルレファレンスディバイダ、６は
データ選択回路、Ｐｌは比較信号入力端子、Ｐ３はデー
タ入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ＰＬＬ回路に用いられ、外部入力信号を分周した
第１の分周信号と基準信号を分周した第２の分周信号と
の位相を比較して位相比較信号を出力する半導体集積回
路であって、 データ入力端子と、 外部入力端子と、 前記データ入力端子より外部データ信号を取込み、分周
比設定用データと選択データからなる内部データ信号を
生成して出力するシフトレジスタと、 前記内部データ信号を取込み、前記選択データに基づき
、前記分周比設定用データを、第１及び第２の選択出力
信号のうち、一方の選択出力信号として出力するデータ
出力選択回路と、 前記外部入力端子より前記外部入力信号を取込み、前記
第１の選択出力信号に基づき、前記外部入力信号を分周
して前記第１の分周信号を出力する第１の分周器と、 前記基準信号を取込み、前記第２の選択出力信号に基づ
き、前記基準信号を分周して前記第２の分周信号を出力
する第２の分周器とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249623A JPH0771000B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249623A JPH0771000B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110923A true JPH03110923A (ja) | 1991-05-10 |
| JPH0771000B2 JPH0771000B2 (ja) | 1995-07-31 |
Family
ID=17195782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249623A Expired - Lifetime JPH0771000B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771000B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014049808A (ja) * | 2012-08-29 | 2014-03-17 | Mitsubishi Electric Corp | 周波数シンセサイザ |
-
1989
- 1989-09-26 JP JP1249623A patent/JPH0771000B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014049808A (ja) * | 2012-08-29 | 2014-03-17 | Mitsubishi Electric Corp | 周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0771000B2 (ja) | 1995-07-31 |
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