JP2010251869A - 半導体装置 - Google Patents
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Abstract
【解決手段】出力クロック信号を出力する電圧制御発振器と、出力クロック信号を分周して分周クロック信号を生成し、基準クロック信号と分周クロック信号とを比較し、比較結果に基づき出力信号を出力するN個の制御ユニットと、各制御ユニットからの出力信号を加算する加算器と、加算器の出力をフィルタ処理し電圧制御発振器に出力するローパスフィルタとを備え、分周クロック信号に同期して所定の順序で巡回させ供給するN個のデータからなる分周比に係る設定情報を、各制御ユニットに対して初期値を互いに異ならせて供給し分周動作及び比較動作を行わせるようにして、N個の制御ユニットにより移動平均フィルタを形成し量子化ノイズを低減し、出力クロック信号でのスプリアスの発生を抑制できるようにする。
【選択図】図1
Description
図12において、101は位相周波数比較器(PFD)、102はチャージポンプ回路(CP)、103はローパスフィルタ(LPF)、104は電圧制御発振器(VCO)、105は可変分周器(DIV)、106はΣΔ変調器(ΣΔmod)である。
前記構成によれば、各制御回路部に対して初期値を互いに異ならせて分周比に係る設定情報を供給して分周動作及び比較動作を行い、各制御回路部から出力される出力信号を加算した信号に基づいて出力クロック信号に係る制御を行う。
図5(a)に示すパターンは、(2/7)を実現させるための出力パターンの一例であり、変調出力として{−1,1,−3,3,−5,1,−1}が繰り返し(巡回して)出力される。また、図5(b)に示すパターンは、(4/7)を実現させるための出力パターンの一例であり、変調出力として{−1,−3,1,−1,1,−3,3}が繰り返し(巡回して)出力される。
11 可変分周器
12 位相周波数比較器
13 チャージポンプ回路
14 データジェネレータ
15 加算器
20 加算器
30 ローパスフィルタ
40 電圧制御発振器
50 ΣΔ変調器
51 遅延器
52 可変分周器
53 位相周波数比較器
54 チャージポンプ回路
55 加算器
56 ローパスフィルタ
57 電圧制御発振器
70 容量回路
fREF 参照クロック信号
fOUT 出力クロック信号
Claims (10)
- 出力クロック信号を出力する電圧制御発振器と、
基準クロック信号及び前記出力クロック信号が入力されるN個(Nは2以上の自然数)の制御回路部と、
前記N個の制御回路部の各々から出力される出力信号を加算する加算器と、
前記加算器の出力をフィルタ処理して前記電圧制御発振器に出力するローパスフィルタとを備え、
前記制御回路部は、
分周比に係る設定情報が供給され、当該設定情報に応じた分周比で前記出力クロック信号を分周して分周クロック信号を出力する可変分周器と、
前記基準クロック信号と前記分周クロック信号とを比較する位相周波数比較器と、
前記位相周波数比較器での比較結果に基づいて、前記出力信号を出力するチャージポンプ回路とを有し、
前記分周比に係る設定情報は、当該設定情報が供給される前記可変分周器から出力される前記分周クロック信号に同期して所定の順序で巡回し供給され、平均分周比が小数を含むように前記可変分周器の分周比を各々のデータにより設定される分周比に当該分周クロック信号に同期して変動させるN個のデータであり、
前記制御回路部の各々の前記可変分周器に対して同じN個のデータを有する前記設定情報が初期値を互いに異ならせて供給されることを特徴とする半導体装置。 - 前記加算器の出力を蓄積して前記ローパスフィルタに供給する容量回路を備えることを特徴とする請求項1記載の半導体装置。
- 前記分周比に係る設定情報を生成するデータ生成回路部を備えることを特徴とする請求項1又は2記載の半導体装置。
- 前記データ生成回路部は、前記可変分周器における平均分周比の分数成分に係る可変分周設定値を生成するデータ生成器と、
前記データ生成器により生成された可変分周設定値と、外部から入力され値が固定された固定分周設定値とを加算し、前記分周比に係る設定情報として出力する加算器とを有することを特徴とする請求項3記載の半導体装置。 - 前記制御回路部の各々に前記データ生成回路部を配置して、前記データ生成回路部に前記分周比に係る設定情報のN個のデータを記憶させておき、外部から入力されるアドレスに応じて前記N個のデータから1つのデータを初期値に選択し前記分周比に係る設定情報を供給するとともに、前記制御回路部の各々に対して前記アドレスを互いに異ならせて入力されることを特徴とする請求項3記載の半導体装置。
- 前記データ生成回路部は、初期値を同じくして前記分周比に係る設定情報を生成するデータ生成器と、
前記データ生成器により生成された前記分周比に係る設定情報を前記分周クロック信号の所定の周期数分の期間遅延させ前記可変分周器に対して供給する遅延回路とを有し、
前記遅延回路における遅延周期数は、前記制御回路部毎に互いに異なることを特徴とする請求項3記載の半導体装置。 - 前記データ生成回路部は、ΣΔ変調器を有することを特徴とする請求項3記載の半導体装置。
- 前記データ生成回路部は、シフトレジスタを有することを特徴とする請求項3記載の半導体装置。
- 出力クロック信号を出力する電圧制御発振器と、
基準クロック信号及び前記出力クロック信号が入力されるN個(Nは2以上の自然数)の制御回路部と、
前記N個の制御回路部の各々から出力される出力信号を加算する加算器と、
前記加算器の出力をフィルタ処理して前記電圧制御発振器に出力するローパスフィルタとを備え、
前記制御回路部は、
分周比に係る設定情報に応じた分周比で前記出力クロック信号を分周して分周クロック信号を出力する可変分周器と、
前記基準クロック信号と前記分周クロック信号とを比較する位相周波数比較器と、
前記位相周波数比較器での比較結果に基づいて、前記出力信号を出力するチャージポンプ回路と、
外部から入力される前記分周比に係る設定情報を前記分周クロック信号の所定の周期数分の期間遅延させ前記可変分周器に供給する遅延回路とを有し、
前記分周比に係る設定情報は、当該設定情報が供給される前記可変分周器から出力される前記分周クロック信号に同期して所定の順序で巡回し供給され、平均分周比が小数を含むように前記可変分周器の分周比を各々のデータにより設定される分周比に当該分周クロック信号に同期して変動させるN個のデータであり、
前記遅延回路における遅延周期数は、前記制御回路部毎に互いに異なることを特徴とする半導体装置。 - 前記加算器の出力を蓄積して前記ローパスフィルタに供給する容量回路を備えることを特徴とする請求項9記載の半導体装置。
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