JP5787849B2 - 周波数シンセサイザ - Google Patents
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Description
図11は、特許文献1に示されたような従来の周波数シンセサイザの一例を示す構成図である。
図示の周波数シンセサイザは、基準信号を生成する基準発振器101と、シフトレジスタ回路103に入力するクロック信号とデータ信号とロードイネーブル信号を生成するためのクロック信号,データ信号およびロードイネーブル信号生成回路102と、データ信号に基づきPLL設定データを出力するシフトレジスタ回路103と、分周数制御データを生成するフラクショナル変調器104と、高周波信号を発生するフラクショナルPLLシンセサイザ105とを備える。
図12に示す周波数シンセサイザは、基準信号を生成する基準発振器201と、周波数シンセサイザの周波数設定データを生成する周波数設定データ生成回路202と、周波数シンセサイザの位相差設定データを生成する位相差設定データ生成回路203と、分周数制御データを生成する制御回路204と、高周波信号を発生するフラクショナルPLLシンセサイザ205、206を備える。制御回路204は、位相差設定データに応じたタイミングでリセット信号を生成するリセット信号制御回路207と、分周数制御データを生成するフラクショナル変調器208、209とで構成される。
フラクショナルPLLシンセサイザ205は、基準発振器201で生成された基準信号とフラクショナル変調器208から出力された分周数制御データに応じた高周波信号を発生する。同様に、フラクショナルPLLシンセサイザ206は、基準発振器201で生成された基準信号とフラクショナル変調器209から出力された分周数制御データに応じた高周波信号を発生する。
このとき、フラクショナル変調器208、209には同じ周波数設定データを与えるため、フラクショナルPLLシンセサイザ205、206の高周波信号の周波数は同一となる。
ここで,frは基準信号の周波数,N0はNaveの整数部を,KおよびMはNaveの分数部を表す。
このとき、制御回路204において、リセット信号制御回路207は位相差設定データに応じたタイミングでフラクショナル変調器208、209にリセット信号を出力する。
リセット信号により変調器の動作の初期化を行うことで、分周数制御データの巡回シフトを行い、フラクショナルPLLシンセサイザ205、206から発生する高周波信号間に位相差が生じる。
図1は、この発明の実施の形態1による周波数シンセサイザを示す構成図である。
図1に示す周波数シンセサイザは、並列動作する周波数シンセサイザであり、基準信号を生成する基準発振器1と、「クロック信号,データ信号およびロードイネーブル信号」を生成する、第1,第2のクロック信号,データ信号およびロードイネーブル信号生成回路2a,2bと、第1,第2のクロック信号,データ信号およびロードイネーブル信号生成回路2a,2bの出力信号に基づきPLL設定データを出力する第1,第2のシフトレジスタ回路3a,3bと、第1,第2のシフトレジスタ回路3a,3bからのPLL設定データに応じた分周数制御データを生成する第1,第2のフラクショナル変調器4a,4bと、第1,第2のフラクショナル変調器4a,4bからの出力信号に基づき高周波信号を発生する第1,第2のフラクショナルPLLシンセサイザ5a,5bから構成される。
第1のクロック信号,データ信号およびロードイネーブル信号生成回路2aは、基準発振器1からの基準信号に同期し、第1のクロック信号(CLK1)、第1のデータ信号(DATA1)および第1のロードイネーブル信号(LE1)を生成する。また、第2のクロック信号,データ信号およびロードイネーブル信号生成回路2bは、基準発振器1からの基準信号に同期し、第2のクロック信号(CLK2)、第2のデータ信号(DATA2)および第2のロードイネーブル信号(LE2)を生成する。ここで、第1のデータ信号および第2のデータ信号は同一である。
第1,第2のフラクショナルPLLシンセサイザ5a,5bにおいて、位相同期が確立しているとき、周期が固定である基準信号の立上りエッジと、第1,第2のフラクショナルPLLシンセサイザ5a,5bの出力信号の立上りエッジとの時間差は、分周数制御データに応じた値となる。
同様に、CLK2、DATA2およびLE2は、第2のクロック信号,データ信号およびロードイネーブル信号生成回路2bで生成され、第2のシフトレジスタ回路3bにおいてCLK2の立上りエッジでPLLの設定情報を持つDATA2がレジスタ内に取り込まれ、LE2の立上りエッジでレジスタ内のDATAの内容を実行し、シフトレジスタ内のPLL設定データを出力する。
図3は、フラクショナルPLLシンセサイザが三つである場合の構成図である。図中、第1のフラクショナルPLLシンセサイザ5aには、第1のクロック信号,データ信号およびロードイネーブル信号生成回路2aと、第1のシフトレジスタ回路3aと、第1のフラクショナル変調器4aとが対応し、同様に、第2のフラクショナルPLLシンセサイザ5bには、第2のクロック信号,データ信号およびロードイネーブル信号生成回路2bと、第2のシフトレジスタ回路3bと、第2のフラクショナル変調器4bとが対応する。また、第3のフラクショナルPLLシンセサイザ5cには、第3のクロック信号,データ信号およびロードイネーブル信号生成回路2cと、第3のシフトレジスタ回路3cと、第3のフラクショナル変調器4cとが対応するといったように、三つ以上のフラクショナルPLLシンセサイザであっても適用が可能であり、上記例と同様の効果を得ることができる。
図4は、この発明の実施の形態2に係る並列動作する周波数シンセサイザを示す構成図である。
図4に示す周波数シンセサイザは、基準発振器1、クロック信号,データ信号およびロードイネーブル信号生成回路2、第1,第2のシフトレジスタ回路3a,3b、第1,第2のフラクショナル変調器4a,4b、第1,第2のフラクショナルPLLシンセサイザ5a,5bを備えている。ここで、クロック信号,データ信号およびロードイネーブル信号生成回路2以外の構成は図1に示した実施の形態1の構成と同様であるため、ここでの説明は省略する。
第1のシフトレジスタ回路3aにおいて、クロック信号の立上りエッジでPLLの設定情報を持つデータ信号がレジスタ内に取り込まれ、第1のロードイネーブル信号(LE1)の立上りエッジでレジスタ内のデータの内容を実行し、シフトレジスタ内のPLL設定データを出力する。
第2のシフトレジスタ回路3bにおいて、クロック信号の立上りエッジでPLLの設定情報を持つデータ信号がレジスタ内に取り込まれ、第2のロードイネーブル信号(LE2)の立上りエッジでレジスタ内のデータの内容を実行し、シフトレジスタ内のPLL設定データを出力する。
図6は、この発明の実施の形態3に係る並列動作する周波数シンセサイザを示す構成図である。
図6に示す周波数シンセサイザは、基準発振器1、第1,第2のシフトレジスタ回路3a,3b、第1,第2のフラクショナル変調器4a,4b、第1,第2のフラクショナルPLLシンセサイザ5a,5b、第1,第2のロードイネーブル信号生成回路6a,6b、第1,第2のクロック信号およびデータ信号生成回路7a,7bを備えている。ここで、第1,第2のロードイネーブル信号生成回路6a,6bと第1,第2のクロック信号およびデータ信号生成回路7a,7b以外の構成は図1に示した実施の形態1の構成と同様であるため、ここでの説明は省略する。
第1のロードイネーブル信号生成回路6aは、基準発振器1からの基準信号に同期し、ロードイネーブル信号1(LE1)を生成する。第2のロードイネーブル信号生成回路6bは、基準発振器1からの基準信号に同期し、ロードイネーブル信号2(LE2)を生成する。
第1のクロック信号およびデータ信号生成回路7aは、第1のクロック信号(CLK1)および第1のデータ信号(DATA1)を生成する。第2のクロック信号およびデータ信号生成回路7bは、第2のクロック信号(CLK2)およびデータ信号(DATA2)を生成する。ここで、DATA1およびDATA2は同一である。このとき、第1,第2のクロック信号およびデータ信号生成回路7a,7bにおいて、CLK1,2およびDATA1,2の制御は基準信号に同期する必要はない。
このとき、LE1およびLE2の立上りエッジのタイミングを基準周波数の周期の整数倍の時間差を与え、PLL設定データをシフトすることで、第1,第2のフラクショナル変調器4a,4bで生成する分周数制御データの巡回シフトを行い、第1,第2のフラクショナルPLLシンセサイザ5a,5bから発生する高周波信号間に位相差が生じる。
図7は、この発明の実施の形態4に係る並列動作する周波数シンセサイザを示す構成図である。
図7に示す周波数シンセサイザは、基準発振器1、第1,第2のシフトレジスタ回路3a,3b、第1,第2のフラクショナル変調器4a,4b、第1,第2のフラクショナルPLLシンセサイザ5a,5b、ロードイネーブル信号生成回路6、クロック信号およびデータ信号生成回路7を備えている。ここで、ロードイネーブル信号生成回路6およびクロック信号およびデータ信号生成回路7が共用の回路構成となっている以外の構成は実施の形態3と同様であるため、ここでの説明は省略する。
クロック信号およびデータ信号生成回路7は、第1,第2のシフトレジスタ回路3a,3bに、共通のクロック信号(CLK)およびデータ信号(DATA)を与える。
これにより、第1のシフトレジスタ回路3aにおいて、CLKの立上りエッジでPLLの設定情報を持つDATAがレジスタ内に取り込まれ、LE1の立上りエッジでレジスタ内のDATAの内容を実行し、シフトレジスタ内のPLL設定データを出力する。また、第2のシフトレジスタ回路3bにおいて、CLKの立上りエッジでPLLの設定情報を持つDATAがレジスタ内に取り込まれ、LE2の立上りエッジでレジスタ内のDATAの内容を実行し、シフトレジスタ内のPLL設定データを出力する。
図8は、この発明の実施の形態5に係る並列動作する周波数シンセサイザを示す構成図である。
図8に示す周波数シンセサイザでは、基準発振器1、クロック信号,データ信号およびロードイネーブル信号生成回路20、第1,第2のシフトレジスタ回路3a,3b、第1,第2のフラクショナル変調器4a,4b、第1,第2のフラクショナルPLLシンセサイザ5a,5b、第1,第2の遅延回路8a,8bを備えている。ここで、クロック信号,データ信号およびロードイネーブル信号生成回路20および第1,第2の遅延回路8a,8b以外の基本的な構成は実施の形態2と同様であるため、ここでの説明は省略する。
図9は、第1,第2の遅延回路8a,8bに対して外部から遅延量の情報を与えるようにした例を示す構成図である。
図中、クロック信号,データ信号およびロードイネーブル信号生成回路21と、第1,第2の遅延量データ生成回路9a,9b以外の構成は図7と同様である。クロック信号,データ信号およびロードイネーブル信号生成回路21は、クロック信号,データ信号およびロードイネーブル信号生成回路20と基本的な構成は同様であるが、第1,第2のシフトレジスタ回路3a,3bに対して共通のデータ信号(DATA)を与えるよう構成されている。また、第1,第2の遅延量データ生成回路9a,9bは、それぞれ第1,第2の遅延回路8a,8bに遅延量の情報を与えるための回路である。
また、実施の形態5においても並列動作するフラクショナルPLLシンセサイザが3つ以上となった場合でも同様の効果が得られる。この場合、遅延回路や遅延量データ生成回路を、フラクショナルPLLシンセサイザの数に対応して設ける。
図10は、この発明の実施の形態6に係る並列動作する周波数シンセサイザを示す構成図である。
図10に示す周波数シンセサイザは、基準発振器1、第1,第2のクロック信号,データ信号およびロードイネーブル信号生成回路22a,22b、第1,第2のシフトレジスタ回路3a,3b、第1,第2のフラクショナル変調器4a,4b、第1,第2のフラクショナルPLLシンセサイザ5a,5b、比較回路10を備えている。ここで、第1,第2のクロック信号,データ信号およびロードイネーブル信号生成回路22a,22bと比較回路10以外の構成は図1に示した実施の形態1の構成と同様であるため、ここでの説明は省略する。
比較回路10は、第1,第2のフラクショナルPLLシンセサイザ5a,5bから発生する高周波信号の一部を入力し、比較した信号に応じて高周波信号の位相を調整するための補正データを第1,第2のクロック信号,データ信号およびロードイネーブル信号生成回路22a,22bに出力する。第1,第2のクロック信号,データ信号およびロードイネーブル信号生成回路22a,22bは、入力された補正データを基に、「データ信号およびロードイネーブル信号」を生成することで、第1,第2のフラクショナルPLLシンセサイザ5a,5bの発生する高周波信号間において、所望の位相差を高精度で得ることができる。
Claims (6)
- 基準信号を生成する基準発振器と、
前記基準信号に同期して、クロック信号,データ信号およびロードイネーブル信号を生成する複数のクロック信号、データ信号およびロードイネーブル信号生成回路と、
前記クロック信号の立上りエッジで前記データ信号を取り込み、前記ロードイネーブル信号の立上りエッジでPLL設定データを出力する複数のシフトレジスタ回路と、
前記基準信号に同期して、前記PLL設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、
前記PLL設定データおよび前記基準信号と前記分周数制御データとに応じた高周波信号を発生する複数のフラクショナルPLLシンセサイザとを備え、
前記複数のクロック信号,データ信号およびロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、前記複数のフラクショナルPLLシンセサイザから発生する高周波信号間の位相制御を行うことを特徴とする周波数シンセサイザ。 - 基準信号を生成する基準発振器と、
クロック信号およびデータ信号を生成する複数のクロック信号およびデータ信号生成回路と、
前記基準信号に同期して、ロードイネーブル信号を生成する複数のロードイネーブル信号生成回路と、
前記クロック信号の立上りエッジで前記データ信号を取り込み、前記ロードイネーブル信号の立上りエッジでPLL設定データを出力する複数のシフトレジスタ回路と、
前記基準信号に同期して、前記PLL設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、
前記PLL設定データおよび前記基準信号と前記分周数制御データとに応じた高周波信号を発生する複数のフラクショナルPLLシンセサイザとを備え、
前記複数のロードイネーブル信号生成回路から出力されるロードイネーブル信号のタイミングを制御することで、前記複数のフラクショナルPLLシンセサイザから発生する高周波信号間の位相制御を行うことを特徴とする周波数シンセサイザ。 - 複数のクロック信号およびデータ信号を共通化したことを特徴とする請求項1または請求項2記載の周波数シンセサイザ。
- 基準信号を生成する基準発振器と、
前記基準信号に同期して、クロック信号,データ信号およびロードイネーブル信号を生成するクロック信号、データ信号およびロードイネーブル信号生成回路と、
前記クロック信号の立上りエッジ前記でデータ信号を取り込み、前記ロードイネーブル信号の立上りエッジでPLL設定データを出力する複数のシフトレジスタ回路と、
前記基準信号に同期して、前記PLL設定データに遅延を与える複数の遅延回路と、
前記基準信号に同期して、前記複数の遅延回路から出力されたPLL設定データを基に分周数制御データを生成する複数のフラクショナル変調器と、
前記複数のシフトレジスタ回路から出力されたPLL設定データおよび前記基準信号と前記分周数制御データとに応じた高周波信号を発生する複数のフラクショナルPLLシンセサイザとを備え、
前記複数の遅延回路における遅延時間を制御することで、前記複数のフラクショナルPLLシンセサイザから発生する高周波信号間の位相制御を行うことを特徴とする周波数シンセサイザ。 - 複数のフラクショナルPLLシンセサイザから出力された高周波信号を比較し、比較した信号に応じて前記高周波信号の位相を調整するための補正データを生成する比較回路を備え、
前記補正データに基づいてデータ信号およびロードイネーブル信号を生成することを特徴とする請求項1から請求項4のうちのいずれか1項記載の周波数シンセサイザ。 - 複数のフラクショナルPLLシンセサイザから出力された高周波信号を比較し、比較した信号に応じて前記高周波信号の位相を調整するための補正データを生成する比較回路を備え、
複数の遅延回路は前記補正データに基づいて遅延時間を制御することを特徴とする請求項4記載の周波数シンセサイザ。
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