WO2017154126A1 - パルスシフト回路及び周波数シンセサイザー - Google Patents

パルスシフト回路及び周波数シンセサイザー Download PDF

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英之 中溝
檜枝　護重
浩之 水谷
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    • H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one

Definitions

  • the present invention relates to a pulse shift circuit.
  • Fractional-N PLL Phase Locked Loop locks the PLL with the number of divisions after the decimal point by controlling the number of dividers using the division number control signal generated by the ⁇ modulator. Can do.
  • the fractional-N PLL has two divisional-N PLLs with the same configuration in parallel, and when the same reference signal is input to the paralleled PLL, the frequency division number control signal generated by the ⁇ modulator is On the other hand, by shifting the other in units of clocks, a phase difference can be given between the output signals of the two PLLs according to the shift amount.
  • a pulse shift circuit described in Non-Patent Document 1 is known as a circuit that shifts the frequency division number control signal generated by the ⁇ modulator in units of clocks.
  • a conventional pulse shift circuit is a circuit that outputs a pulse signal at a timing shifted by a desired number of clocks with respect to the pulse signal output from the reference pulse circuit.
  • the amount of shift is determined by the clock difference between the reset signal for the reference pulse circuit and the reset signal for the pulse shift circuit. That is, the conventional pulse shift circuit shifts the output timing of the pulse signal by shifting the reset timing of the pulse shift circuit by the number of clocks corresponding to the shift amount with respect to the reset timing of the reference pulse circuit.
  • the reset signal is a signal that returns the devices inside the pulse shift circuit and the reference pulse circuit to initial values.
  • the operation start timing after resetting the pulse shift circuit is delayed by the desired number of clocks from the operation start timing after resetting the reference pulse circuit, so the pulse signal output by the pulse shift circuit is The pulse signal output from the reference pulse circuit is output at a timing shifted by a desired number of clocks.
  • the reference pulse since the output timing of the pulse signal is controlled by the clock difference between the reset signal of the reference pulse circuit and the reset signal of the pulse shift circuit, the reference pulse must be changed whenever the output timing is changed. It is necessary to reset both the circuit and the pulse shift circuit. By resetting both, both PLLs connected to the reference pulse circuit and the pulse shift circuit are once unlocked, so that both PLLs cannot be used until the PLL is locked again. Since the PLL is normally used as a local source of an RF circuit such as a communication device, a desired function of the device cannot be realized in an unlocked state.
  • An object of the present invention is to provide a pulse shift circuit capable of controlling the output timing of a pulse signal regardless of a reset signal.
  • an integrator that integrates the input first signal for each clock and a second signal are input, and the integrated value of the integrator is equal to the signal value of the second signal or A quantizer for outputting a pulse signal when the signal value of the signal 2 is exceeded, a delay circuit for delaying the pulse signal, and a pre-stage or a post-stage of the delay circuit, the signal value of the pulse signal being the second signal
  • a converter that converts the signal value of the pulse signal converted by the converter from the signal value of the first signal input to the integrator, a third signal that is input to the integrator
  • the signal value corresponding to the third signal is added to the first signal input to the integrator, or the first signal is input to the integrator for the clock corresponding to the third signal.
  • an input signal control circuit for cutting off.
  • the output timing of the pulse signal can be controlled regardless of the reset signal.
  • FIG. 1 is a configuration diagram illustrating a configuration example of a ⁇ modulator 10 according to a first embodiment of the present invention. It is a time chart which shows the signal time chart of the pulse shift circuit which concerns on Embodiment 1 of this invention. It is a block diagram which shows the other structural example of the pulse shift circuit of Embodiment 1 of this invention. It is a block diagram which shows one structural example of the pulse shift circuit which concerns on Embodiment 2 of this invention. It is a time chart which shows the signal time chart of the pulse shift circuit which concerns on Embodiment 2 of this invention. It is a block diagram which shows the other structural example of the pulse shift circuit of Embodiment 2 of this invention.
  • FIG. 1 is a diagram showing a usage example of the pulse shift circuit according to the first embodiment of the present invention.
  • a pulse shift circuit 1 a PLL 20, a reference pulse circuit 2, and a PLL 21 constitute a frequency synthesizer that can control the phase difference between two PLL output signals.
  • the pulse shift circuit 1 is connected to a frequency divider 201 built in the PLL 20.
  • the reference pulse circuit 2 is connected to a frequency divider 211 built in the PLL 21.
  • K (an example of the first signal) is frequency setting data and is generally called a fractional value.
  • M an example of the second signal) is frequency setting data and is generally called a modulus number.
  • PO1 and PO2 are frequency division number control signals of the frequency divider 201 and the frequency divider 211, respectively, and are pulse signals output at a cycle of M / K.
  • the value after the decimal point of the frequency division number of the PLL 20 and PLL 21 is set by K / M.
  • the PLL 20 and the PLL 21 lock the signal with the set frequency dividing number and output the signal.
  • K and M are numbers that cannot be reduced by K / M.
  • FIG. 2 is a block diagram showing a configuration example of the pulse shift circuit 1 according to the first embodiment of the present invention.
  • the pulse shift circuit 1 includes an input signal control circuit 30 and a ⁇ modulator 10.
  • the input signal control circuit 30 is a control circuit that controls whether the input signal is passed as it is or is blocked.
  • the input signal control circuit 30 is connected to the ⁇ modulator 10.
  • the input signal control circuit 30 includes a switch control circuit 3 and a switch 4.
  • the switch control circuit 3 is a control circuit that controls ON / OFF of the switch 4 in accordance with a phase setting signal (PSDn (an example of a third signal)) input from the outside.
  • the switch control circuit 3 is connected to the switch 4 and outputs a switch-off signal SWn for controlling ON / OFF of the switch 4.
  • the switch control circuit 3 includes a logic circuit of an FPGA (FieldFProgrammable Gate Array) and an ASIC (Application Specific Integrated Circuit).
  • the switch 4 is a switch that switches between ON and OFF in accordance with a control signal from the switch control circuit 3.
  • the switch 4 is connected to the switch control circuit 3 and the ⁇ modulator 10.
  • the switch 4 includes an FPGA logic circuit and an ASIC.
  • the reference pulse circuit 2 is a reference pulse circuit that outputs a reference pulse signal.
  • the reference pulse signal has the same pulse period as the output signal of the pulse shift circuit 1.
  • the reference pulse circuit 2 may have the same configuration as the pulse shift circuit 1 or another configuration.
  • the reference pulse circuit 2 uses a ⁇ modulator.
  • the ⁇ modulator 10 is a ⁇ modulator that receives K and M and outputs a frequency division number control signal (POn).
  • FIG. 3 is a configuration diagram showing a configuration example of the ⁇ modulator 10 according to Embodiment 1 of the present invention.
  • the ⁇ modulator 10 includes a subtractor 11, an integrator 12, a quantizer 13, a delay circuit 14, and a converter 15.
  • a terminal to which K is input is a first terminal
  • a terminal to which M is input is a second terminal
  • a terminal to which POn is output is an output terminal.
  • the subtractor 11 is a subtracter that subtracts the output value of the converter 15 from the value of the frequency setting data K input to the first terminal of the ⁇ modulator 10.
  • the integrator 12 is an integrator that integrates (integrates) the output value of the subtractor 11 for each clock.
  • the initial value of the integrator 12 is the same as the initial value of the integrator built in the reference pulse circuit 2. Therefore, in the initial state, the timing at which the pulse shift circuit 1 outputs the pulse signal and the timing at which the reference pulse circuit 2 outputs the pulse signal are the same.
  • the delay circuit 14 is a delay circuit that holds and delays the output value of the quantizer 13 for one clock.
  • the converter 15 is a converter that outputs the output value of the delay circuit 14 multiplied by M in accordance with the value of the frequency setting data M input to the second terminal of the ⁇ modulator 10.
  • the converter 15 may be composed of a multiplier. Note that the order of the converter 15 and the delay circuit 14 may be reversed.
  • POn is input to the subtractor 11 via the delay circuit 14 and the converter 15, and the subtractor 11 subtracts the output signal (M) of the converter 15 from the input K.
  • the reference pulse circuit 2 has the same configuration as the pulse shift circuit 1 except that the switch control circuit 3 and the switch 4 are not provided, and the signal name also corresponds.
  • FIG. 4 is a time chart showing a signal time chart of the pulse shift circuit 1 according to the first embodiment of the present invention.
  • the horizontal axis is time, and the vertical axis is a signal value.
  • PO1 is a pulse signal output from the pulse shift circuit 1, and is a frequency division number control signal.
  • PO2 is a pulse signal output from the reference pulse circuit 2, and is a frequency division number control signal.
  • AC 1 is an output value of the integrator 12 in the pulse shift circuit 1.
  • AC2 is an output value of the integrator in the reference pulse circuit 2.
  • SW1 is an output value of the switch control circuit 3 in the pulse shift circuit 1, and when it is 1, the switch 4 is turned off, and when it is 0, the switch is turned on.
  • the operation of the reference pulse circuit 2 is the same as that of the pulse shift circuit 1, and the reference pulse circuit 2 outputs PO2 at M / K clock intervals.
  • the switch control circuit 3 outputs a switch-off signal SW1 according to the shift amount setting signal (PSD1).
  • PSD1 X
  • the switch 4 cuts off the input K for T clocks, so that the value of AC1 is constant for T clocks.
  • the switch control circuit 3 stops outputting the switch-off signal SW1 at a timing t2 after T clocks from t1.
  • the pulse output timing of the pulse shift circuit 1 can be arbitrarily adjusted with respect to the pulse output timing of the reference pulse circuit 2. . At this time, there is no need to reset the pulse shift circuit 1 and the reference pulse circuit 2.
  • the switch 4 is turned OFF for the clock corresponding to the shift amount setting signal (PSD1) with respect to the fractional value K, so PO1 is output for that clock.
  • the timing to do can be shifted. For this reason, the pulse timing can be arbitrarily adjusted without using the reset signal.
  • the configuration of the ⁇ modulator 10 is not limited to the configuration shown in FIG. Miller, B.M. Conley, “A multiple modulator fractional“ divider ”,“ IEEE ”Transactions“ on ”Instrumentation“ and Measurement ”,“ Vol.40, ”NO.3,“ JUNE ”1991.
  • a multi-stage ⁇ modulator as shown in FIG. D. Riley, Miles A. Copeland, Tad A. Kwasniewski, “Delta-Sigma Modulation in Fractional-N Frequency Synthesis” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.
  • FIG. 5 is a block diagram showing another configuration example of the pulse shift circuit according to the first embodiment of the present invention.
  • the switch control circuit 3 and the switch 4 are different from the pulse shift circuit of FIG. As shown in FIG. 5, even when the switch 4 is provided after the subtractor 11, the operation of the switch 4 blocks the input of K to the integrator 12, so that the clock in which the switch 4 is OFF. During this period, ACn does not increase, and the output timing of POn can be shifted by that amount of clock. Even with the configuration of the pulse shift circuit as shown in FIG. 5, the same effect as that of the pulse shift circuit shown in FIG. 2 can be obtained.
  • the pulse shift circuit 1 knows the output timing of the pulse signal of the reference pulse circuit 2 in the initial state, the output timing of the pulse signal of the pulse shift circuit 1 and the reference pulse circuit 2 are not necessarily in the initial state.
  • the pulse signal may not match the output timing. If the difference between the two is grasped in advance in the initial state, the shift amount can be determined in consideration of the difference, so that the shift amount can be arbitrarily controlled.
  • Embodiment 2 FIG.
  • the signal input to the integrator 12 of the ⁇ modulator 10 is kept constant for several clocks according to the phase setting signal, thereby shifting the frequency division number control signal (PO1).
  • the circuit configuration to be realized is shown.
  • a circuit configuration for realizing the shift of the frequency division number control signal in one clock in the pulse shift circuit is shown. Thereby, the operation time of the circuit can be reduced, and the effect of reducing the power consumption of the circuit can be obtained.
  • FIG. 6 is a block diagram showing a configuration example of the pulse shift circuit according to the second embodiment of the present invention.
  • the difference from the pulse shift circuit 1 of the first embodiment is that the input signal control circuit 31 includes the addition bit generation circuit 5 and the adder 6.
  • the addition bit generation circuit 5 is an addition bit generation circuit that generates an addition bit ADn according to the value of the phase setting signal (PSDn) and outputs the generated ADn to the adder 6.
  • the addition bit generation circuit 5 includes an FPGA logic circuit and an ASIC.
  • the adder 6 is an adder that adds the frequency setting data K and the addition bit ADn and outputs the added signal (K + ADn) to the ⁇ modulator 10.
  • the adder 6 includes an FPGA logic circuit and an ASIC.
  • FIG. 7 is a time chart showing a signal time chart of the pulse shift circuit according to the second embodiment of the present invention.
  • the horizontal axis is time, and the vertical axis is a signal value.
  • PO1 is a pulse signal output from the pulse shift circuit 1, and is a frequency division number control signal.
  • PO2 is a pulse signal output from the reference pulse circuit 2, and is a frequency division number control signal.
  • AC 1 is an output value of the integrator 12 in the pulse shift circuit 1.
  • AC2 is an output value of the integrator in the reference pulse circuit 2.
  • AD1 is an output value of the addition bit generation circuit 5.
  • the addition bit generation circuit 5 of the pulse shift circuit 1 generates the addition bit AD1 according to the phase setting signal (PSD1) and outputs it for only one clock.
  • PSD1 X
  • the adder 6 adds K and AD1, and outputs the added signal to the ⁇ modulator 10. Since the integrator 12 of the ⁇ modulator 10 integrates the output signal (K + AD1) of the adder 6, the value of AC1 increases by the value of K + AD1 at the timing of t1.
  • the adder 6 is used to add the number of bits (AD1) corresponding to the shift amount setting signal (PSD1) to K. Shift of the frequency control signal can be realized. As a result, the operation time of the circuit can be reduced, and the effect of reducing the power consumption of the circuit can be obtained.
  • FIG. 8 is a block diagram showing another configuration example of the pulse shift circuit according to the second embodiment of the present invention. As shown in FIG. 8, even when the adder 6 is provided at the subsequent stage of the subtractor 11, K + ADn is output to the integrator 12 by the operation of the adder 6, so that ACn increases by the value of K + AD1. The output timing of POn can be shifted by the increment. Even with the configuration of the pulse shift circuit as shown in FIG. 8, the same effect as that of the pulse shift circuit shown in FIG. 6 can be obtained.

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Abstract

従来の歪みパルスシフト回路は、リセット信号を用いないと、パルス信号の出力タイミングを制御できないという課題があった。　本発明のパルスシフト回路は、入力される第１の信号をクロックごとに積算する積分器と、第２の信号が入力され、積分器の積算値が第２の信号の信号値と等しい又は第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第２の信号の信号値に変換する変換器と、積分器に入力される第１の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第３の信号が入力され、積分器より前段に配置され、積分器に入力される第１の信号に第３の信号に対応する信号値を加算する又は第３の信号に対応するクロック分、第１の信号が積分器に入力されることを遮断する入力信号制御回路と備える。

Description

パルスシフト回路及び周波数シンセサイザー
本発明は、パルスシフト回路に関するものである。 
　フラクショナル－Ｎ　ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、分周器の分周数をΔΣ変調器で生成する分周数制御信号を用いて制御することで、小数点以下の分周数でＰＬＬをロックさせることができる。
　また、フラクショナル－Ｎ　ＰＬＬは、同一構成のフラクショナル－Ｎ　ＰＬＬを２個並列化し、並列化したＰＬＬに同一の基準信号を入力した場合、ΔΣ変調器で生成する分周数制御信号を、一方に対し他方をクロック単位でシフトさせることで、シフト量に応じて２個のＰＬＬの出力信号間に位相差を与えることができる。
ΔΣ変調器で生成する分周数制御信号をクロック単位でシフトさせる回路として、非特許文献１に記載のパルスシフト回路が知られている。
　従来のパルスシフト回路は、基準パルス回路が出力するパルス信号に対して所望のクロック数分だけシフトしたタイミングでパルス信号を出力する回路である。シフトする量は、基準パルス回路に対するリセット信号とパルスシフト回路に対するリセット信号とのクロック差によって決定される。つまり、従来のパルスシフト回路は、パルスシフト回路のリセットタイミングを、基準パルス回路のリセットタイミングに対してシフト量に対応するクロック数分だけシフトさせることで、パルス信号の出力タイミングをシフトさせている。リセット信号とは、パルスシフト回路及び基準パルス回路の内部の機器を初期値に戻す信号である。
　従来のパルスシフト回路において、パルスシフト回路のリセット後の動作開始タイミングは、基準パルス回路のリセット後の動作開始タイミングよりも、所望のクロック数分だけ遅れるので、パルスシフト回路が出力するパルス信号は、基準パルス回路が出力するパルス信号に対し、所望のクロック数分だけシフトしたタイミングで出力される。
　Ｋｅｎｉｃｈｉ　ＴＡＪＩＭＡ、　Ｒｙｏｊｉ　ＨＡＹＡＳＨＩ、　”Ｎｏｖｅｌ　Ｐｈａｓｅ　Ｄｉｆｆｅｒｅｎｃｅ Ｃｏｎｔｒｏｌ Ｂｅｔｗｅｅｎ Ｏｕｔｐｕｔ Ｓｉｇｎａｌｓ Ｕｓｉｎｇ Ｆｒａｃｔｉｏｎａｌ-Ｎ ＰＬＬ Ｓｙｎｔｈｅｓｉｚｅｒｓ ｂｙ Ｃｙｃｌｉｃ Ｓｈｉｆｔ ｏｆ Ｃｏｎｔｒｏｌ Ｄａｔａ” ＩＥＥＥ ＩＭＳ２００７。
しかしながら、従来のパルスシフト回路では、基準パルス回路のリセット信号とパルスシフト回路のリセット信号とのクロック差により、パルス信号の出力タイミングを制御しているため、出力タイミングを変更するとき、必ず基準パルス回路とパルスシフト回路との両方をリセットする必要がある。両方をリセットすることにより、基準パルス回路とパルスシフト回路とにそれぞれにつながるＰＬＬ両方のロックが一旦外れるので、ＰＬＬが再度ロックするまで、２個のＰＬＬは両方とも使用不可となる。
ＰＬＬは、通常通信装置などのＲＦ回路の局発源に用いられるため、ロックしていない状態では装置の所望の機能を実現することができない。
本発明の目的は、リセット信号によらず、パルス信号の出力タイミングを制御できるパルスシフト回路を提供することである。
　本発明のパルスシフト回路は、入力される第１の信号をクロックごとに積算する積分器と、第２の信号が入力され、積分器の積算値が第２の信号の信号値と等しい又は第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第２の信号の信号値に変換する変換器と、積分器に入力される第１の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第３の信号が入力され、積分器より前段に配置され、積分器に入力される第１の信号に第３の信号に対応する信号値を加算する又は第３の信号に対応するクロック分、第１の信号が積分器に入力されることを遮断する入力信号制御回路と備える。
　本発明によれば、リセット信号によらず、パルス信号の出力タイミングを制御できるという効果がある。
この発明の実施の形態１に係るパルスシフト回路の使用例を示す図である。 この発明の実施の形態１に係るパルスシフト回路１の一構成例を示す構成図である。 この発明の実施の形態１に係るΔΣ変調器１０の一構成例を示す構成図である。 この発明の実施の形態１に係るパルスシフト回路の信号タイムチャートを示すタイムチャート図である。 この発明の実施の形態１のパルスシフト回路の他の構成例を示す構成図である。 この発明の実施の形態２に係るパルスシフト回路の一構成例を示す構成図である。 この発明の実施の形態２に係るパルスシフト回路の信号タイムチャートを示すタイムチャート図である。 この発明の実施の形態２のパルスシフト回路の他の構成例を示す構成図である。
実施の形態１．
　図１は、この発明の実施の形態１に係るパルスシフト回路の使用例を示す図である。
　図１において、パルスシフト回路１、ＰＬＬ２０、基準パルス回路２、及びＰＬＬ２１は、２つのＰＬＬ出力信号の位相差を制御できる周波数シンセサイザーを構成している。パルスシフト回路１は、ＰＬＬ２０に内蔵される分周器２０１に接続される。基準パルス回路２は、ＰＬＬ２１に内蔵される分周器２１１に接続される。Ｋ（第１の信号の一例）は、周波数設定データであり、一般的にフラクショナル値と呼ばれる。Ｍ（第２の信号の一例）は、周波数設定データであり、一般的にモジュラス数と呼ばれる。ＰＯ１及びＰＯ２は、それぞれ分周器２０１、分周器２１１の分周数制御信号であり、Ｍ／Ｋの周期で出力されるパルス信号である。ＰＬＬ２０及びＰＬＬ２１の分周数の小数点以下の値は、Ｋ／Ｍで設定される。ＰＬＬ２０及びＰＬＬ２１は、設定された分周数で信号をロックし、信号を出力する。ここでは説明を分かりやすくするために、ＫとＭとは、Ｋ／Ｍが約分できない数であるとする。例えば、Ｋ＝１、Ｍ＝１０の場合と、Ｋ＝２、Ｍ＝２０の場合とにおいてＫ／Ｍは同じ値であるが、約分できない数とは、Ｋ＝１、Ｍ＝１０の場合を意味する。
　図２は、この発明の実施の形態１に係るパルスシフト回路１の一構成例を示す構成図である。
　パルスシフト回路１は、入力信号制御回路３０、及びΔΣ変調器１０を備える。
　入力信号制御回路３０は、入力信号をそのまま通過させるか、または遮断するかを制御する制御回路である。入力信号制御回路３０は、ΔΣ変調器１０に接続される。入力信号制御回路３０は、スイッチ制御回路３及びスイッチ４を備える。
　スイッチ制御回路３は、外部から入力される位相設定信号（ＰＳＤｎ（第３の信号の一例））にしたがって、スイッチ４のＯＮ／ＯＦＦを制御する制御回路である。スイッチ制御回路３は、スイッチ４に接続され、スイッチ４のＯＮ／ＯＦＦを制御するスイッチオフ信号ＳＷｎを出力する。例えば、スイッチ制御回路３は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の論理回路、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）で構成される。
　スイッチ４は、スイッチ制御回路３の制御信号にしたがって、ＯＮとＯＦＦとを切り替えるスイッチである。スイッチ４は、スイッチ制御回路３及びΔΣ変調器１０に接続される。スイッチ４は、スイッチ制御回路３からスイッチオフ信号ＳＷｎが入力されていない（ＳＷｎ＝０）ときは、入力されるＫをそのままΔΣ変調器１０に出力する。一方、スイッチオフ信号ＳＷｎが入力されている（ＳＷｎ＝１）ときは、ゼロをΔΣ変調器１０に出力する。ゼロとは、ΔΣ変調器に信号が入力されないことを意味する。例えば、スイッチ４は、ＦＰＧＡの論理回路、ＡＳＩＣで構成される。
　基準パルス回路２は、基準パルス信号を出力する基準パルス回路である。基準パルス信号は、パルスシフト回路１の出力信号と同じパルス周期をもつ。基準パルス回路２は、パルスシフト回路１と同様の構成であっても良いし、別の構成であっても良い。例えば、基準パルス回路２は、ΔΣ変調器が用いられる。
　ΔΣ変調器１０は、Ｋ及びＭが入力され、分周数制御信号（ＰＯｎ）を出力するΔΣ変調器である。
　図３は、この発明の実施の形態１に係るΔΣ変調器１０の一構成例を示す構成図である。
　ΔΣ変調器１０は、減算器１１と、積分器１２と、量子化器１３と、遅延回路１４と、変換器１５とを備える。
　ここで、便宜上、Ｋが入力される端子を第一の端子、Ｍが入力される端子を第二の端子、ＰＯｎが出力される端子を出力端子とする。
　減算器１１は、ΔΣ変調器１０の第一の端子に入力される周波数設定データＫの値から変換器１５の出力値を減算する減算器である。
　積分器１２は、減算器１１の出力値をクロックごとに積分（積算）する積分器である。積分器１２の初期値は、基準パルス回路２に内蔵される積分器の初期値と同じである。したがって、初期状態において、パルスシフト回路１がパルス信号を出力するタイミングと基準パルス回路２がパルス信号を出力するタイミングとは同じである。
　量子化器１３は、積分器１２の出力値ＡＣｎが、ΔΣ変調器１０の第二の端子に入力される周波数設定データＭの値と等しい又はＭの値を超えた場合にＰＯｎ（＝１）を出力端子に出力する量子化器である。量子化器１３は、ＡＣｎがＭと等しくなるタイミングまたはＡＣｎがＭを超えたタイミングでＰＯｎ（＝１）を出力する。
　遅延回路１４は、量子化器１３の出力値を１クロック分保持し、遅延させる遅延回路である。
　変換器１５は、ΔΣ変調器１０の第二の端子に入力される周波数設定データＭの値に応じて遅延回路１４の出力値をＭ倍して出力する変換器である。変換器１５は、乗算器で構成されても良い。なお、変換器１５と遅延回路１４の順序は、逆でもよい。
　ΔΣ変調器１０は、１クロックごとにＫの値を加算し、加算した信号ＡＣｎがＭの値以上になったときにＰＯｎ（＝１）を出力する。ＰＯｎは、遅延回路１４及び変換器１５を介して減算器１１に入力され、減算器１１は、入力されるＫから変換器１５の出力信号（Ｍ）を減算する。そして、減算器１１は、減算した信号（Ｋ－Ｍ）を積分器１２に出力する。このため、積分器１２の積分値がＭ以上になると、次のクロック入力時に積分器１２の値はＫになる。つまり、積分器１２は、クロックごとにＫを積算し、積分値がＭ以上になると減算器１１の出力信号により積分値をＫに戻す動作をする。量子化器１３は、積分器１２の積算値がＭ以上になるとＰＯｎ（＝１）を出力するので、結果としてΔΣ変調器１０は、Ｍ／Ｋクロック間隔ごとにＰＯｎ（＝１）を出力する。
　次に、この発明の実施の形態１に係るパルスシフト回路１の動作について説明する。ここでは、説明を分かりやすくするために、基準パルス回路２の動作と対比させながら説明する。基準パルス回路２は、スイッチ制御回路３及びスイッチ４がないこと以外パルスシフト回路１と同様の構成であり、信号名も対応している。
図４は、この発明の実施の形態１に係るパルスシフト回路１の信号タイムチャートを示すタイムチャート図である。
図４において、横軸は、時間であり、縦軸は、信号値である。ＰＯ１は、パルスシフト回路１が出力するパルス信号であり、分周数制御信号である。ＰＯ２は、基準パルス回路２が出力するパルス信号であり、分周数制御信号である。ＡＣ１は、パルスシフト回路１内の積分器１２の出力値である。ＡＣ２は、基準パルス回路２内の積分器の出力値である。ＳＷ１は、パルスシフト回路１内のスイッチ制御回路３の出力値であり、１のときスイッチ４をＯＦＦし、０のときスイッチをＯＮする。
パルスシフト回路１は、時間ｔ０からｔ１の区間では、クロックごとに、ＡＣ１の値をＫ値ずつ増加させ、ＡＣｎの値がＭ値以上になると、ＰＯ１（＝１）を出力する。この結果、パルスシフト回路１は、Ｍ／Ｋクロック間隔でＰＯ１を出力する。基準パルス回路２の動作も、パルスシフト回路１と同様であり、基準パルス回路２は、Ｍ／Ｋクロック間隔でＰＯ２を出力する。
　ｔ１のタイミングで、スイッチ制御回路３は、シフト量設定信号（ＰＳＤ１）に応じて、スイッチオフ信号ＳＷ１を出力する。例えば、図１において、ＰＬＬ２１の出力信号に対するＰＬＬ２０の出力信号の相対位相をＸ度遅らせたい場合、ＰＳＤ１＝Ｘを設定し、それをもとにスイッチ制御回路３は、Ｘ＊Ｍ／３６０（＝Ｔ）クロック間だけスイッチオフ信号ＳＷ１（＝１）を出力する。そうすると、図２において、スイッチ４は、Ｔクロック間、入力されるＫを遮断するので、ＡＣ１の値は、Ｔクロック間、一定となる。
そして、スイッチ制御回路３は、ｔ１からＴクロック後のｔ２のタイミングで、スイッチオフ信号ＳＷ１を出力するのを止める。これにより、スイッチ４は、Ｋを遮断せず、そのままΔΣ変調器１０に出力する。したがって、ｔ２以降の区間では、クロックごとに、ＡＣ１の値がＫ値ずつ増加し、ＡＣ１の値がＭ値以上になると、ＰＯ１（＝１）が出力され、パルス信号となって出力される。
　その結果、基準パルス回路２がＰＯ２を出力するタイミングに対して、パルスシフト回路１がＰＯ１を出力するタイミングは、Ｔクロック分だけシフトする。これにより、図１におけるＰＬＬ２０とＰＬＬ２１との出力信号間には、３６０＊Ｔ＊Ｋ／Ｍ度の位相差が生じる。
図４のタイムチャートが示す通り、パルスシフト回路１を用いることで、基準パルス回路２のパルスの出力タイミングに対して、パルスシフト回路１のパルスの出力タイミングを任意に調整することが可能となる。このとき、パルスシフト回路１及び基準パルス回路２をリセットする必要はない。
以上のように、実施の形態１のパルスシフト回路によれば、フラクショナル値Ｋに対してシフト量設定信号（ＰＳＤ１）に対応するクロック分、スイッチ４をＯＦＦするので、そのクロック分、ＰＯ１を出力するタイミングをシフトさせることができる。このため、リセット信号を用いなくても、パルスタイミングを任意に調整することができる。
　なお、ΔΣ変調器１０の構成は、図３の構成に限られるものではなく、Ｂ．Ｍｉｌｌｅｒ，　Ｂ．Ｃｏｎｌｅｙ，　”Ａ　ｍｕｌｔｉｐｌｅ　ｍｏｄｕｌａｔｏｒ　ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ”, ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ, Ｖｏｌ.４０, ＮＯ.３, ＪＵＮＥ １９９１で示されるようなマルチステージのΔΣ変調器でも良いし、Ｔｏｍ　Ａ．Ｄ．　Ｒｉｌｅｙ，　Ｍｉｌｅｓ　Ａ．Ｃｏｐｅｌａｎｄ，　Ｔａｄ　Ａ．Ｋｗａｓｎｉｅｗｓｋｉ，　”　Ｄｅｌｔａ－Ｓｉｇｍａ　Ｍｏｄｕｌａｔｉｏｎ　ｉｎ　Ｆｒａｃｔｉｏｎａｌ－Ｎ　Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ” ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, ＶＯＬ. ２８, ＮＯ. ５, ＭＡＹ １９９３で示されるようΔΣ変調器の構成でも良い。
　さらに、スイッチ制御回路３及びスイッチ４は、ΔΣ変調器１０の内部に設けても良い。
　図５は、この発明の実施の形態１のパルスシフト回路の他の構成例を示す構成図である。
　スイッチ制御回路３及びスイッチ４がΔΣ変調器１０に内蔵されている点が、図２のパルスシフト回路と異なる。
　図５に示すように、減算器１１の後段にスイッチ４を設ける構成にしても、スイッチ４の動作により、積分器１２にＫが入力されるのを遮断するので、スイッチ４がＯＦＦであるクロックの間、ＡＣｎは増加せず、そのクロック分、ＰＯｎの出力タイミングをずらすことができる。図５に示すようなパルスシフト回路の構成であっても、図２に示したパルスシフト回路と同様の効果を得ることができる。
　ここでは、パルスシフト回路１及び基準パルス回路２の２つの回路の場合について示したが、２以上の複数の回路においても、基準パルスに対して任意にパルスタイミングをシフトする制御を行うことができる。また、その際に、基準パルス回路２をリセットする必要はない。
　なお、初期状態において、パルスシフト回路１が、基準パルス回路２のパルス信号の出力タイミングを把握していれば、必ずしも、初期状態において、パルスシフト回路１のパルス信号の出力タイミングと基準パルス回路２のパルス信号を出力タイミングとが合っていなくても良い。初期状態において両者の差を予め把握していれば、その差を考慮してシフト量を決められるので、シフト量を任意に制御できる。
実施の形態２．
　実施の形態１では、パルスシフト回路において、ΔΣ変調器１０の積分器１２に入力する信号を、位相設定信号に応じて数クロック間一定に保つことで分周数制御信号（ＰＯ１）のシフトを実現する回路構成について示した。ここでは、パルスシフト回路において、１クロックで分周数制御信号のシフトを実現する回路構成について示す。これにより、回路の動作時間を減らすことができ、回路の消費電力低減の効果を得ることができる。
　図６は、この発明の実施の形態２に係るパルスシフト回路の一構成例を示す構成図である。入力信号制御回路３１が加算ビット生成回路５及び加算器６で構成されている点が、実施の形態１のパルスシフト回路１と異なる。
　加算ビット生成回路５は、位相設定信号（ＰＳＤｎ）の値に応じて加算ビットＡＤｎを生成し、生成したＡＤｎを加算器６に出力する加算ビット生成回路である。例えば、加算ビット生成回路５は、ＦＰＧＡの論理回路、ＡＳＩＣで構成される。
　加算器６は、周波数設定データＫと加算ビットＡＤｎとを加算し、加算した信号（Ｋ＋ＡＤｎ）をΔΣ変調器１０に出力する加算器である。例えば、加算器６は、ＦＰＧＡの論理回路、ＡＳＩＣで構成される。
　次に、実施の形態２に係るパルスシフト回路の動作を説明する。
　図７は、この発明の実施の形態2に係るパルスシフト回路の信号タイムチャートを示すタイムチャート図である。
図７において、横軸は、時間であり、縦軸は、信号値である。ＰＯ１は、パルスシフト回路１が出力するパルス信号であり、分周数制御信号である。ＰＯ２は、基準パルス回路２が出力するパルス信号であり、分周数制御信号である。ＡＣ１は、パルスシフト回路１内の積分器１２の出力値である。ＡＣ２は、基準パルス回路２内の積分器の出力値である。ＡＤ１は、加算ビット生成回路５の出力値である。
　同一のタイミングでパルスシフト回路１と基準パルス回路２とを起動した場合、時間ｔ０からｔ１の区間では、クロックごとに、ＡＣ１及びＡＣ２の値がＫ値ずつ増加し、ＡＣ１及びＡＣ２の値がＭ値以上になると、ＰＯ１（＝１）及びＰＯ２（＝１）が出力される。時間ｔ０からｔ１の区間では、パルスシフト回路１及び基準パルス回路２は、同一のタイミングで分周数制御信号（ＰＯ１及びＰＯ２）を出力する。
　ｔ１のタイミングで、パルスシフト回路１の加算ビット生成回路５は、位相設定信号（ＰＳＤ１）に応じて、加算ビットＡＤ１を生成して１クロック間だけ出力する。図１において、ＰＬＬ２１の出力信号に対するＰＬＬ２０の出力信号の相対位相をＸ度早めたい場合、ＰＳＤ１＝Ｘを設定し、それをもとに加算ビット生成回路５は、ＡＤ１＝Ｘ＊Ｍ／３６０の値を加算器６に出力する。そうすると、加算器６は、ＫとＡＤ１を加算し、加算した信号をΔΣ変調器１０に出力する。ΔΣ変調器１０の積分器１２は、加算器６の出力信号（Ｋ＋ＡＤ１）を積算するので、ｔ１のタイミングで、ＡＣ１の値は、Ｋ＋ＡＤ１の値だけ増加する。
　ｔ２以降の区間では、クロックごとに、ＡＣ１の値がＫ値ずつ増加し、ＡＣ１の値がＭ値以上になると、パルスシフト回路１は、ＰＯ１（＝１）を出力する
　その結果、ＰＯ１（＝１）とＰＯ２（＝１）とが出力されるタイミングに、ＡＤ１／Ｋクロック分だけ差が生じる。
　以上のように、実施の形態２のパルスシフト回路によれば、加算器６を用いてシフト量設定信号（ＰＳＤ１）に応じたビット数（ＡＤ１）をＫに加算するので、１クロック間で分周数制御信号のシフトを実現できる。その結果、回路の動作時間を減らすことができ、回路の消費電力低減の効果を得ることができる。
　なお、加算ビット生成回路５及び加算器６は、ΔΣ変調器１０の内部に設ける構成でも良い。
　図８は、この発明の実施の形態２のパルスシフト回路の他の構成例を示す構成図である。
　図８に示すように、減算器１１の後段に加算器６を設ける構成にしても、加算器６の動作により、積分器１２にＫ＋ＡＤｎが出力されるので、ＡＣｎは、Ｋ＋ＡＤ１の値だけ増加し、その増加分、ＰＯｎの出力タイミングをずらすことができる。図８に示すようなパルスシフト回路の構成であっても、図６に示したパルスシフト回路と同様の効果を得ることができる。
１  パルスシフト回路、２  基準パルス回路、３　スイッチ制御回路、４　スイッチ、５　加算ビット生成回路、６　加算器、１０　ΔΣ変調器、１１　減算器、１２　積分器、１３　量子化器、１４　遅延回路、１５　変換器、３０　入力信号制御回路、３１　入力信号制御回路。

Claims (4)

  1. 　入力される第１の信号をクロックごとに積算する積分器と、　
    　第２の信号が入力され、前記積分器の積算値が前記第２の信号の信号値と等しい又は前記第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、
    　前記パルス信号を遅延させる遅延回路と、
    　前記遅延回路の前段又は後段に設けられ、前記パルス信号の信号値を前記第２の信号の信号値に変換する変換器と、
    　前記積分器に入力される前記第１の信号の信号値から前記変換器が変換した前記パルス信号の信号値を減算する減算器と、
    　第３の信号が入力され、前記積分器より前段に配置され、前記積分器に入力される前記第１の信号に前記第３の信号に対応する信号値を加算する又は前記第３の信号に対応するクロック分、前記第１の信号が前記積分器に入力されることを遮断する入力信号制御回路と、
    を備えたことを特徴とするパルスシフト回路。
  2. 　前記入力信号制御回路は、加算器であって、
    　前記積分器に入力される前記第１の信号に、前記量子化器が出力する前記パルス信号と同じ周期をもつ基準パルス信号からのシフト量に対応する信号値を加算することを特徴とする請求項１のパルスシフト回路。
  3. 　前記入力信号制御回路は、スイッチであって、
    　前記量子化器が出力する前記パルス信号と同じ周期をもつ基準パルス信号からのシフト量に対応するクロック分、前記第１の信号が前記積分器に入力されることを遮断することを特徴とする請求項１のパルスシフト回路。
  4. 　入力される第１の信号をクロックごとに積分する積分器と、　
    　第２の信号が入力され、前記積分器の積算値が、前記第２の信号の信号値と等しい又は前記第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、
    　前記パルス信号を遅延させる遅延回路と、
    　前記遅延回路により遅延された前記パルス信号の信号値を前記第２の信号の信号値に変換する変換器と、
    　前記積分器に入力される前記第１の信号の信号値から前記変換器が変換した前記パルス信号の信号値を減算する減算器と、
    　第３の信号が入力され、前記積分器より前段に配置され、前記積分器に入力される前記第１の信号に前記第３の信号に対応する信号値を加算する又は前記第３の信号に対応するクロック分、前記第１の信号が前記積分器に入力されることを遮断する入力信号制御回路と、
    　前記量子化器が出力する前記パルス信号と同じ周期をもつ基準パルス信号を出力する基準パルス回路と、
    　前記パルス信号により分周数を決定する分周器を有する第１の位相同期回路と、
    　前記基準パルス信号により分周数を決定する分周器を有する第２の位相同期回路と、
    を備えたことを特徴とする周波数シンセサイザー。
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