WO2007091516A1 - フラクショナル－ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路 - Google Patents

フラクショナル－ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路 Download PDF

Info

Publication number
WO2007091516A1
WO2007091516A1 PCT/JP2007/051912 JP2007051912W WO2007091516A1 WO 2007091516 A1 WO2007091516 A1 WO 2007091516A1 JP 2007051912 W JP2007051912 W JP 2007051912W WO 2007091516 A1 WO2007091516 A1 WO 2007091516A1
Authority
WO
WIPO (PCT)
Prior art keywords
frequency
phase
signal
fractional
circuit
Prior art date
Application number
PCT/JP2007/051912
Other languages
English (en)
French (fr)
Inventor
Kenichi Tajima
Ryoji Hayashi
Masafumi Nakane
Original Assignee
Mitsubishi Electric Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corporation filed Critical Mitsubishi Electric Corporation
Priority to US12/159,327 priority Critical patent/US8004324B2/en
Priority to JP2007557827A priority patent/JP4718566B2/ja
Publication of WO2007091516A1 publication Critical patent/WO2007091516A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Definitions

  • the present invention relates to a phase-locked loop type frequency synthesizer (hereinafter, abbreviated as "F PLL synthesizer” in some cases) having a function of varying the phase of an output signal used in a radio communication apparatus and the like.
  • the present invention relates to a phase shift circuit with a frequency change having a PLL synthesizer.
  • FIG. 22 is a diagram showing the configuration of a conventional F-PLL synthesizer.
  • FIG. 23 is a diagram showing a configuration of the fractional control circuit of FIG.
  • a conventional F PLL synthesizer includes a reference oscillator ( ⁇ ) 1 that generates a reference signal Dr (t), a voltage controlled oscillator (VCO) 4 that generates a high-frequency signal D (t), Feedback circuits 5 and 6 that generate the synchronization signal D (t) from the frequency signal, a phase comparator (PD) 2 that receives the reference signal and the synchronization signal, and a phase comparison signal D that is the output of the phase comparator 2 Enter (t)
  • LF loop filter
  • the feedback circuit also divides the frequency of the high-frequency signal and outputs a synchronizing signal.
  • the fractional control circuit 6 includes an adder circuit 11 (l la, l lb, 11 c), a delay circuit 12 (12a, 12b), a 1-bit quantization circuit 13, and a multiplication circuit 14 It consists of
  • the frequency division control signal has periodicity and fluctuates with time, and the time average n of the control signal within one period is given by ( ⁇ + ⁇ ). Therefore, F PLL synthesizer output frequency f. Is the following equation (1).
  • phase comparison frequency N is an integer part of the frequency division number of the variable frequency divider 5
  • KZM is a fractional part of the frequency division number of the variable frequency divider 5 (see, for example, Non-Patent Document 1).
  • Patent Document 1 JP-T 05-500894
  • Non-Patent Document 1 T. A. D. Riley ⁇ "Delta— Sigma Modulation in Fractional-N Frequency Synthesis IEEE Journal of Solid State Circuits ⁇ Vol. 28, No. 5, MAY. 1993, pp. 553-559
  • the output frequency can be controlled by setting data N, K, and ⁇ from the outside.
  • N, K, and ⁇ since there is no means for setting the phase of the output signal with respect to the reference signal, there is a problem that control cannot be performed.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a phase-locked loop type frequency synthesizer of a fractional ⁇ system capable of performing phase control of an output signal, and A phase shift circuit with a frequency conversion function is obtained.
  • a phase-locked loop type frequency synthesizer of a fractional ⁇ system includes a reference oscillator that generates a reference signal, a voltage-controlled oscillator that generates a high-frequency signal, and a synchronization signal obtained by frequency-dividing the high-frequency signal.
  • a variable frequency divider that outputs a signal, a phase comparator that compares the reference signal with the synchronization signal and outputs a phase comparison signal, and outputs a control signal for the voltage controlled oscillator based on the phase comparison signal
  • a loop filter and further, based on the first setting data and the second setting data, generate frequency division number control data in synchronization with either the synchronization signal or the reference signal,
  • a frequency 'phase control circuit for output to a peripheral is provided.
  • a phase-locked loop type frequency synthesizer of the fractional ⁇ system Produces an effect that the phase of the output signal can be controlled.
  • ⁇ 1 It is a diagram showing the configuration of a phase-locked loop type frequency synthesizer of a fractional N system according to Embodiment 1 of the present invention.
  • ⁇ 2 A timing chart showing time waveforms immediately after the start of control of the fractional-N phase-locked loop frequency synthesizer according to the first embodiment of the present invention and after the phase synchronization is established.
  • ⁇ 3 A timing chart showing time waveforms immediately after the start of control of the fractional-N phase-locked loop frequency synthesizer according to Embodiment 1 of the present invention and after the phase synchronization is established.
  • FIG. 4 is a timing chart showing a time waveform of an output signal after establishing phase synchronization of the fractional-N system phase-locked loop type frequency synthesizer according to embodiment 1 of the present invention.
  • FIG. 5 is a timing chart showing the phase amount of the output signal with respect to the reference signal of the phase-locked loop type frequency synthesizer of the fractional N system according to Embodiment 1 of the present invention.
  • FIG. 6 is a diagram showing another configuration of the fractional-N phase-locked loop frequency synthesizer according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a configuration of a frequency / phase control circuit according to Embodiment 2 of the present invention.
  • FIG. 8 is a view showing an example of output data of a memory and a register for an address of a frequency ′ phase control circuit according to Embodiment 2 of the present invention.
  • FIG. 9 is a diagram showing a configuration of a frequency ′ phase control circuit according to Embodiment 3 of the present invention.
  • FIG. 10 is a diagram illustrating an example of output data of a memory, a phase calculation circuit, and a register with respect to an address of a frequency phase control circuit according to Embodiment 3 of the present invention.
  • FIG. 11 is a diagram showing a configuration of a frequency ′ phase control circuit according to Embodiment 4 of the present invention.
  • 12 A diagram showing the configuration of a frequency phase control circuit according to embodiment 5 of the present invention.
  • 13 Timing chart showing the relationship between the reset signal (RST) and n (t) of the frequency phase control circuit according to the fifth embodiment of the present invention.
  • FIG. 14 is a diagram showing a configuration of a frequency ′ phase control circuit according to Embodiment 6 of the present invention.
  • FIG. 15 is a diagram showing a configuration of a frequency ′ phase control circuit according to Embodiment 7 of the present invention.
  • FIG. 16 is a diagram showing a configuration of a control pattern generation circuit of a frequency phase control circuit according to Embodiment 8 of the present invention.
  • FIG. 17 is a diagram showing a memory configuration of the control pattern generation circuit of FIG. 16.
  • FIG. 18 is a diagram showing a configuration of a control pattern generation circuit of a frequency phase control circuit according to Embodiment 9 of the present invention.
  • FIG. 19 is a diagram showing a configuration of a control pattern generation circuit of a frequency phase control circuit according to Embodiment 10 of the present invention.
  • FIG. 20 is a timing chart showing a relationship between a frequency ′ phase control circuit reset signal (RST) tp (t) according to Embodiment 10 of the present invention.
  • FIG. 21 is a diagram showing a configuration of a phase shift circuit with a frequency conversion function according to an eleventh embodiment of the present invention.
  • FIG. 22 is a diagram showing a configuration of a conventional F-PLL synthesizer.
  • FIG. 23 is a diagram showing a configuration of the fractional control circuit of FIG.
  • FIG. 1 is a diagram showing a configuration of a fractional-N phase-locked loop type frequency synthesizer according to Embodiment 1 of the present invention.
  • the same reference numerals indicate the same or corresponding parts.
  • an F—PLL synthesizer 100 includes a frequency ′ phase control circuit 21 that controls the frequency and phase of the output signal of the F—PLL synthesizer, and a reference that generates a reference signal.
  • Oscillator (XO) 1 voltage-controlled oscillator (VC 0) 4 that generates a high-frequency signal, variable frequency divider (FD) 5, a phase comparator (PD) 2 that inputs a reference signal and a synchronization signal, and a phase A loop filter (LF) 3 is provided which receives the phase comparison signal output from the comparator 2 and outputs the control signal of the voltage controlled oscillator 4.
  • FIGS. 2 and 3 are timing charts showing time waveforms immediately after the start of control of the fractional-N phase-synchronous loop type frequency synthesizer according to the first embodiment of the present invention and after the establishment of phase synchronization.
  • FIG. 4 is a timing chart showing the time waveform of the output signal after the phase synchronization is established in the fractional-N phase locked loop type frequency synthesizer according to the first embodiment of the present invention.
  • FIG. 5 is a timing chart showing the phase amount of the output signal with respect to the reference signal of the phase-locked loop type frequency synthesizer of the fractional N system according to Embodiment 1 of the present invention.
  • FIG. 6 is a diagram showing another configuration of the fractional-N phase-locked loop type frequency synthesizer according to the first embodiment of the present invention.
  • Setting data N, K, ⁇ , and setting data ⁇ for providing a phase with respect to the reference signal are input from the outside in advance.
  • the frequency phase control circuit 21 inputs setting data ( ⁇ , ⁇ , ⁇ , ⁇ ) from the outside in synchronization with the output signal of the variable divider 5, and outputs the variable divider 5 corresponding to the setting data.
  • Divide frequency control data n (t) is output to variable frequency divider 5.
  • variable frequency divider 5 receives the output signal of the voltage controlled oscillator 4 and uses the signal frequency-divided according to the set frequency division number control data n (t) as a synchronizing signal to the phase comparator 2 And output to the frequency / phase control circuit 21 as a clock signal.
  • the phase comparator 2 receives the output signal (synchronization signal) of the variable frequency divider 5 and the output signal (reference signal) of the reference oscillator 1 and outputs the phase comparison signal to the loop filter 3.
  • the loop filter 3 inputs the phase comparison signal of the phase comparator 2 and outputs a smoothed phase comparison signal to the voltage control oscillator 4.
  • the voltage controlled oscillator 4 operates so that the frequencies of the reference signal and the synchronization signal are equal, and outputs a high frequency signal to the outside of the F-PLL synthesizer 100 and to the variable frequency divider 5, respectively.
  • the phase comparison signal D (t) of the phase comparator 2 has only a pulse having a positive e amplitude, so the output signal D (t) of the loop filter 3 is positive. Voltage.
  • the synthesizer 100 operates and establishes phase synchronization.
  • the synthesizer 100 operates and establishes phase synchronization.
  • Figure 4 shows the time waveform of the output signal D (t) with respect to the reference signal D (t) at time T after phase synchronization is established.
  • the time waveforms after the phase synchronization in Fig. 2 (b) and Fig. 3 (b) are compared.
  • Figure 4 shows that the phase of the output signal D (t) at time T is different.
  • the phase of the output signal of the F-PLL synthesizer 100 can be controlled by controlling the start data of n (t).
  • phase amount of the output signal D (t) with respect to the reference signal! ⁇ (T) will be described with reference to FIG.
  • the total value of the square wave widths of the phase comparison signal D (t) when the reference signal D (t) and the synchronization signal D (t) rise simultaneously are obtained, and the phase amount is calculated from this total value as e.
  • n (t) pattern is n, n, n, ..., and there are M data in one cycle
  • the phase comparison signal D (t) is obtained from the rise time of the reference signal D (t) and the synchronization signal D (t).
  • the phase comparison signal D (t) is a negative rectangular wave
  • the phase comparison signal D (t) Is a positive ee square wave.
  • the At force voltage control oscillator 4 becomes the desired control voltage ⁇ sum
  • Phase synchronization is established. Since the synchronization signal D (t) and the output signal D (t) operate in phase synchronization, the phase of the output signal D (t) relative to the reference signal D (t) is (2 ⁇ -t) (rad). roo offset changes.
  • n (t) has the same effect as long as the time average of one period is the same even if the data content and pattern period differ for each phase setting data.
  • the F-PLL synthesizer according to this embodiment does not depend on the frequency (f) of the output signal of the reference oscillator 1. Therefore, as shown in FIG. 6, even the frequency synthesizer 30 that can vary the frequency of the output signal has the same effect.
  • the frequency synthesizer 30 may be a combination of a PLL frequency synthesizer or a direct digital synthesizer.
  • the frequency / phase control circuit 21 operates in synchronization with the output signal of the variable frequency divider 5. Since the phase relationship between the output signal of the variable frequency divider 5 and the reference signal after the phase synchronization is established is constant, the frequency phase control circuit 21 is used as the reference for the reference oscillator (XO) 1. Even if it operates in synchronization with the signal, the same effect is obtained.
  • FIG. 7 is a diagram showing the configuration of the frequency / phase control circuit according to the second embodiment of the present invention.
  • FIG. 8 is a view showing an example of output data of the memory and the register with respect to the address of the frequency / phase control circuit according to the second embodiment of the present invention.
  • the configuration other than the frequency-phase control circuit is the same as that of the first embodiment.
  • the frequency / phase control circuit 21 is provided with a memory 22, a register 23, and a force S.
  • phase of the output signal of the F-PLL synthesizer 100 can be controlled by the pattern of the frequency division number control data n (t) of the variable frequency divider 5.
  • frequency division number control data n (t) of the variable frequency divider 5 In the second embodiment, one method of the frequency / phase control circuit 21 will be described.
  • the frequency / phase control circuit 21 shown in FIG. 7 includes the memory 22 and the register 23 as described above.
  • the memory 22 also inputs the setting data (N, K, ⁇ , 0) as an external force as the address of the memory 22 and outputs n (t) patterns n and (t) corresponding to the address to the register 23.
  • the register 23 holds the input n '(t) in the register 23, and the data held in synchronization with the output signal D (t) of the variable frequency divider 5 is variable. Output to divider 5 as n (t). The register 23 outputs the data at the last address, returns to the first address, and outputs the data repeatedly.
  • n (t) patterns corresponding to the setting data ( ⁇ , ⁇ , ⁇ , ⁇ ) are stored in the memory 22 in advance to generate an output signal of a desired frequency.
  • phase control is possible.
  • FIG. 9 is a diagram showing the configuration of the frequency / phase control circuit according to the third embodiment of the present invention.
  • FIG. 10 is a diagram showing an example of output data of the memory, the phase calculation circuit, and the register with respect to the address of the frequency phase control circuit according to the third embodiment of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • the frequency / phase control circuit 21 according to the third embodiment is provided with a memory 22, a phase calculation circuit 25, and a register 23.
  • n (t) pattern corresponding to the setting data ( ⁇ , ⁇ , ⁇ , ⁇ ) is stored in the memory 22 in advance in order to generate an output signal of a desired frequency and to enable phase control.
  • the capacity of the memory 22 increases as the resolution of the frequency and phase increases.
  • a method capable of reducing the capacity of the memory 22 as compared with the second embodiment will be described.
  • the frequency / phase control circuit 21 shown in FIG. 9 includes the memory 22, the phase calculation circuit 25, and the register 23 as described above.
  • the memory 22 inputs external force setting data (N, K, ⁇ ) as an address of the memory 22 and outputs n (t) patterns n and (t) corresponding to the address to the phase calculation circuit 25.
  • the phase calculation circuit 25 inputs setting data ( ⁇ ) from the outside and n (t) from the memory 22, and outputs n (t) corresponding to ⁇ to the register 23.
  • the register 23 holds the input n (t) in the register 23, and the data held in synchronization with the output signal D (t) of the variable divider 5 from the beginning of the register 23 address. Output to n as 5 (t).
  • the register 23 outputs the data at the last address, returns to the first address, and repeatedly outputs the data.
  • the phase calculation circuit 25 calculates the phase amount obtained by n '(t) using the equations (2) to (4). If the number of pattern data of n '(t) is M, calculate M times while changing the starting data to obtain the starting data n corresponding to ⁇ . Then, after changing the pattern of n ′ (t) to a pattern that also starts n force, it is output to the register 23 as n (t).
  • FIGS. 10A and 10B show an example of output data of the memory 22 with respect to the address, and output data of the phase calculation circuit 25 and the register 23.
  • Fig. 10 (a) since the memory 22 stores only n (t) patterns corresponding to the setting data (N, K, ⁇ ), the capacity of the memory 22 is increased even if the resolution of ⁇ is increased. Does not increase. That is, the capacity of the memory 22 of the frequency / phase control circuit 21 shown in the third embodiment can be reduced as compared with the second embodiment.
  • FIG. 11 is a diagram showing the configuration of the frequency / phase control circuit according to the fourth embodiment of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • a frequency / phase control circuit 21 shown in FIG. 11 includes a fractional control circuit 6, a phase calculation circuit 25, and a register 23.
  • the fractional control circuit 6 inputs setting data (N, K, ⁇ ) from the outside, and outputs an n (t) pattern n ′ (t) corresponding to the setting data to the phase calculation circuit 25.
  • the phase calculation circuit 25 receives setting data ( ⁇ ) and n ′ (t) from the fractional control circuit 6 from the outside, and outputs n (t) corresponding to ⁇ to the register 23.
  • the register 23 holds the input n (t) in the register 23 and the data held in synchronization with the output signal D (t) of the variable divider 5 from the beginning of the register 23 address. Output to n as 5 (t). Then, the register 23 outputs the data at the last address, returns to the first address, and outputs the data repeatedly.
  • n ′ (t) corresponding to the setting data (N, K, ⁇ ) is generated by the fractional control circuit 6 without using a memory. To do. As the frequency and phase resolution increases, the amount of computation of the phase computation circuit 25 increases, but the frequency and phase can be controlled.
  • FIG. 12 is a diagram showing the configuration of the frequency / phase control circuit according to the fifth embodiment of the present invention.
  • FIG. 13 is a timing chart showing the relationship between the reset signal (RST) and n (t) of the frequency phase control circuit according to Embodiment 5 of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • the frequency / phase control circuit 21 shown in FIG. 12 includes a fractional control circuit 6 and a reset circuit 29.
  • the reset circuit 29 inputs setting data ⁇ from the outside, and outputs a reset signal (RST) to the fractional control circuit 6 at a timing according to ⁇ .
  • the fractional control circuit 6 receives the reset signal (RST) from the reset circuit 29 and the setting data (N, K, ⁇ ) from the outside, and the output signal of the variable frequency divider 5 according to the timing of the reset signal. In synchronization with D (t), n (t) corresponding to the set data is output to the variable frequency divider 5.
  • FIGS. 13A and 13B show the relationship between the reset signal (RST) and n (t).
  • Fig. 13 (a) shows the case where n (t) at time T is set to 2
  • Fig. 13 (b) shows the case where n (t) at time T is set to 3.
  • fractional control circuit 6 after reset is a pattern in which 2, 3, 2, 3,. If n (t) starts at 2 at time T,
  • the phase of the output signal of the F-PLL synthesizer 100 can be controlled.
  • FIG. 14 is a diagram showing the configuration of the frequency / phase control circuit according to the sixth embodiment of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • the frequency / phase control circuit 21 shown in FIG. 14 includes a fractional control circuit 6, a control pattern generation circuit 31, and a synthesis circuit 32.
  • n (t) the pattern length X of n (t) is given by a function of K and M, and the longest is H ⁇ (H is a natural number).
  • H a natural number
  • ⁇ varies depending on the fractional control circuit 6, and ⁇ is 1 in the fractional control circuit 6 shown in FIG.
  • the phase resolution ⁇ of the output signal is 2 ⁇ • 360ZX (rad), so the desired ⁇ cannot be obtained with K and M. here Now, a method of frequency and phase control 21 that can obtain a desired ⁇ will be described.
  • the control pattern generation circuit 31 receives setting data ( ⁇ ) from the outside, and outputs a control pattern p (t) corresponding to ⁇ to the synthesis circuit 32.
  • the fractional control circuit 6 inputs setting data (N, K, ⁇ ) from the outside, and outputs a control pattern n ′ (t) corresponding to the setting data to the synthesis circuit 32.
  • the synthesis circuit 32 adds or subtracts p (t) and n '(t), and synchronizes with the output signal D (t) of the variable frequency divider 5 to vary the control pattern n (t) after synthesis. Output to divider 5
  • the pattern length ⁇ of n (t) after synthesis is the least common multiple of X and Y, and ⁇ 0 is 2 ⁇ ⁇ 360 / ⁇ (rad).
  • f f ⁇ (n + p) (in the case of n, (t) + p (t)) (6)
  • a control pattern generation circuit 31 and a synthesis circuit 32 are newly provided, so that the setting data (N, K, M) of the fractional control circuit 6 is related. Therefore, a desired ⁇ can be obtained.
  • FIG. 15 is a diagram showing the configuration of the frequency / phase control circuit according to the seventh embodiment of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • the frequency / phase control circuit 21 shown in FIG. 15 is equivalent to the frequency / phase control circuit 21 shown in FIG.
  • the frequency correction circuit 33 is added.
  • the frequency correction circuit 33 inputs the setting data (N, K, ⁇ ) and the setting data ( ⁇ ), and the setting data r ave that has been frequency corrected by f ⁇ ( ⁇ ).
  • the frequency-corrected setting data ( ⁇ ', K', M ') is set so as to satisfy the following calculation formula.
  • n' (t) is generated and synthesized with p (t) to obtain frequency-corrected n (t). It is done. As a result, the desired f and ⁇ can be controlled.
  • FIG. 16 is a diagram showing the configuration of the control pattern generation circuit of the frequency ′ phase control circuit according to Embodiment 7 of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • p (t) that is the output of the control pattern generation circuit 31 is combined with n ′ (t) that is the output of the fractional control circuit 6 to obtain a desired ⁇ I explained that ⁇ can be obtained.
  • n ′ (t) that is the output of the fractional control circuit 6
  • the control pattern generation circuit 31 shown in FIG. 16 also has the power of the memory 41 and the register 42.
  • the memory 41 inputs the setting data ( ⁇ ) as a memory address, and outputs a pattern p (t) corresponding to the address to the register 42.
  • the register 42 holds the input p (t) in the register 42, and outputs the held data in synchronization with the output signal D (t) of the variable frequency divider 5 to the synthesis circuit 32 as well. .
  • the register 42 outputs the data at the last address where the data is stored, then returns to the first address and outputs the data repeatedly.
  • FIG. 17 shows an example of output data of the memory 41 and output data of the register with respect to the address. An example is shown. As shown in Fig. 17, arbitrary phase control is possible by storing the p (t) pattern corresponding to ⁇ in memory.
  • FIG. 18 is a diagram showing a configuration of a control pattern generation circuit of the frequency / phase control circuit according to the ninth embodiment of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • the control pattern generation circuit 31 shown in FIG. 18 includes a fractional control circuit 43, a phase calculation circuit 44, and a register 42.
  • the fractional control circuit 43 inputs the setting data ( ⁇ ) and outputs data for one period of the control pattern p ′ (t) corresponding to ⁇ to the phase calculation circuit 44.
  • the phase calculation circuit 44 inputs ⁇ and '(t), and outputs p (t) corresponding to ⁇ to the register 42.
  • Register 42 holds the input p (t) in register 42, and outputs the data held in synchronization with the output signal D (t) of variable divider 5 to the synthesis circuit 32 as the initial force at the address of register 42. To do.
  • the register 42 outputs the data at the last address where the data is stored, then returns to the first address and repeatedly outputs the data.
  • the phase calculation circuit 44 calculates the phase amount obtained by p (t) using the equations (2) up to the force equation (4).
  • the number of data for one cycle of control pattern p '(t) is X
  • the calculation is performed X times while shifting the start data of p' (t) one by one, and p (t) corresponding to ⁇ is calculated. After obtaining, output to register 42.
  • the fractional control circuit 43 generates p ′ (t) corresponding to ⁇ . As the phase resolution increases, the amount of computation of the phase calculation circuit 44 increases, but the phase can be controlled without using a memory.
  • Example 10 A control pattern generation circuit of the frequency / phase control circuit according to the tenth embodiment of the present invention will be described with reference to FIG. 19 and FIG. FIG. 19 is a diagram showing the configuration of the control pattern generation circuit of the frequency ′ phase control circuit according to Embodiment 10 of the present invention.
  • the configuration other than the frequency / phase control circuit is the same as that of the first embodiment.
  • the technique of the control pattern generation circuit 31 using a register has been described.
  • the pattern of p (t) corresponding to ⁇ is temporarily stored in the register and output in synchronization with the clock signal.
  • the capacity of the register increases as the phase resolution increases.
  • one method of the control pattern generation circuit 31 without using a register will be described.
  • a control pattern generation circuit 31 shown in FIG. 19 includes a fractional control circuit 43 and a reset circuit 45.
  • the reset circuit 45 inputs ⁇ in synchronization with the clock signal, and outputs a reset signal (RST) to the fractional control circuit 43 at a timing according to ⁇ .
  • the fractional control circuit 43 inputs RST and ⁇ , and outputs p (t) to the synthesis circuit 32 in synchronization with the output signal D (t) of the variable frequency divider 5 according to the timing of RST.
  • FIG. 20 shows the relationship between the reset signal (RST) and p (t).
  • FIG. 20 (a) shows the case where p (t) at time T is set to 2
  • FIG. 20 (b) shows the case where p (t) at time T is set to 3.
  • the fractional control circuit 43 after reset is a pattern in which 2, 3, 2, 3,. If p (t) starts at 2 at time T, RS at the timing of T
  • T is input to the fractional control circuit 43.
  • RST is input to the fractional control circuit 43 one clock earlier than T.
  • FIG. 21 is a diagram showing a configuration of a phase shift circuit with a frequency change according to Embodiment 11 of the present invention.
  • the phase shift circuit 200 with frequency conversion according to the eleventh embodiment is provided with an F-PLL synthesizer 100, a frequency conversion circuit 26, and a band pass filter 27.
  • Embodiment 11 a method for realizing the phase shift circuit 200 with the frequency variation capability using the F-PLL synthesizer 100 shown in Embodiments 1 to 10 will be described. .
  • the phase shift circuit 200 with a frequency conversion function shown in FIG. 21 includes the F-PLL synthesizer 100, the frequency conversion circuit 26, and the band pass filter 27 as described above.
  • F—PLL synthesizer 100 receives setting data (N, K, ⁇ , 0) from the outside, and outputs an output signal (frequency f.) To the LO terminal of frequency conversion circuit 26.
  • the frequency conversion circuit 26 has an external signal (frequency f) and an F—PLL synthesizer 100 if
  • the band pass filter 27 receives the output signal of the frequency conversion circuit 26, suppresses unnecessary frequency components, and outputs a desired frequency component to the outside.
  • ⁇ is the initial phase of D (t) and ⁇ is the phase of D (t).
  • the frequency conversion circuit 26 is an ideal multiplier.
  • Equation (12) the output signal D (t) of the phase shift circuit 200 with frequency change is given by Equation (13) below.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　基準信号を生成する基準発振器と、高周波信号を発生する電圧制御発振器と、前記高周波信号を周波数分周して同期信号を出力する可変分周器と、前記基準信号と前記同期信号を比較して位相比較信号を出力する位相比較器と、前記位相比較信号に基づいて前記電圧制御発振器の制御信号を出力するループフィルタとを設け、さらに、外部から入力された、出力周波数を与える設定データ及び前記基準信号に対して位相を与える設定データに基づいて、前記同期信号、前記基準信号のいずれか一方に同期して分周数制御データを生成して前記可変分周器へ出力する周波数・位相制御回路を設けた。

Description

明 細 書
フラクショナルー N方式の位相同期ループ形周波数シンセサイザ及び周 波数変換機能付き移相回路
技術分野
[0001] この発明は、無線通信装置などに用いられる出力信号の位相可変機能を有するフ ラタショナルー N方式の位相同期ループ形周波数シンセサイザ (以下、場合によって 、 F PLLシンセサイザと略称する）及びこの F— PLLシンセサイザを有する周波数 変 能付き移相回路に関するものである。
背景技術
[0002] 従来の F—PLLシンセサイザについて図 22及び図 23を参照しながら説明する（例 えば、特許文献 1及び非特許文献 1参照)。図 22は、従来の F— PLLシンセサイザの 構成を示す図である。また、図 23は、図 22のフラクショナル制御回路の構成を示す 図である。
[0003] 図 22において、従来の F PLLシンセサイザは、基準信号 Dr (t)を生成する基準 発振器 (ΧΟ) 1と、高周波信号 D (t)を発生する電圧制御発振器 (VCO) 4と、高周 波信号より同期信号 D (t)を生成する帰還回路 5、 6と、基準信号と同期信号を入力 とする位相比較器 (PD) 2と、位相比較器 2の出力である位相比較信号 D (t)を入力
e
とし、電圧制御発振器 4の制御信号 D (t)を出力するループフィルタ (LF) 3とから構
t
成される。
[0004] また、帰還回路は、高周波信号を周波数分周し、同期信号を出力する可変分周器
(FD) 5と、同期信号に同期して外部からの設定データ N、 K、 Μに応じた分周器の 制御信号を可変分周器 5へ出力するフラクショナル制御回路 6とから構成されている 。このフラクショナル制御回路 6は、図 23に示すように、加算回路 11 (l la、 l lb、 11 c)と、遅延回路 12 (12a、 12b)と、 1ビット量子化回路 13と、乗算回路 14とから構成 される。
[0005] F— PLLシンセサイザでは、分周数の制御信号は、周期性を有し、かつ時間変動し ており、 1周期内の制御信号の時間平均 n は（Ν+ΚΖΜ)で与えられる。従って、 F PLLシンセサイザの出力周波数 f。は、次の式（1)となる。
[0006] f =f ·η =f · (N+K/M) (1)
o r ave r
ここで、 ま位相比較周波数、 Nは可変分周器 5の分周数の整数部、 KZMは可変 分周器 5の分周数の分数部である (例えば、非特許文献 1参照)。
[0007] 特許文献 1：特表平 05— 500894公報
非特許文献 1 :T. A. D. Rileyゝ " Delta— Sigma Modulation in Fractional - N Frequency Synthesis IEEE Journal of Solid State Circuits ^ Vol . 28、 No. 5、 MAY. 1993、 pp. 553〜559
発明の開示
発明が解決しょうとする課題
[0008] 上述したような従来の F— PLLシンセサイザでは、外部からの設定データ N、 K、 Μ により出力周波数は制御可能である。しかし、基準信号に対する出力信号の位相に っ 、ては設定する手段がな 、ため、制御を行うことができな 、と 、う問題点があった。
[0009] この発明は、上述のような課題を解決するためになされたもので、その目的は、出 力信号の位相制御を行うことができるフラクショナルー Ν方式の位相同期ループ形周 波数シンセサイザ及び周波数変換機能付き移相回路を得るものである。
課題を解決するための手段
[0010] この発明に係るフラクショナルー Ν方式の位相同期ループ形周波数シンセサイザ は、基準信号を生成する基準発振器と、高周波信号を発生する電圧制御発振器と、 前記高周波信号を周波数分周して同期信号を出力する可変分周器と、前記基準信 号と前記同期信号を比較して位相比較信号を出力する位相比較器と、前記位相比 較信号に基づいて前記電圧制御発振器の制御信号を出力するループフィルタとを 設け、さらに、第 1の設定データ及び第 2の設定データに基づいて、前記同期信号、 前記基準信号のいずれか一方に同期して分周数制御データを生成して前記可変分 周器へ出力する周波数'位相制御回路を設けたものである。
発明の効果
[0011] この発明に係るフラクショナルー Ν方式の位相同期ループ形周波数シンセサイザ は、出力信号の位相制御を行うことができるという効果を奏する。
図面の簡単な説明
圆 1]この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数 シンセサイザの構成を示す図である。
圆 2]この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数 シンセサイザの制御開始直後及び位相同期確立後の時間波形を示すタイミングチヤ ートである。
圆 3]この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数 シンセサイザの制御開始直後及び位相同期確立後の時間波形を示すタイミングチヤ ートである。
[図 4]この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数 シンセサイザの位相同期確立後の出力信号の時間波形を示すタイミングチャートで ある。
[図 5]この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数 シンセサイザの基準信号に対する出力信号の位相量を示すタイミングチャートである
[図 6]この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数 シンセサイザの他の構成を示す図である。
圆 7]この発明の実施例 2に係る周波数'位相制御回路の構成を示す図である。
[図 8]この発明の実施例 2に係る周波数'位相制御回路のアドレスに対するメモリ及び レジスタの出力データの一例を示す図である。
圆 9]この発明の実施例 3に係る周波数'位相制御回路の構成を示す図である。
[図 10]この発明の実施例 3に係る周波数'位相制御回路のアドレスに対するメモリ、 位相演算回路及びレジスタの出力データの一例を示す図である。
圆 11]この発明の実施例 4に係る周波数'位相制御回路の構成を示す図である。 圆 12]この発明の実施例 5に係る周波数'位相制御回路の構成を示す図である。 圆 13]この発明の実施例 5に係る周波数'位相制御回路のリセット信号 (RST)と n (t) の関係を示すタイミングチャートである。 [図 14]この発明の実施例 6に係る周波数'位相制御回路の構成を示す図である。
[図 15]この発明の実施例 7に係る周波数'位相制御回路の構成を示す図である。
[図 16]この発明の実施例 8に係る周波数'位相制御回路の制御パターン生成回路の 構成を示す図である。
[図 17]図 16の制御パターン生成回路のメモリの構成を示す図である。
[図 18]この発明の実施例 9に係る周波数'位相制御回路の制御パターン生成回路の 構成を示す図である。
[図 19]この発明の実施例 10に係る周波数'位相制御回路の制御パターン生成回路 の構成を示す図である。
[図 20]この発明の実施例 10に係る周波数'位相制御回路のリセット信号 (RST) tp (t )の関係を示すタイミングチャートである。
[図 21]この発明の実施例 11に係る周波数変換機能付き移相回路の構成を示す図で ある。
[図 22]従来の F— PLLシンセサイザの構成を示す図である。
[図 23]図 22のフラクショナル制御回路の構成を示す図である。
発明を実施するための最良の形態
[0013] この発明の実施例 1〜実施例 11につ 、て以下説明する。
実施例 1
[0014] この発明の実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数シン セサイザについて図 1から図 6までを参照しながら説明する。図 1は、この発明の実施 例 1に係るフラクショナルー N方式の位相同期ループ形周波数シンセサイザの構成 を示す図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
[0015] 図 1において、この実施例 1に係る F— PLLシンセサイザ 100は、 F— PLLシンセサ ィザの出力信号の周波数および位相を制御する周波数'位相制御回路 21と、基準 信号を生成する基準発振器 (XO) 1と、高周波信号を発生する電圧制御発振器 (VC 0) 4と、可変分周器 (FD) 5と、基準信号と同期信号を入力する位相比較器 (PD) 2 と、位相比較器 2の出力である位相比較信号を入力とし、電圧制御発振器 4の制御 信号を出力するループフィルタ (LF) 3とが設けられて 、る。 [0016] つぎに、この実施例 1に係るフラクショナルー N方式の位相同期ループ形周波数シ ンセサイザの動作について図面を参照しながら説明する。
[0017] 図 2及び図 3は、この発明の実施例 1に係るフラクショナルー N方式の位相同期ル ープ形周波数シンセサイザの制御開始直後及び位相同期確立後の時間波形を示 すタイミングチャートである。また、図 4は、この発明の実施例 1に係るフラクショナル N方式の位相同期ループ形周波数シンセサイザの位相同期確立後の出力信号の 時間波形を示すタイミングチャートである。図 5は、この発明の実施例 1に係るフラクシ ョナルー N方式の位相同期ループ形周波数シンセサイザの基準信号に対する出力 信号の位相量を示すタイミングチャートである。さら〖こ、図 6は、この発明の実施例 1に 係るフラクショナルー N方式の位相同期ループ形周波数シンセサイザの他の構成を 示す図である。
[0018] F— PLLシンセサイザ 100の出力周波数を与える設定データ N、 K、 Μおよび基準 信号に対する位相を与える設定データ Θは、予め外部から入力される。周波数'位 相制御回路 21は、可変分周器 5の出力信号に同期して、外部から設定データ (Ν、 Κ、 Μ、 θ )を入力し、設定データに対応した可変分周器 5の分周数制御データ n(t) を可変分周器 5に出力する。
[0019] 可変分周器 5は、電圧制御発振器 4の出力信号を入力し、設定した分周数制御デ ータ n(t)に応じて周波数分周した信号を同期信号として位相比較器 2に、クロック信 号として周波数'位相制御回路 21にそれぞれ出力する。
[0020] 位相比較器 2は、可変分周器 5の出力信号（同期信号)および基準発振器 1の出力 信号 (基準信号)を入力し、位相比較信号をループフィルタ 3に出力する。ループフィ ルタ 3は、位相比較器 2の位相比較信号を入力し、平滑した位相比較信号を電圧制 御発振器 4に出力する。電圧制御発振器 4では、基準信号と同期信号の周波数が等 しくなるように動作し、高周波信号を F—PLLシンセサイザ 100の外部および可変分 周器 5にそれぞれ出力する。
[0021] ここで、周波数'位相制御回路 21の動作を説明する。周波数'位相制御回路 21で は、設定データ N、 K、 Μより、 n (t)の 1周期の時間平均 η 力 (Ν +ΚΖΜ)となる η( ave
t)のパターンを得る。ここでは、 N = 2、K= 1、 M = 2とし、 n(t)は、 2、 3、 2、 3、 · · ·と 2と 3を繰り返すパターンと仮定する。
[0022] 図 2に、時間（t) =0における n (t)のスタートデータが 2の場合の時間波形を示す。
図 2 (a)に示すように、制御開始直後では、位相比較器 2の位相比較信号 D (t)は正 e の振幅のパルスしかないため、ループフィルタ 3の出力信号 D (t)は正の電圧となる。
t
ループフィルタ 3の DC利得が十分高い場合、 D (t)がほぼ 0となるように F— PLLシ t
ンセサイザ 100は、動作し、位相同期を確立する。
[0023] 図 3に、時間（t) =0における n (t)のスタートデータが 3の場合の時間波形を示す。
図 3 (a)に示すように、制御開始直後では、位相比較器 2の位相比較信号 D (t)は負 e の振幅のパルスしかないため、ループフィルタ 3の出力信号 D (t)は負の電圧となる。
t
ループフィルタ 3の DC利得が十分高い場合、 D (t)がほぼ 0となるように F— PLLシ t
ンセサイザ 100は、動作し、位相同期を確立する。
[0024] 制御開始前の電圧制御発振器 4のフリーランニング周波数が同じとすると、 n (t)の スタートデータによらず、位相同期を確立する時間が同じとなる。図 4に、位相同期確 立後の時間 Tにおける基準信号 D (t)に対する出力信号 D (t)の時間波形を示す。 図 4では、図 2 (b)と図 3 (b)の位相同期確立後の時間波形の比較を行っている。図 4 より、時間 Tにおける出力信号 D (t)の位相が異なっていることが分かる。すなわち、 n (t)のスタートデータを制御することで、 F— PLLシンセサイザ 100の出力信号の位 相を制御できる。
[0025] ここで、基準信号!^ (t)に対する出力信号 D (t)の位相量について図 5を参照しな 力 説明する。ここでは、基準信号 D (t)と同期信号 D (t)が同時に立ち上がった場 合の位相比較信号 D (t)の矩形波の幅の合計値を求め、この合計値から位相量を e
計算する。 n (t)のパターンを n、 n、 n、 · · ·とし、 1周期で M個分データがあるとする
1 2 3
。基準信号 D (t)と同期信号 D (t)の立ち上がり時間から位相比較信号 D (t)はもと まる。今回の説明では、基準信号 D (t)が同期信号 D (t)より早く立ち上がる場合に は、位相比較信号 D (t)は負の矩形波、逆の場合には、位相比較信号 D (t)は正の e e 矩形波となる。なお、基準信号 D (t)と同期信号 D (t)が同時に立ち上がる場合、幅 0の矩形波となる。 n (t)のパターンデータ n後の矩形波の幅 A tは、次の式（2)となる [0026] At = (n H hn)/f -i-n /f (2)
i 1 i o ave o
[0027] 式（2)より、 M個分の Atの合計値 At は、次の式（3)となる。
sum
[0028] At = At H h At
sum 1
= (Μ·η + (Μ-1)·η H n )/f 0· 5Μ·(Μ+1)·η /ί
1 2 o ave o
(3)
[0029] 位相同期を確立するには、 At 力 電圧制御発振器 4の所望の制御電圧となる Δ sum
tに収束する必要がある。一般的に、ループフィルタ 3の DC利得は十分高いため、 Atはほぼ 0となる。 At を 0にするためには、各矩形波の幅を t 分ずらす必要が
X sum offset
ある。この t は、次の式 (4)で与えられる。
offset
[0030] t =- At /M (4)
offset sum
[0031] 基準信号 D (t)に対して同期信号 D (t)を t 分ずらすことで At は 0に収束し、 r V offset sum
位相同期が確立される。同期信号 D (t)と出力信号 D (t)は位相同期して動作して いるので、基準信号 D (t)に対する出力信号 D (t)の位相は、 (2πί -t ) (rad)分 r o o offset 変化する。
[0032] ここでは、 n が 2.5となる n(t)のパターンを 2と 3を繰り返すものと仮定し、説明を ave
行った。式（1)から式 (4)より、 n が同一となる n(t)の別データパターン (例えば、 1 ave
、 4、 2、 3、 1、 4、 2、 3、 · · ·と 1、 4、 2と 3を繰り返す)であっても所望の出力周波数 (f )を得ることができ、かつ出力信号の位相を制御できる。すなわち、 n(t)は、位相設 定データ毎にデータの内容とパターン周期が異なっていても、 1周期の時間平均が 同じであれば、同様の効果を奏する。
[0033] 式（2)から式 (4)より、この実施例に係る F—PLLシンセサイザは、基準発振器 1の 出力信号の周波数 (f)に依存しない。よって、図 6に示すように、出力する信号の周 波数を可変できる周波数シンセサイザ 30であっても同様の効果を奏する。周波数シ ンセサイザ 30は、 PLL周波数シンセサイザや直接デジタルシンセサイザなどを組み 合わせたものでも良い。
[0034] なお、上記の説明では、周波数'位相制御回路 21は、可変分周器 5の出力信号に 同期して動作している。位相同期確立後の可変分周器 5の出力信号と基準信号の位 相関係は一定となるため、周波数'位相制御回路 21は、基準発振器 (XO) 1の基準 信号に同期して動作しても、同様の効果を奏する。
実施例 2
[0035] この発明の実施例 2に係る周波数'位相制御回路について図 7及び図 8を参照しな 力 説明する。図 7は、この発明の実施例 2に係る周波数'位相制御回路の構成を示 す図である。また、図 8は、この発明の実施例 2に係る周波数'位相制御回路のァドレ スに対するメモリ及びレジスタの出力データの一例を示す図である。なお、周波数- 位相制御回路以外の構成は、上記実施例 1と同様である。
[0036] 図 7において、この実施例 2に係る周波数 ·位相制御回路 21は、メモリ 22と、レジス タ 23と力 S設けられている。
[0037] 上記の実施例 1では、可変分周器 5の分周数制御データ n(t)のパターンによって、 F— PLLシンセサイザ 100の出力信号の位相を制御できることを説明した。この実施 例 2では、周波数'位相制御回路 21の一手法について説明する。
[0038] 図 7に示す周波数'位相制御回路 21は、上述したようにメモリ 22とレジスタ 23とから なる。メモリ 22は、外部力も設定データ（N、 K、 Μ、 0 )をメモリ 22のアドレスとして入 力し、アドレスに応じた n(t)のパターン n，（t)をレジスタ 23に出力する。
[0039] レジスタ 23は、入力した n' (t)をレジスタ 23内に保持し、可変分周器 5の出力信号 D (t)に同期して保持したデータをレジスタ 23の番地の最初力 可変分周器 5に n(t )として出力する。そして、レジスタ 23では、最後の番地のデータを出力した後、最初 の番地に戻り、繰り返しデータを出力する。
[0040] 図 8に示すように、設定データ（Ν、 Κ、 Μ、 Θ )に対応した n (t)のパターンをメモリ 2 2にあらかじめ保存しておくことにより、所望周波数の出力信号を生成するとともに、 位相制御が可能となる。
実施例 3
[0041] この発明の実施例 3に係る周波数'位相制御回路について図 9及び図 10を参照し ながら説明する。図 9は、この発明の実施例 3に係る周波数'位相制御回路の構成を 示す図である。また、図 10は、この発明の実施例 3に係る周波数'位相制御回路のァ ドレスに対するメモリ、位相演算回路及びレジスタの出力データの一例を示す図であ る。なお、周波数 ·位相制御回路以外の構成は、上記実施例 1と同様である。 [0042] 図 9において、この実施例 3に係る周波数'位相制御回路 21は、メモリ 22と、位相 演算回路 25と、レジスタ 23とが設けられている。
[0043] 上記の実施例 2では、周波数'位相制御回路 21の一手法について説明した。所望 周波数の出力信号を生成するとともに、位相制御が可能となるために、設定データ（ Ν、 Κ、 Μ、 Θ )に対応した n(t)のパターンをメモリ 22にあらかじめ保存しておく。しか し、周波数および位相の分解能が高まるとともに、メモリ 22の容量が増加する問題が ある。この実施例 3では、上記の実施例 2よりも、メモリ 22の容量を低減できる一手法 について説明する。
[0044] 図 9に示す周波数 ·位相制御回路 21は、上述したように、メモリ 22、位相演算回路 25とレジスタ 23と力らなる。メモリ 22は、外部力ら設定データ（N、 K、 Μ)をメモリ 22 のアドレスとして入力し、アドレスに応じた n(t)のパターン n，（t)を位相演算回路 25 に出力する。
[0045] 位相演算回路 25は、外部から設定データ（ Θ )と、メモリ 22から n (t)を入力し、 Θ に対応する n(t)をレジスタ 23に出力する。レジスタ 23は、入力した n (t)をレジスタ 2 3内に保持し、可変分周器 5の出力信号 D (t)に同期して保持したデータをレジスタ 23の番地の最初から可変分周器 5に n(t)として出力する。そして、レジスタ 23では、 最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。
[0046] 位相演算回路 25では、式（2)から式 (4)までを用いて、 n' (t)で求まる位相量を計 算する。 n' (t)のパターンデータ数が M個の場合、スタートするデータを変えつつ M 回計算を行い、 Θに対応するスタートデータ nを求める。そして、 n' (t)のパターンを n力も始まるパターンに変更したうえで、 n (t)として、レジスタ 23に出力する。
[0047] 図 10 (a)及び (b)に、アドレスに対するメモリ 22の出力データと、位相演算回路 25 およびレジスタ 23の出力データの一例を示す。図 10 (a)に示すように、メモリ 22には 、設定データ (N、 K、 Μ)に対応した n (t)のパターンしか保存しないため、 Θの分解 能が高まってもメモリ 22の容量が増加しない。すなわち、この実施例 3に示す周波数 •位相制御回路 21のメモリ 22は、上記の実施例 2より容量を低減できる。
実施例 4
[0048] この発明の実施例 4に係る周波数'位相制御回路について図 11を参照しながら説 明する。図 11は、この発明の実施例 4に係る周波数'位相制御回路の構成を示す図 である。なお、周波数 ·位相制御回路以外の構成は、上記実施例 1と同様である。
[0049] 上記の実施例 2及び実施例 3では、周波数'位相制御回路 21の一手法について説 明した。これらの手法では、周波数および位相の分解能が高まるとともに、メモリ 22の 容量が増加する問題がある。この実施例 4では、メモリを用いずに、出力信号の周波 数および位相を制御する一手法について説明する。
[0050] 図 11に示す周波数'位相制御回路 21は、フラクショナル制御回路 6と、位相演算 回路 25と、レジスタ 23とからなる。フラクショナル制御回路 6は、外部から設定データ (N、 K、 Μ)を入力し、設定データに応じた n(t)のパターン n' (t)を位相演算回路 25 に出力する。
[0051] 位相演算回路 25は、外部から設定データ（ Θ )とフラクショナル制御回路 6から n' (t )を入力し、 Θに対応する n (t)をレジスタ 23に出力する。レジスタ 23は、入力した n (t )をレジスタ 23内に保持し、可変分周器 5の出力信号 D (t)に同期して保持したデー タをレジスタ 23の番地の最初から可変分周器 5に n(t)として出力する。そして、レジ スタ 23では、最後の番地のデータを出力した後、最初の番地に戻り、繰り返しデータ を出力する。
[0052] この実施例 4で示す周波数'位相制御回路 21では、設定データ (N、 K、 Μ)に対応 した n' (t)のパターンを、メモリを使用せずにフラクショナル制御回路 6により生成する 。周波数および位相の分解能が高まると、位相演算回路 25の演算量は増加するが、 周波数および位相は制御できる。
実施例 5
[0053] この発明の実施例 5に係る周波数'位相制御回路について図 12及び図 13を参照 しながら説明する。図 12は、この発明の実施例 5に係る周波数'位相制御回路の構 成を示す図である。また、図 13は、この発明の実施例 5に係る周波数'位相制御回路 のリセット信号 (RST)と n (t)の関係を示すタイミングチャートである。なお、周波数' 位相制御回路以外の構成は、上記実施例 1と同様である。
[0054] 上記の実施例 2から実施例 4まででは、周波数'位相制御回路 21の一手法につい て説明した。この実施例 5では、出力信号の周波数および位相を制御する別の一手 法について説明する。
[0055] 図 12に示す周波数'位相制御回路 21は、フラクショナル制御回路 6と、リセット回路 29とからなる。リセット回路 29は、外部から設定データ Θを入力し、 Θに応じたタイミ ングでリセット信号 (RST)をフラクショナル制御回路 6に出力する。
[0056] フラクショナル制御回路 6は、リセット回路 29からリセット信号 (RST)、外部から設定 データ (N、 K、 Μ)を入力し、リセット信号のタイミングに応じて、可変分周器 5の出力 信号 D (t)に同期して、設定データに応じた n(t)を可変分周器 5に出力する。
[0057] 図 13 (a)及び (b)に、リセット信号 (RST)と n (t)の関係を示す。図 13 (a)は、時間 T 時の n (t)を 2とする場合を示し、図 13 (b)は、時間 T時の n (t)を 3とする場合を示す
1 1
。ここでは、リセット後のフラクショナル制御回路 6は、 2、 3、 2、 3、 · · ·と 2と 3を繰り返 すパターンと仮定する。時間 Tにおいて、 n(t)を 2から開始する場合、 Tの直前でリ
1 1 セット信号 (RST)をフラクショナル制御回路 6に入力する。一方、時間 Tにおいて、 n
1
(t)を 3から開始する場合、 n (t)が 2となる時間分早めにリセット信号 (RST)をフラク ショナル制御回路 6に入力する。その結果、時間 Tより前にフラクショナル制御回路 6
1
が動作を開始し、時間 Tにおいて n (t)は 3となる。
1
[0058] フラクショナル制御回路 6のリセットのタイミングを制御することで、 F— PLLシンセサ ィザ 100の出力信号の位相を制御することが可能となる。
実施例 6
[0059] この発明の実施例 6に係る周波数'位相制御回路について図 14を参照しながら説 明する。図 14は、この発明の実施例 6に係る周波数'位相制御回路の構成を示す図 である。なお、周波数 ·位相制御回路以外の構成は、上記実施例 1と同様である。
[0060] 図 14に示す周波数'位相制御回路 21は、フラクショナル制御回路 6と、制御パター ン生成回路 31と、合成回路 32とから構成される。
[0061] 上記の実施例 4及び実施例 5では、フラクショナル制御回路 6を用いて n (t)を生成 する手法について説明した。 n(t)のパターン長 Xは、 Kと Mの関数で与えられ、最長 はひ ·Μ (ひは自然数）となる。 αはフラクショナル制御回路 6によって異なり、図 23に 示すフラクショナル制御回路 6では αは 1である。出力信号の位相分解能 Δ Θは 2 π •360ZX(rad)となるため、 Kと Mによっては所望の Δ Θを得ることができない。ここ では、所望の Δ Θを得られる周波数'位相制御 21の一手法について述べる。
[0062] 制御パターン生成回路 31は、外部から設定データ（ Θ )を入力し、 Θに応じた制御 ノターン p (t)を合成回路 32に出力する。フラクショナル制御回路 6は、外部から設定 データ (N、 K、 Μ)を入力し、設定データに応じた制御パターン n' (t)を合成回路 32 に出力する。合成回路 32では、 p (t)と n' (t)を加算または減算し、可変分周器 5の 出力信号 D (t)に同期して、合成後の制御パターン n (t)を可変分周器 5に出力する
[0063] p (t)のパターン長を Yとすると、 Xによらず所望の Δ Θが得られる Yは次式を満足 する必要がある。
[0064] Υ≥ΐηί (2 π - 360/ Δ Θ ) (5)
[0065] 合成後の n (t)のパターン長 Ζは、 Xと Yの最小公倍数となり、 Δ 0は 2 π · 360/Ζ ( rad)となる。式（5)を満足する Yの p (t)と n' (t)を合成することで、 Zは Xより十分長く なり、所望の Δ Θを得ることができる。
[0066] なお、合成後の n (t)を用いた場合の F— PLLシンセサイザの出力周波数 f は次式 で与えられる。式（6)と（7)において、 p は p (t)の時間平均値である。
ave
[0067] f =f · (n +p ) (n，（t) +p (t)の場合） （6)
o r ave ave
f =f · (n p ) ( （1 — (1 の場合） （7)
o r ave ave
[0068] この実施例 6で示す周波数'位相制御回路 21では、制御パターン生成回路 31及 び合成回路 32を新たに設けることで、フラクショナル制御回路 6の設定データ (N、 K 、 M)に関わらず、所望の Δ Θを得ることができる。
実施例 7
[0069] この発明の実施例 7に係る周波数'位相制御回路について図 15を参照しながら説 明する。図 15は、この発明の実施例 7に係る周波数'位相制御回路の構成を示す図 である。なお、周波数 ·位相制御回路以外の構成は、上記実施例 1と同様である。
[0070] 式 (6)と（7)より、合成した n (t)を用いることで、 F—PLLシンセサイザの出力周波 数 f は式（1)と比較して、 f · (p )分ずれた値となる。ここでは、制御パターンの合成
0 r ave
に伴う周波数ずれを補正する一手法にっ 、て説明する。
[0071] 図 15に示す周波数 ·位相制御回路 21は、図 14に示す周波数 ·位相制御回路 21 に対して、周波数補正回路 33を付け加えた構成である。周波数補正回路 33は、設 定データ (N、 K、 Μ)と設定データ（ Θ )を入力し、 f · (ρ )分周波数補正した設定デ r ave
ータ (Ν'、 K'、 M' )をフラクショナル制御回路 6に出力する。
[0072] 周波数補正した設定データ (Ν'、 K'、 M' )は、次の計算式を満足するように設定 する。
[0073] Ν' +Κ' /Μ' =Ν+Κ/Μ-ρ (η' (t) +p (t)の場合）
ave
(8)
Ν' +Κ' /Μ' =N+K/M+p (n，（t) p (t)の場合）
ave
(9)
[0074] 周波数補正した設定データ (N'、 K'、 Μ' )を用いて n' (t)を生成し、 p (t)と合成す ることで、周波数補正した n (t)が得られる。その結果、所望の f と Δ Θが制御可能と なる。
実施例 8
[0075] この発明の実施例 8に係る周波数'位相制御回路の制御パターン生成回路につい て図 16及び図 17を参照しながら説明する。図 16は、この発明の実施例 7に係る周 波数'位相制御回路の制御パターン生成回路の構成を示す図である。なお、周波数 •位相制御回路以外の構成は、上記実施例 1と同様である。
[0076] 上記の実施例 6及び実施例 7では、制御パターン生成回路 31の出力である p (t)を フラクショナル制御回路 6の出力である n' (t)と合成することで、所望の Δ Θが得られ ることを説明した。この実施例 8では、制御パターン生成回路 31の一手法について 説明する。
[0077] 図 16に示す制御パターン生成回路 31は、メモリ 41と、レジスタ 42と力もなる。メモリ 41は、設定データ（ Θ )をメモリのアドレスとして入力し、アドレスに応じたパターン p (t )をレジスタ 42に出力する。レジスタ 42は、入力した p (t)をレジスタ 42内に保持し、 可変分周器 5の出力信号 D (t)に同期して保持したデータをレジスタの番地の最初 力も合成回路 32に出力する。そして、レジスタ 42ではデータが保存されている最後 の番地のデータを出力した後、最初の番地に戻り、繰り返しデータを出力する。
[0078] 図 17に、アドレスに対するメモリ 41の出力データおよびレジスタの出力データの一 例を示す。図 17に示すように、 Θに対応した p (t)のパターンをメモリにあら力じめ保 存しておくことにより、任意の位相制御が可能となる。
実施例 9
[0079] この発明の実施例 9に係る周波数'位相制御回路の制御パターン生成回路につい て図 18を参照しながら説明する。図 18は、この発明の実施例 9に係る周波数'位相 制御回路の制御パターン生成回路の構成を示す図である。なお、周波数'位相制御 回路以外の構成は、上記実施例 1と同様である。
[0080] 上記の実施例 8では、制御パターン生成回路 31の一手法について述べた。設定 データ（ Θ )に対応した p (t)のパターンをメモリ 41にあら力じめ保存しておくが、 Δ Θ が高まるとともに、 Θに対応する p (t)のパターン長が長くなるため、メモリ 41の容量が 増加する問題がある。ここでは、メモリ 41を用いない制御パターン生成回路 31の一 手法について説明する。
[0081] 図 18に示す制御パターン生成回路 31は、フラクショナル制御回路 43と、位相演算 回路 44と、レジスタ 42とからなる。フラクショナル制御回 43は、設定データ（ Θ )を入 力し、 Θに応じた制御パターン p' (t)の 1周期分のデータを位相演算回路 44に出力 する。位相演算回路 44は、 Θと '（t)を入力し、 Θに対応する p (t)をレジスタ 42に出 力する。レジスタ 42は、入力した p (t)をレジスタ 42内に保持し、可変分周器 5の出力 信号 D (t)に同期して保持したデータをレジスタ 42の番地の最初力も合成回路 32に 出力する。そして、レジスタ 42ではデータが保存されている最後の番地のデータを出 力した後、最初の番地に戻り、繰り返しデータを出力する。
[0082] 位相演算回路 44では、式 (2)力 式 (4)までを用いて p (t)で求まる位相量を計算 する。制御パターン p' (t)の 1周期分のデータ数が X個の場合、 p' (t)の開始データ を 1データずつシフトしつつ X回計算を行い、 Θに対応する p (t)を求めた上で、レジ スタ 42に出力する。
[0083] この実施例 9で示す制御パターン生成回路 31では、 Θに対応した p' (t)をフラクシ ョナル制御回路 43により生成する。位相の分解能が高まると、位相演算回路 44の演 算量は増加するが、メモリを使用せずに位相を制御することができる。
実施例 10 [0084] この発明の実施例 10に係る周波数'位相制御回路の制御パターン生成回路につ いて図 19及び図 20を参照しながら説明する。図 19は、この発明の実施例 10に係る 周波数'位相制御回路の制御パターン生成回路の構成を示す図である。なお、周波 数 ·位相制御回路以外の構成は、上記実施例 1と同様である。
[0085] 上記の実施例 8及び実施例 9では、レジスタを用いた制御パターン生成回路 31の 手法について述べた。 Θに対応した p (t)のパターンをレジスタに一時保存しておき、 クロック信号に同期して出力する。しかし、位相の分解能が高まるとともに、レジスタの 容量が増加する問題がある。ここでは、レジスタを用いない制御パターン生成回路 3 1の一手法について説明する。
[0086] 図 19に示す制御パターン生成回路 31は、フラクショナル制御回路 43と、リセット回 路 45と力らなる。リセット回路 45は、クロック信号に同期して、 Θを入力し、 Θに応じ たタイミングでリセット信号 (RST)をフラクショナル制御回路 43に出力する。フラクショ ナル制御回路 43は、 RSTと Θを入力し、 RSTのタイミングに応じて、可変分周器 5の 出力信号 D (t)に同期して、 p (t)を合成回路 32に出力する。
[0087] 図 20は、リセット信号 (RST)と p (t)の関係を示す。図 20 (a)は、時間 T時の p (t)を 2とする場合を示し、図 20 (b)は、時間 T時の p (t)を 3とする場合を示す。ここでは、 リセット後のフラクショナル制御回路 43は、 2、 3、 2、 3、 . . .と、 2と 3を繰り返すパタ ーンと仮定する。時間 Tにおいて、 p (t)を 2から開始する場合、 Tのタイミングで RS
1 1
Tをフラクショナル制御回路 43に入力する。一方、 Tにおいて、 p (t)を 3から開始す る場合、 Tに対して 1クロック分早く RSTをフラクショナル制御回路 43に入力する。 T
1 1 に対して 1クロック分早い時間において、 p (t)は 2が出力される。結果、 Tにおいて p (
1
t)は 3となる。このようにフラクショナル制御回路のリセットのタイミングを変更すること で、レジスタを用いずに、フラクショナル制御回路から出力する p (t)を制御することが 可能となる。
実施例 11
[0088] この発明の実施例 11に係る周波数変 能付き移相回路について図 21を参照し ながら説明する。図 21は、この発明の実施例 11に係る周波数変 能付き移相回 路の構成を示す図である。 [0089] 図 21において、この実施例 11に係る周波数変 能付き移相回路 200は、 F— P LLシンセサイザ 100と、周波数変換回路 26と、帯域通過フィルタ 27とが設けられて いる。
[0090] この実施例 11では、上記の実施例 1から実施例 10までに示した F—PLLシンセサ ィザ 100を用いて周波数変浦能付き移相回路 200を実現する一手法について説 明する。
[0091] 図 21に示す周波数変換機能付き移相回路 200は、上述したように、 F— PLLシン セサイザ 100と、周波数変換回路 26と、帯域通過フィルタ 27からなる。 F— PLLシン セサイザ 100は、外部から設定データ (N、 K、 Μ、 0 )を入力し、出力信号 (周波数 f。 )を周波数変換回路 26の LO端子に出力する。
[0092] 周波数変換回路 26は、外部から信号 (周波数 f )および F— PLLシンセサイザ 100 if
力も信号 (周波数 f )を入力し、周波数混合した信号を帯域通過フィルタ 27に出力す る。帯域通過フィルタ 27は、周波数変換回路 26の出力信号を入力し、不要な周波 数成分を抑圧し、所望の周波数成分を外部に出力する。
[0093] 周波数変換機能付き移相回路 200の入力信号 D (t)および F PLLシンセサイザ if
100の出力信号 D (t)を次の式（10)及び（11)で表す。
Figure imgf000018_0001
ここで、 Θ は D (t)の初期位相、 Θ は D (t)の位相である。
if if o o
[0095] 式（10)と式（11)より、周波数変換回路 26の出力信号 D (t)は、次の式（12)とな
mix
る。ここでは、周波数変換回路 26を理想乗算器と仮定する。
[0096] D (t)=D (t)-D (t)
mix if o
= 5ίη(2πί t+ θ )·5ίη(2πί t+ Θ )
if if o o
0· 5·(οο5(2πί t+ θ -2πί t- Θ )
o o if if
cos(2 f t+ 0 +2πί t+ Θ )) (12)
o o if if
[0097] ここでは、帯域通過フィルタ 27の通過周波数を上限側波とする。式（12)より、周波 数変 能付き移相回路 200の出力信号 D (t)は、次の式（13)となる。ここでは、
rf
周波数変換回路 26を理想乗算器と仮定する。 [0098] D (t) =—cos(2 f t+ 0 +2πί t)+ 0
if
Figure imgf000019_0001
[0099] 式（13)に示すように、周波数変 m«能付き移相回路 200を用いることで、入力信 号の周波数を fから f (=f +f )に変換し、かつ位相 Θ から θ (= θ + Θ )に変更
if rf 0 if if rf o if できる。

Claims

請求の範囲
[1] 基準信号を生成する基準発振器と、
高周波信号を発生する電圧制御発振器と、
前記高周波信号を周波数分周して同期信号を出力する可変分周器と、 前記基準信号と前記同期信号を比較して位相比較信号を出力する位相比較器と、 前記位相比較信号に基づいて前記電圧制御発振器の制御信号を出力するルー プフィルタとを備えたフラクショナルー N方式の位相同期ループ形シンセサイザであ つて、
外部から入力された、第 1の設定データ及び第 2の設定データに基づいて、前記同 期信号、前記基準信号のいずれか一方に同期して分周数制御データを生成して前 記可変分周器へ出力する周波数 ·位相制御回路を備えた
ことを特徴とするフラクショナルー N方式の位相同期ループ形周波数シンセサイザ
[2] 前記周波数 ·位相制御回路は、
前記第 1の設定データ及び前記第 2の設定データをアドレスとし、前記アドレスに 応じた所定のパターンを出力するメモリと、
前記所定のパターンに基づいて、前記同期信号、前記基準信号のいずれか一方 に同期して分周数制御データを生成して前記可変分周器へ出力するレジスタとを有 する
ことを特徴とする請求項 1記載のフラクショナルー N方式の位相同期ループ形周波 数シンセサイザ。
[3] 前記周波数 ·位相制御回路は、
前記第 1の設定データをアドレスとし、前記アドレスに応じた所定のパターンを出 力するメモリと、
前記第 2の設定データ及び前記所定のパターンに基づ 、て、前記第 2の設定デ ータに対応する分周数制御データを出力する位相演算回路と、
前記位相演算回路の出力に基づいて、前記同期信号、前記基準信号のいずれ か一方に同期して分周数制御データを生成して前記可変分周器へ出力するレジス タとを有する
ことを特徴とする請求項 1記載のフラクショナルー N方式の位相同期ループ形周波 数シンセサイザ。
[4] 前記周波数 ·位相制御回路は、
前記第 1の設定データをアドレスとし、前記アドレスに応じた所定のパターンを出 力するフラクショナル制御回路と、
前記第 2の設定データ及び前記所定のパターンに基づ 、て、前記第 2の設定デ ータに対応する分周数制御データを出力する位相演算回路と、
前記位相演算回路の出力に基づいて、前記同期信号、前記基準信号のいずれ か一方に同期して分周数制御データを生成して前記可変分周器へ出力するレジス タとを有する
ことを特徴とする請求項 1記載のフラクショナルー N方式の位相同期ループ形周波 数シンセサイザ。
[5] 前記周波数 ·位相制御回路は、
前記第 2の設定データに基づいて、前記第 2の設定データに応じたタイミングでリ セット信号を出力するリセット回路と、
前記リセット信号及び前記第 1の設定データに基づいて、前記リセット信号のタイ ミングに応じて分周数制御データを生成して前記可変分周器へ出力するフラクショナ ル制御回路とを有する
ことを特徴とする請求項 1記載のフラクショナルー N方式の位相同期ループ形周波 数シンセサイザ。
[6] 前記可変分周器の分周数制御データは、前記第 2の設定データに対してデータパ ターンが異なる
ことを特徴とする請求項 1から請求項 5までのいずれかに記載のフラクショナルー N 方式の位相同期ループ形周波数シンセサイザ。
[7] 前記周波数 ·位相制御回路は、
前記第 1の設定データに基づいて、前記同期信号、前記基準信号のいずれか一 方に同期して第 1の制御パターンを生成する第 1のフラクショナル制御回路と、 前記第 2の設定データに基づいて、前記同期信号、前記基準信号のいずれか一 方に同期して第 2の制御パターンを生成する制御パターン生成回路と、
前記第 1の制御パターン及び前記第 2の制御パターンを合成した制御パターンを 前記可変分周器へ出力する合成回路とを有する
ことを特徴とする請求項 1記載のフラクショナルー N方式の位相同期ループ形周波 数シンセサイザ。
[8] 前記周波数 ·位相制御回路は、
前記第 1の設定データ及び前記第 2の設定データに基づいて、出力周波数を与 える第 3の設定データを出力する周波数補正回路と、
前記第 3の設定データに基づいて、前記同期信号、前記基準信号のいずれか一 方に同期して第 1の制御パターンを生成する第 1のフラクショナル制御回路と、 前記第 2の設定データに基づいて、前記同期信号、前記基準信号のいずれか一 方に同期して第 2の制御パターンを生成する制御パターン生成回路と、
前記第 1の制御パターン及び前記第 2の制御パターンを合成した制御パターンを 前記可変分周器へ出力する合成回路とを有する
ことを特徴とする請求項 1記載のフラクショナルー N方式の位相同期ループ形周波 数シンセサイザ。
[9] 前記制御パターン生成回路は、
前記第 2の設定データをアドレスとし、前記アドレスに応じた所定の制御パターン を出力するメモリと、
前記所定の制御パターンに基づいて、前記同期信号、前記基準信号のいずれか 一方に同期して前記第 2の制御パターンを前記合成回路へ出力するレジスタとを有 する
ことを特徴とする請求項 7又は 8記載のフラクショナルー N方式の位相同期ループ 形周波数シンセサイザ。
[10] 前記制御パターン生成回路は、
前記第 2の設定データに基づいて、所定の制御パターンを出力する第 2のフラク ショナル制御回路と、 前記第 2の設定データ及び前記所定の制御パターンに基づ 、て、前記第 2の制 御パターンを生成する位相演算回路と、
前記位相演算回路の出力に基づいて、前記同期信号、前記基準信号のいずれ か一方に同期して前記第 2の制御パターンを前記合成回路へ出力するレジスタとを 有する
ことを特徴とする請求項 7又は 8記載のフラクショナルー N方式の位相同期ループ 形周波数シンセサイザ。
[11] 前記制御パターン生成回路は、
前記第 2の設定データに基づいて、前記第 2の設定データに応じたタイミングでリ セット信号を出力するリセット回路と、
前記第 2の設定データ及び前記リセット信号に基づいて、前記同期信号、前記基 準信号のいずれか一方に同期して前記第 2の制御パターンを前記合成回路へ出力 する第 2のフラクショナル制御回路とを有する
ことを特徴とする請求項 7又は 8記載のフラクショナルー N方式の位相同期ループ 形周波数シンセサイザ。
[12] 前記基準発振器の代りに、前記基準信号の周波数を可変できる周波数シンセサイ ザを備えた
ことを特徴とする請求項 1から請求項 11までのいずれかに記載のフラクショナルー N方式の位相同期ループ形周波数シンセサイザ。
[13] 請求項 1から請求項 12までのいずれかに記載のフラクショナルー N方式の位相同 期ループ形周波数シンセサイザと、
前記フラクショナルー N方式の位相同期ループ形周波数シンセサイザの出力信号 及び外部からの入力信号を周波数混合して周波数混合信号を出力する周波数変換 回路と、
前記周波数混合信号から不要な周波数成分を抑圧し、所望の周波数成分を出力 するフイノレタと
を備えたことを特徴とする周波数変 能付き移相回路。
PCT/JP2007/051912 2006-02-07 2007-02-05 フラクショナル－ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路 WO2007091516A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/159,327 US8004324B2 (en) 2006-02-07 2007-02-05 Phase-locked loop frequency synthesizer of fractional N-type, and phase shift circuit with frequency converting function
JP2007557827A JP4718566B2 (ja) 2006-02-07 2007-02-05 フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006029947 2006-02-07
JP2006-029947 2006-02-07

Publications (1)

Publication Number Publication Date
WO2007091516A1 true WO2007091516A1 (ja) 2007-08-16

Family

ID=38345114

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/051912 WO2007091516A1 (ja) 2006-02-07 2007-02-05 フラクショナル－ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路

Country Status (3)

Country Link
US (1) US8004324B2 (ja)
JP (1) JP4718566B2 (ja)
WO (1) WO2007091516A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131985A (ja) * 2011-12-22 2013-07-04 Anritsu Corp 信号発生装置及び信号発生方法
JP2013143773A (ja) * 2012-01-06 2013-07-22 U-Blox Ag 分数分周ｐｌｌシンセサイザ信号のオフセット時間を決定する方法、及びその方法を実行するシンセサイザ、信号処理装置並びにｇｎｓｓ受信器
JP2014049808A (ja) * 2012-08-29 2014-03-17 Mitsubishi Electric Corp 周波数シンセサイザ
JP2015520985A (ja) * 2012-05-11 2015-07-23 ヨーロピアン スペース エージェンシー 周波数調節可能なデジタル信号の生成方法及び装置、並びにこれらを用いた周波数シンセサイザー
CN105144586A (zh) * 2013-03-15 2015-12-09 赫梯特微波公司 用于合成信号源的快速接通***
WO2017154126A1 (ja) * 2016-03-09 2017-09-14 三菱電機株式会社 パルスシフト回路及び周波数シンセサイザー
WO2020003514A1 (ja) 2018-06-29 2020-01-02 三菱電機株式会社 位相振幅制御発振装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8433944B2 (en) * 2010-04-12 2013-04-30 Qualcomm Incorporated Clock divider system and method with incremental adjustment steps while controlling tolerance in clock duty cycle
JP6354932B2 (ja) * 2013-10-16 2018-07-11 セイコーエプソン株式会社 発振回路、発振器、電子機器および移動体
US11215544B2 (en) 2016-08-25 2022-01-04 University Of South Florida Systems and methods for automatically evaluating slurry properties

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093432A (ja) * 1996-09-13 1998-04-10 Hitachi Denshi Ltd 周波数シンセサイザ
JP2004253902A (ja) * 2003-02-18 2004-09-09 Mitsubishi Electric Corp フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ
JP2006033414A (ja) * 2004-07-16 2006-02-02 Yokogawa Electric Corp 位相同期回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965531A (en) * 1989-11-22 1990-10-23 Carleton University Frequency synthesizers having dividing ratio controlled by sigma-delta modulator
JPH09148928A (ja) * 1995-11-17 1997-06-06 Matsushita Electric Ind Co Ltd 周波数シンセサイザ
JP3395529B2 (ja) * 1996-06-28 2003-04-14 三菱電機株式会社 周波数シンセサイザ
US6708026B1 (en) * 2000-01-11 2004-03-16 Ericsson Inc. Division based local oscillator for frequency synthesis
US6509800B2 (en) 2001-04-03 2003-01-21 Agilent Technologies, Inc. Polyphase noise-shaping fractional-N frequency synthesizer
JP4089275B2 (ja) * 2002-04-22 2008-05-28 ソニー株式会社 受信制御方法、受信制御装置、受信装置
US6919744B2 (en) * 2003-08-20 2005-07-19 Agere Systems Inc. Spectrum profile control for a PLL and the like
US7126436B1 (en) * 2003-09-25 2006-10-24 Cypress Semiconductor Corp. Frequency synthesizer having a more versatile and efficient fractional-N control circuit and method
US7042258B2 (en) * 2004-04-29 2006-05-09 Agere Systems Inc. Signal generator with selectable mode control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093432A (ja) * 1996-09-13 1998-04-10 Hitachi Denshi Ltd 周波数シンセサイザ
JP2004253902A (ja) * 2003-02-18 2004-09-09 Mitsubishi Electric Corp フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ
JP2006033414A (ja) * 2004-07-16 2006-02-02 Yokogawa Electric Corp 位相同期回路

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131985A (ja) * 2011-12-22 2013-07-04 Anritsu Corp 信号発生装置及び信号発生方法
JP2013143773A (ja) * 2012-01-06 2013-07-22 U-Blox Ag 分数分周ｐｌｌシンセサイザ信号のオフセット時間を決定する方法、及びその方法を実行するシンセサイザ、信号処理装置並びにｇｎｓｓ受信器
JP2015520985A (ja) * 2012-05-11 2015-07-23 ヨーロピアン スペース エージェンシー 周波数調節可能なデジタル信号の生成方法及び装置、並びにこれらを用いた周波数シンセサイザー
US9379723B2 (en) 2012-05-11 2016-06-28 European Space Agency Method and apparatus for generating a digital signal of tunable frequency and frequency synthesizer employing same
US8907704B2 (en) 2012-08-29 2014-12-09 Mitsubishi Electric Corporation Frequency synthesizer
JP2014049808A (ja) * 2012-08-29 2014-03-17 Mitsubishi Electric Corp 周波数シンセサイザ
CN105144586A (zh) * 2013-03-15 2015-12-09 赫梯特微波公司 用于合成信号源的快速接通***
CN105144586B (zh) * 2013-03-15 2019-03-01 赫梯特微波有限责任公司 用于合成信号源的快速接通***
WO2017154126A1 (ja) * 2016-03-09 2017-09-14 三菱電機株式会社 パルスシフト回路及び周波数シンセサイザー
WO2017154532A1 (ja) * 2016-03-09 2017-09-14 三菱電機株式会社 パルスシフト回路及び周波数シンセサイザー
JP6260753B1 (ja) * 2016-03-09 2018-01-17 三菱電機株式会社 パルスシフト回路及び周波数シンセサイザー
WO2020003514A1 (ja) 2018-06-29 2020-01-02 三菱電機株式会社 位相振幅制御発振装置
US11171657B2 (en) 2018-06-29 2021-11-09 Mitsubishi Electric Corporation Phase and amplitude controlled oscillation device

Also Published As

Publication number Publication date
JPWO2007091516A1 (ja) 2009-07-02
US8004324B2 (en) 2011-08-23
JP4718566B2 (ja) 2011-07-06
US20100171532A1 (en) 2010-07-08

Similar Documents

Publication Publication Date Title
JP4718566B2 (ja) フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路
US10587276B2 (en) Wide range frequency synthesizer with quadrature generation and spur cancellation
US9503109B2 (en) Apparatus and methods for synchronizing phase-locked loops
US8248175B2 (en) Oscillator with external voltage control and interpolative divider in the output path
JP2011205328A (ja) 局部発振器
EP1721388B1 (en) Fractional frequency synthesizer
JP2001513304A (ja) ジッター補償されたｎ分周周波数シンセサイザー
JP2001177407A (ja) デジタル制御の周波数増倍発振器を備えた位相同期ループ
US6943598B2 (en) Reduced-size integrated phase-locked loop
US20060158259A1 (en) Dual loop PLL, and multiplication clock generator using dual loop PLL
US9019016B2 (en) Accumulator-type fractional N-PLL synthesizer and control method thereof
US20100171527A1 (en) Phase comparator and phase-locked loop
US20100315172A1 (en) Spread spectrum clock generator and semiconductor device
KR100972818B1 (ko) 디엘엘 기반의 분수체배 주파수 합성 장치 및 방법
JP3548557B2 (ja) フラクショナルｎ周波数シンセサイザ
TW202040943A (zh) 鎖相環裝置
JP4651931B2 (ja) シンセサイザ
Thirunarayanan et al. A ΣΔ based direct all-digital frequency synthesizer with 20 Mbps frequency modulation capability and 3μs startup latency
JP3019434B2 (ja) 周波数シンセサイザ
JP2018061117A (ja) 周波数シンセサイザ
JP3248453B2 (ja) 発振装置
JP2002057577A (ja) Ｐｌｌ周波数シンセサイザ
JP2000224028A (ja) Ｐｌｌ回路、及びその制御方法
TW201340616A (zh) 頻率合成器
JP2000353953A (ja) デュアルｐｌｌ周波数シンセサイザ回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2007557827

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 12159327

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07708030

Country of ref document: EP

Kind code of ref document: A1