JP2014048972A - 処理装置、情報処理装置、及び消費電力管理方法 - Google Patents
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Abstract
【解決手段】PSU2のコンパレータ23は、電流センサ22の検出結果が過電流の発生を表していた場合、その旨を表すプレゼント通知をSP1に送信する。SP1のFPGA12は、そのプレゼント通知の受信により、強制ロー・パワー・信号をオンさせる。CPU3の強制省電力制御回路32は、強制ロー・パワー・モード信号を直接、入力し、その信号のオンにより、CPU3内で命令の発行を行う命令発行制御部を制御して、その命令発行制御部が命令を発行する頻度を直ちに低下させる。その制御は、DVFS制御回路35によるDDC4、及びPLL回路がそれぞれ出力する電力の電圧、及びクロック周波数の低下が行われた後に解除される。
【選択図】図1
Description
図1は、本実施形態による情報処理装置が備えた構成要素の構成例を説明する図である。本実施形態による情報処理装置は、例えばサーバであり、図1に表すように、構成要素として、SP(Service Processer)1、2台のPSU(Power Supply Unit)2、1個以上のCPU3、DDC(DC-DC Converter)4、及び記憶装置5を備えている。特には図示していないが、情報処理装置は他に構成要素として、PCI(Peripheral Components Interconnect)カード等を備えている。このPCIカードは例えばネットワークを介した通信用である。
FPGA12は、PSU2、及びCPU3との通信用にSP1に搭載されている。このFPGA12には、CPU3との通信に用いられる通信部121、プレゼント通知の値が書き込まれる過電流表示レジスタ(reg)122、及び搭載状態レジスタ(reg)123が実装されている。搭載状態レジスタ123は、情報処理装置が備えた構成要素を表す搭載情報が格納される。
情報処理装置の構成としては、CPU3の個数、DIMMの枚数、及びPCIカードの枚数のみを想定している。それにより、図6では、情報処理装置の構成毎に、DVFS設定値、逓倍率、電圧、及び消費電力低減量を表している。電圧は、DVFS設定値に応じたVIDの設定によって基準となる電圧からの降下量を%で表している。逓倍率も、DVFS設定値に応じた逓倍率の設定によって基準となるクロック周波数からの低下量を%で表している。消費電力低減量は、通常状態時からの低減量をWで表している。
2台のPSU2により電力を供給させる場合、少なくとも1台のPSU2に過電流が発生する牽引となるのは、通常、1台のPSU2からの電力供給の停止である。1台のPSU2からの電力供給が停止しても、強制ロー・パワー・モードの設定によるCPU3の消費電力の低減により、電力を供給し続けているPSU2での過電流は解消される。このことから、本実施形態では、1台のPSU2からの電力供給が停止した後の電力供給の再開は、別のPSU2への交換により行われると想定している。別のPSU2への交換は、制御FW14の構成認識機能142により認識される。次に図8を参照し、別のPSU2への交換が行われた場合の情報処理装置の動作について詳細に説明する。
状態判定部901は、過電流の発生に伴うPSU2からのプレゼント通知の変化により、強制ロー・パワー・モード信号をオンにさせる。過電流表示レジスタ122には、この強制ロー・パワー・モード信号の値がプレゼント通知の内容を表す値として保持される。
その通知により、OS50は、通常状態時のDVFS設定値をDVFS設定レジスタ34に格納する(S22)。それにより、DVFS制御回路35は、DDC4及びPLL回路210がそれぞれ出力する電圧、及びクロック周波数を通常状態に戻す。その結果、CPU3の省電力状態が解除され、強制ロー・パワー・モード信号のオフに伴うCPU3の動作が完了する。
11 MPU
12 FPGA
121 通信部
122 過電流表示レジスタ
123 搭載状態レジスタ
2 PSU
21 AC/DC変換部
22 電流センサ
23 コンパレータ
3 CPU
31 通信部
32 強制省電力制御回路
33 状態表示レジスタ
34 DVFS設定レジスタ
35 DVFS制御回路
4 DDC
5 記憶装置
205 命令発行制御部
206、206−1、206−2 命令処理部
207 コントロールロジック
208 ALU群
209 レジスタ群
210 PLL回路
211、211−1、211−2 サイクリックカウンタ
Claims (9)
- 命令の発行を制御する命令発行部と、
前記命令発行部が発行した命令を実行する命令実行部と、
外部から消費電力に係わる電力指示を入力する指示入力部と、
前記指示入力部が入力した前記電力指示が前記消費電力を抑えることを要求していた場合に、前記命令発行部、及び前記命令実行部のうちの少なくとも一方を制御して、前記命令実行部による命令実行の実行頻度を低下させる実行頻度制御部と、
を有することを特徴とする処理装置。 - 前記実行頻度制御部は、前記命令発行部から前記命令が発行される発行頻度を低下させることにより、前記命令実行の実行頻度を低下させる、
ことを特徴とする請求項1記載の処理装置。 - 演算命令を処理する複数の演算回路をさらに備え、
前記実行頻度制御部は、前記複数の演算回路のうちの少なくとも1つを停止させると共に、前記命令発行部が前記演算命令を発行する発行頻度を低下させることにより、前記実行頻度を低下させる、
ことを特徴とする請求項1、または2記載の処理装置。 - 前記命令発行部による前記命令の発行を可能にさせる制御信号を生成するカウンタ部をさらに備え、
前記命令頻度制御部は、前記カウンタ部が前記制御信号を生成する時間間隔を変更することにより、前記実行頻度を低下させる、
ことを特徴とする請求項1〜3の何れか1項に記載の処理装置。 - 前記処理装置に印加される電源電圧、及び前記処理装置に用いられるクロックの周波数を制御する電圧周波数制御部、を備え、
前記実行頻度制御部は、前記消費電力を抑えることを要求する前記電力指示が前記指示入力部に入力された後、前記処理装置の消費電力を低下させる制御を前記電圧周波数制御部が開始した場合に、前記実行頻度を低下させる制御を終了する、
ことを特徴とする請求項1〜4の何れか1項に記載の処理装置。 - 少なくとも1個の処理装置と、前記処理装置に電力を供給する複数台の電源装置と、前記複数台の電源装置の何れかに発生する過電流を検出する検出部と、を少なくとも備え、
前記処理装置は、
命令の発行を制御する命令発行部と、
前記命令発行部が発行した命令を実行する命令実行部と、
前記検出部による検出結果を用いて生成される、前記処理装置における消費電力に係わる電力指示を入力する指示入力部と、
前記指示入力部が入力した前記電力指示が前記消費電力を抑えることを要求していた場合に、前記命令発行部、及び前記命令実行部のうちの少なくとも一方を制御して、前記命令実行部による命令実行の実行頻度を低下させる実行頻度制御部と、
を有することを特徴とする情報処理装置。 - 前記実行頻度を前記実行頻度制御部が低下させた後、前記実行頻度を低下させるための制御の終了指示を前記実行頻度制御部に行う終了指示部、を備え、
前記実行頻度制御部は、前記終了指示部による終了指示に従って、前記実行頻度を低下させるための制御を終了させる、
ことを特徴とする請求項6記載の情報処理装置。 - 前記終了指示部は、新たな電源装置による電力供給の開始、及び前記実行頻度制御部の制御によって前記過電流の状態が解消される時間の経過のうちの少なくとも一方により、前記終了指示を行う、
ことを特徴とする請求項7記載の情報処理装置。 - 少なくとも1個の処理装置と、前記処理装置に電力を供給する複数台の電源装置と、前記複数台の電源装置の何れかに発生する過電流を検出する検出部と、を少なくとも備えた情報処理装置に適用される消費電力管理方法であって、
前記処理装置として、内部に供給されるクロックの周波数を変更させずに、命令を実行する実行頻度を切り換える実行頻度切換機能を搭載した処理装置を採用し、
前記検出部が前記過電流を検出した場合に、前記処理装置に搭載された実行頻度切換機能を用いて前記実行頻度を低下させることにより、前記処理装置の消費電力を低減させる、
ことを特徴とする消費電力管理方法。
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