JP2012256820A5 - 半導体装置 - Google Patents

Claims (6)

1. 第１の駆動回路と、
   第２の駆動回路と、
   第３の駆動回路と、
   第４の駆動回路と、
   メモリセルアレイと、を有し、
   前記メモリセルアレイは、前記第１の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、前記第２の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、前記第３の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、前記第４の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、トランジスタと、容量素子とを有し、
   前記トランジスタは、チャネル形成領域に酸化物半導体層を有し、
   前記第１の駆動回路は、前記第２の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置され、
   前記第３の駆動回路は、前記第４の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置される、ことを特徴とする半導体装置。
2. 第１の駆動回路と、
   第２の駆動回路と、
   第３の駆動回路と、
   第４の駆動回路と、
   メモリセルアレイと、を有し、
   前記メモリセルアレイは、前記第１の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、前記第２の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、前記第３の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、前記第４の駆動回路の上に設けられた領域を有し、
   前記メモリセルアレイは、トランジスタと、容量素子とを有し、
   前記トランジスタは、チャネル形成領域に酸化物半導体層を有し、
   前記第１の駆動回路は、前記第２の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置され、
   前記第３の駆動回路は、前記第４の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置され、
   前記第３の駆動回路は、前記第１の駆動回路及び前記第２の駆動回路に対して、垂直方向に配置され、
   前記第４の駆動回路は、前記第１の駆動回路及び前記第２の駆動回路に対して、垂直方向に配置される、ことを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第１の駆動回路は、第１のコラムデコーダ及び第１のセンスアンプ部を有し、
   前記第２の駆動回路は、第２のコラムデコーダ及び第２のセンスアンプ部を有し、
   前記第３の駆動回路は、ローデコーダを有し、
   前記第４の駆動回路は、ローデコーダを有する、ことを特徴とする半導体装置。
4. 前記第１乃至請求項３のいずれか一において、
   前記第１の駆動回路は、第１のトランジスタを有し、
   前記第２の駆動回路は、第２のトランジスタを有し、
   前記第３の駆動回路は、第３のトランジスタを有し、
   前記第４の駆動回路は、第４のトランジスタを有し、
   前記第１のトランジスタ乃至前記第４のトランジスタはそれぞれ、チャネル形成領域に、酸化物半導体以外の材料を含む、ことを特徴とする半導体装置。
5. 前記第１乃至請求項４のいずれか一において、
   前記容量素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の誘電体膜とを有し、
   前記第１の電極は、前記トランジスタのソース電極及びドレイン電極と、同一材料を有し、
   前記第２の電極は、前記トランジスタのゲート電極と、同一材料を有し、
   前記誘電体膜は、前記トランジスタのゲート絶縁膜と、同一材料を有する、ことを特徴とする半導体装置。
6. 前記第１乃至請求項５のいずれか一において、
   前記第１のトランジスタ乃至前記第４のトランジスタのいずれか一は、絶縁層を介して、前記トランジスタと重なり、
   前記絶縁層は、多孔性の材料を有する、ことを特徴とする半導体装置。