KR102601214B1 - 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

메모리 장치는 메모리 셀 어레이 아래에 로우 디코더, 페이지 버퍼 및 주변 회로가 배치되는 수직적 구조를 가질 수 있다. 본 개시의 예시적 실시예에 따라, 로우 디코더 및 페이지 버퍼는 비대칭적으로 배치될 수 있고, 주변 회로는 로우 디코더 및 페이지 버퍼가 배치되지 아니한 영역에 배치될 수 있다. 본 개시의 예시적 실시예에 따라, 플레인들의 경계를 중심으로 로우 디코더 및 페이지 버퍼가 대칭적으로 배치될 수 있고, 주변 회로는 플레인들의 경계 중 일부를 포함하는 영역에 배치될 수 있다.

Description

수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE HAVING VERTICAL STRUCTURE AND MEMORY SYSTEM INCLUDING THE SAME}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 저장된 데이터에 따라 상이한 상태를 각각 가지는 메모리 셀들로서 구성된, 메모리 셀 어레이를 포함할 수 있다. 메모리 셀은 메모리 셀 어레이에 배열된 워드 라인 및 비트 라인에 의해서 엑세스될 수 있고, 반도체 메모리 장치는 워드 라인 및 비트 라인을 제어함으로써 메모리 셀을 엑세스하도록 구성된 회로를 포함할 수 있다. 뿐만 아니라, 반도체 메모리 장치는 외부로부터 요청된 동작, 예컨대 데이터의 기입(write)이나 독출(read) 등을 수행하도록 구성된 회로들을 더 포함할 수 있다.
본 개시의 기술적 사상은 반도체 메모리 장치에 관한 것으로서, 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 방향으로 연장되는 복수의 워드 라인들 및 제2 방향으로 연장되는 복수의 비트 라인들이 배열된 메모리 셀 어레이가 형성된 제1 반도체 층을 포함할 수 있고, 기판을 포함하고 제1 반도체 층 하부에 제1 및 제2 방향과 수직인 제3 방향으로 적층된 제2 반도체 층을 포함할 수 있다. 제2 반도체 층에서, 메모리 셀 어레이를 제어하는 복수의 로우 디코더 회로들 및 복수의 페이지 버퍼 회로들이 형성될 수 있고, 주변 회로가 형성될 수 있다. 복수의 로우 디코더 회로들은 제3 방향으로 메모리 셀 어레이와 중첩되는 적어도 일부분을 포함할 수 있고, 복수의 페이지 버퍼 회로들은 제3 방향으로 메모리 셀 어레이와 중첩되는 적어도 일부분을 포함할 수 있다. 제2 반도체 층에서, 복수의 로우 디코더 회로들 중 적어도 2개의 로우 디코더 회로들이 상이한 면적을 가지거나 복수의 페이지 버퍼 회로들 중 적어도 2개의 페이지 버퍼 회로들이 상이한 면적을 가질 수 있다.
본 개시의 기술적 사상의 다른 일측면에 따른 메모리 장치는, 수평 방향으로 인접하게 배치된 제1 및 제2 메모리 셀 어레이가 형성된 제1 반도체 층을 포함할 수 있고, 기판을 포함하고 제1 반도체 층 하부에 수직방향으로 적층된 제2 반도체 층을 포함할 수 있다. 제2 반도체 층에서, 제1 메모리 셀 어레이를 제어하는 제1 로우 디코더 회로 및 제1 페이지 버퍼 회로가 형성될 수 있고, 제2 메모리 셀 어레이를 제어하는 제2 로우 디코더 회로 및 제2 페이지 버퍼 회로가 형성될 수 있고, 주변 회로가 형성될 수 있다. 제1 로우 디코더 회로 및 제1 페이지 버퍼 회로는 수직 방향으로 제1 메모리 셀 어레이와 중첩되는 제2 반도체 층의 제1 플레인 영역 내에 배치될 수 있고, 제2 로우 디코더 회로 및 제2 페이지 버퍼 회로는 수직 방향으로 제2 메모리 셀 어레이와 중첩되는 제2 반도체 층의 제2 플레인 영역 내에 배치될 수 있고, 주변 회로는 제1 및 제2 플레인 영역 사이 경계의 적어도 일부를 포함하고 수직 방향으로 제1 및 제2 메모리 셀 어레이의 적어도 일부와 중첩되는 제2 반도체 층의 영역 내에 배치되는 제1 서브 회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀 어레이를 제어하는 회로를 메모리 셀 어레이와 수직방향으로 중첩되도록 실현가능하게 배치됨으로써 향상된 집적도를 가질 수 있다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 독립적으로 제어되는 메모리 셀 어레이들이 서로 인접하게 배치됨으로써 향상된 집적도를 가질 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 도 1의 메모리 장치의 구조를 개략적으로 나타낸다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 메모리 셀 어레이의 예시를 나타낸다.
도 4a는 본 개시의 예시적 실시예에 따라 도 3의 메모리 블록들 중 하나인 메모리 블록의 일부를 나타내는 평면도이고, 도 4b는 도 4a의 평면도의 일부분을 나타내는 사시도이다.
도 5는 본 개시의 예시적 실시예에 따라 도 3의 메모리 블록들 중 하나인 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6a 내지 도 6c는 본 개시의 예시적 실시예들에 따라 반도체 메모리 장치의 예시들의 단면들을 나타낸다.
도 7a는 본 개시의 예시적 실시예에 따라 제1 및 제2 반도체 층을 포함하는 메모리 장치의 구조를 나타내는 도면이고, 도 7b는 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 상면을 나타내는 평면도이다.
도 8은 본 개시의 예시적 실시예에 따른 주변 회로를 나타내는 블록도이다.
도 9a 내지 도 9d는 본 개시의 예시적 실시예들에 따라 도 7a의 제2 반도체 층의 예시들을 나타내는 도면이다.
도 10a 내지 도 10c는 본 개시의 예시적 실시예들에 따라 도 7a의 제2 반도체 층의 예시들을 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따라 도 7a의 제2 반도체 층의 예시를 나타내는 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 도 12의 메모리 장치의 구조를 개략적으로 나타낸다.
도 14a 및 도 14b는 본 개시의 예시적 실시예들에 따라 도 13의 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 예시들의 상면들을 개략적으로 나타내는 평면도이다.
도 15는 본 개시의 예시적 실시예에 따라 도 13의 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 예시의 상면을 개략적으로 나타내는 평면도이다.
도 16a 내지 도 16d는 본 개시의 예시적 실시예들에 따라 도 12의 주변 회로의 배치의 예시들을 나타낸다.
도 17은 본 개시의 예시적 실시예에 따라 도 12의 주변 회로의 배치의 예시들을 나타낸다.
도 18은 본 개시의 예시적 실시예들에 따른 메모리 장치를 포함하는 메모리 카드 및 호스트를 포함하는 메모리 카드 시스템을 나타내는 블록도이다.
도 19는 본 개시의 예시적 실시예들에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 20은 본 개시의 예시적 실시예들에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는, 저장된 데이터에 대응하는 상태를 각각 가지는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)에서 복수의 메모리 셀들이 배열될 수 있고, 워드 라인 및 비트 라인에 의해서 엑세스될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 예를 들면, 메모리 셀이 휘발성 메모리 셀인 경우, 메모리 장치(100)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM 또는 RDRAM(Rambus Dynamic Random Access Memory) 등일 수 있다. 다른 한편으로, 메모리 셀이 비휘발성 메모리 셀인 경우, 메모리 장치(100)는 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 또한, 메모리 장치(100)는 메모리 셀 어레이(110)가 휘발성 메모리 셀 및 비휘발성 메모리 셀을 모두 포함하는 하이브리드 메모리 장치일 수도 있다. 이하에서, 도 3 내지 도 5를 참조하여 메모리 장치(100)는 수직형 낸드 플래시 장치인 것으로 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.
도 1을 참조하면, 로우 디코더(120)는 주변 회로(140)로부터 구동 전압(V_X) 및 로우 어드레스(A_X)를 수신할 수 있고, 메모리 셀 어레이(110)에 배열된 워드 라인을 제어할 수 있다. 예를 들면, 로우 디코더(120)는 로우 어드레스(A_X)에 기초하여 복수의 워드 라인들 중 적어도 하나를 활성화할 수 있고, 선택된 워드 라인에 구동 전압(V_X)을 인가할 수 있다. 로우 디코더(120)가 로우 어드레스(A_X)에 기초하여 활성화한 워드 라인에 의해서 선택된 메모리 셀들은 페이지로서 지칭될 수 있고, 데이터는 페이지 단위로 메모리 셀 어레이(110)에 기입되거나 메모리 셀 어레이(110)로부터 독출될 수 있다.
메모리 셀 어레이(110)의 집적도 및 메모리 장치(100)의 동작 속도가 상승함에 따라, 워드 라인에 인가되는 신호의 지연 등에 기인하여 로우 디코더(120)는, 메모리 셀 어레이(110)와 인접하게 배치될 뿐만 아니라, 메모리 셀 어레이(110)에 배열된 복수의 워드 라인들 각각에 인접하여 반복적으로 배치된 동일한 회로들을 포함할 수 있다. 이에 따라, 로우 디코더(120)는 복수의 워드 라인들이 나열된 방향(예컨대, 워드 라인이 연장된 방향과 수직한 방향)으로 연장된 형상을 가지도록 배치될 수 있다. 예를 들면, 로우 디코더(120)는 복수의 워드 라인들이 나열된 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
도 1을 참조하면, 페이지 버퍼(130)는 주변 회로(140)로부터 페이지 버퍼 제어 신호(C_PB)를 수신할 수 있고, 데이터 신호(D_RW)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼(130)는 페이지 버퍼 제어 신호(C_PB)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼(130)는 페이지 버퍼 제어 신호(C_PB)에 응답하여 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(D_RW)를 주변 회로(140)에 전송할 수 있다. 또한, 페이지 버퍼(130)는 페이지 버퍼 제어 신호(C_PB)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(D_RW)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼(130)는 전술된 바와 같이 로우 디코더(120)에 의해서 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
페이지 버퍼(130)는 데이터의 독출 동작을 수행하는 독출 회로, 데이터의 기입동작을 수행하는 기입 회로 및 데이터를 임시적으로 저장하는 복수의 래치들을 포함할 수 있고, 독출 회로, 기입 회로 및 래치들은 비트 라인 마다 배치될 수 있다. 비록 도 1에 도시되지 아니하였으나, 페이지 버퍼(130)는 컬럼 디코더를 포함할 수도 있고, 주변 회로(140)로부터 컬럼 어드레스를 수신할 수도 있다. 페이지 버퍼(130)가 컬럼 디코더를 포함하는 경우, 독출 회로, 기입 회로 및 래치들은 비트 라인 단위로 배치되는 대신, 컬럼 디코더의 출력 라인 마다 배치될 수도 있다.
로우 디코더(120)와 유사하게, 메모리 셀 어레이(110)의 집적도 및 메모리 장치(100)의 동작 속도가 상승함에 따라, 페이지 버퍼(130)에 의해서 비트 라인에 인가되는 신호 또는 비트 라인을 통해서 페이지 버퍼(130)에 수신되는 신호의 지연 등에 기인하여, 페이지 버퍼(130)는 메모리 셀 어레이(110)와 인접하게 배치될 뿐만 아니라, 메모리 셀 어레이(110)에 배열된 복수의 비트 라인들 각각에 인접하여 반복적으로 배치된 동일한 회로들을 포함할 수 있다. 이에 따라, 페이지 버퍼(130)는 복수의 비트 라인들이 나열된 방향(예컨대, 비트 라인이 연장된 방향과 수직한 방향)으로 연장된 형상을 가지도록 배치 수 있다. 예를 들면, 페이지 버퍼(130)는 복수의 비트 라인들이 나열된 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
도 1을 참조하면, 주변 회로(140)는 메모리 장치(100) 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADDR) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100) 외부의 장치(예컨대, 메모리 컨트롤러)와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(A_X), 페이지 버퍼 제어 신호(C_PB) 등을 출력할 수 있다. 주변 회로(140)는 복수의 서브 회로들을 포함할 수 있다. 주변 회로(140)의 서브 회로는 구동 전압(V_X)을 포함하는, 메모리 장치(100)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로를 포함할 수도 있고, 메모리 셀 어레이(110)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로를 포함할 수도 있다. 주변 회로(140)에 대한 자세한 내용은 도 8을 참조하여 후술될 것이다.
도 2는 본 개시의 예시적 실시예에 따른 도 1의 메모리 장치(100)의 구조를 개략적으로 나타낸다. 도 1을 참조하여 전술된 바와 같이, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)를 포함할 수 있고, 메모리 장치(100)의 그러한 구성요소들은 반도체 제조 공정을 통해서 형성될 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 메모리 장치(100)는 제1 반도체 층(10) 및 제2 반도체 층(20)을 포함할 수 있고, 제1 반도체 층(10)은 제2 반도체 층(20) 상에 제3 방향으로 적층될 수 있다. 본 개시의 예시적 실시예에 따라, 도 1의 메모리 셀 어레이(110)는 제1 반도체 층(10)에 형성될 수 있고, 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)는 제2 반도체 층(20)에 형성될 수 있다. 즉, 제2 반도체 층(20)은 기판을 포함할 수 있고, 기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제2 반도체 층(20)에 회로들, 예컨대 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)에 대응하는 회로들이 형성될 수 있다.
제2 반도체 층(20)에 회로들이 형성된 후, 메모리 셀 어레이(110)를 포함하는 제1 반도체 층(10)이 형성될 수 있고, 메모리 셀 어레이(110)(즉, 워드 라인들(WL) 및 비트 라인들(BL))와 제2 반도체 층(20)에 형성된 회로들(즉, 로우 디코더(120) 및 페이지 버퍼(130)에 대응하는 회로들)을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 이에 따라, 메모리 장치(100)는 메모리 셀 어레이(110)와 기타 회로(즉, 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)에 대응하는 회로들)가 적층방향(즉, 제3 방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 메모리 셀 어레이(110)를 제외한 회로를 메모리 셀 어레이(110) 아래에 배치함으로써, COP 구조는 적층 방향과 수직한 면에서 차지하는 면적을 효과적으로 감소시킬 수 있고, 이에 따라 하나의 웨이퍼로부터 제조되는 메모리 장치(100)의 개수는 증가될 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 어레이(110)가 형성된 제1 반도체 층(10)에서, 복수의 워드 라인들(WL)은 적층방향(즉, 제3 방향)과 수직인 제1 방향으로 연장되고, 복수의 비트 라인들(BL) 또한 적층방향(즉, 제3 방향)과 수직인 제2 방향으로 연장될 수 있다. 전술된 바와 같이, 메모리 셀 어레이(110)에 포함된 메모리 셀은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 의해서 엑세스될 수 있고, 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)은 제2 반도체 층(20)에 형성된 회로, 예컨대 로우 디코더(120) 및 페이지 버퍼(130)에 대응하는 회로들과 전기적으로 연결될 수 있다.
전술된 바와 같이, 로우 디코더(120) 및 페이지 버퍼(130) 각각은 특정한 방향으로 메모리 셀 어레이(110)와 동일한 길이를 가지도록 배치될 수 있다. 이에 따라, 로우 디코더(120) 및 페이지 버퍼(130)의 배치에 기인하여, 제2 반도체 층(20)에서 주변 회로(140)를 배치하는 것은 제약사항이 있을 수 있다. 이에 따라, 주변 회로(140)에 포함된 일부 회로는 메모리 셀 어레이(110)와 중첩되지 아니한 채 제2 반도체 층(20)에 형성될 수 있고, 그 결과 메모리 장치(100)의 면적, 즉 제3 방향에 수직한 평면상 면적이 증가할 수 있고, 메모리 장치(100)의 집적도가 향상되는 것을 제한할 수 있다. 후술되는 바와 같이, 본 개시의 예시적 실시예에 따른 메모리 장치(100)는 이러한 주변 회로(140)의 배치상 제약사항을 해소함으로써 메모리 장치(100)에서 COP 구조를 현실적으로 실현하는 것을 가능하게 할 수 있고, 이에 따라 메모리 장치(100)의 집적도를 향상시킬 수 있다.
비록 도 2에는 도시되지 아니하였으나, 메모리 장치(100) 외부와의 전기적 연결을 위하여 복수의 패드들이 배치될 수 있다. 예를 들면, 메모리 장치(100) 외부의 장치(예컨대, 메모리 컨트롤러)로부터 수신되는 커맨드 신호(CMD), 어드레스 신호(ADDR), 제어 신호(CTRL)를 위한 복수의 패드들이 배치될 수 있고, 데이터(DATA)를 입출력하기 위한 복수의 패드들이 배치될 수 있다. 패드들은 메모리 장치(100) 외부로부터 수신된 신호 또는 메모리 장치(100) 외부로 전송되는 신호를 처리하는 주변 회로(140)와 수직방향(즉, 제3 방향) 또는 수평방향(즉, 제1 방향 또는 제2 방향)으로 인접하게 배치될 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 메모리 셀 어레이(110)의 예시(110')를 나타낸다. 도 3을 참조하면, 메모리 셀 어레이(110')는 복수의 메모리 블록들(BLK1 내지 BLKi)을 포함할 수 있다.
복수의 메모리 블록들(BLK1 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK1 내지 BLKi) 중 각각은 제1 내지 제2 방향을 따라 신장된 구조물들을 포함할 수 있다. 예를 들어, 각 메모리 블록은 제3 방향을 따라 신장된 복수의 스트링들 또는 스트링들을 포함할 수 있다. 이 때, 복수의 스트링들은 제1 및 제2 방향을 따라 특정 거리만큼 이격되어 제공될 수 있다.
복수의 메모리 블록들(BLK1 내지 BLKi)은 로우 디코더(120)에 의해서 선택될 수 있다. 예를 들면, 로우 디코더(120)는 메모리 블록들(BLK1 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 메모리 블록들(BLK1 내지 BLKi)에 대한 상세한 내용은 도 4a 및 도 4b를 참조하여 후술될 것이다.
도 4a는 본 개시의 예시적 실시예에 따라 도 3의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLKx)의 일부를 나타내는 평면도이고, 도 4b는 도 4a의 평면도의 일부분(EC1)을 나타내는 사시도이다. 도 4a 및 도 4b를 참조하면, 제1 내지 제3 방향을 따라 신장된 3차원 구조물들이 제공된다.
메모리 블록(BLKx)은 베이스 층(BP)에 대해 수직 방향, 즉 제1 및 제2 방향에 수직인 제3 방향으로 형성될 수 있다. 도 4a를 참조하면, 제2 방향을 따라서 신장되는 복수의 비트 라인들(BL1 내지 BL4) 및 제1 방향을 따라서 신장되는 복수의 스트링 선택 라인들(SSL1 내지 SSL4, WL1 내지 WL8)이 서로 교차하면서 배열될 수 있다. 비록 도 4a 및 도 4b에서는, 메모리 블록(BLKx)에서 제3 방향으로 복수의 레벨들 각각에 스트링 선택 라인들(SSL1 내지 SSL4), 8개의 워드 라인들(WL1 내지 WL8), 접지 선택 라인(GSL) 및 4개의 비트 라인들(BL1 내지 BL4)이 배치되는 것으로 도시되었으나, 실제로는 도시된 것들보다 더 많거나 적을 수 있다.
베이스 층(BP)은 제1 도전형(예컨대, p-타입)을 가질 수 있고, 베이스 층(BP) 상에 제1 방향을 따라 신장되고 제2 도전형(예컨대, n-타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 배치될 수 있다. 인접한 2개의 공통 소스 라인들(CSL) 사이의 베이스 층(BP)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공될 수 있고, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들면, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 2개의 공통 소스 라인들(CSL) 사이의 베이스 층(BP)의 영역 상에, 제1 방향을 따라 순차적으로 배치되고 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(P)이 형성될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 베이스 층(BP)과 컨택할 수 있다. 구체적으로, 각 필라(pillar)(P)의 표면 층(surface layer)(S)은 제2 도전형을 가지는 실리콘 물질을 포함할 수 있고, 채널 영역으로서 기능할 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 예시의 설명을 위하여 도 4a의 평면도에 필라(P)가 도시되었음은 이해될 것이다.
인접한 2개의 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 형성될 수 있다. 예를 들면 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 2개의 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.
복수의 절연막들(IL) 사이에서 전하 저장층(CS)의 노출된 표면들에 도전 물질이 형성될 수 있고, 도전 물질은 워드 라인 컷들(WL_CUT)에 의해 분리됨으로써 제1 방향을 따라서 신장되는 게이트 라인들, 예컨대 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)을 형성할 수 있다. 예를 들면, 워드 라인 컷(WL_CUT)은 절연 물질을 포함하거나 에어 갭일 수 있고, 게이트 라인은 금속성 도전 물질을 포함할 수도 있고, 폴리 실리콘과 같은 비금속성 도전 물질을 포함할 수도 있다.
복수의 필라들(P) 상에는 드레인들(DR)이 각각 배치될 수 있다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL4)이 배치될 수 있다.
도 5는 본 개시의 예시적 실시예에 따라 도 3의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 5를 참조하면, 메모리 블록(BLk1)은 수직 구조의 낸드(NAND) 플래시(flash) 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKi)은 도 5에 도시된 바와 같이 표현될 수 있다. 도 5에 도시된 스트링들(NS11 내지 NS13, NS21 내지 NS23, NS31 내지 NS33)은 스트링 선택 트랜지스터(SST), 8개의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있으나, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들면, 스트링은 스트링 선택 트랜지스터(SST) 및 셀 트랜지스터(MC8) 사이에 적어도 하나의 더미 셀 트랜지스터를 더 포함할 수도 있고, 접지 선택 트랜지스터(GST) 및 셀 트랜지스터(MC1) 사이에 적어도 하나의 더미 셀 트랜지스터를 더 포함할 수도 있다.
도 5를 참조하면, 메모리 블록(BLK1)은 복수의 스트링들(예컨대, NS12, NS14, NS34 등)을 포함할 수 있고, 복수의 비트 라인들(BL1 내지 BL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3), 복수의 워드 라인들(WL1 내지 WL8), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)이 배열될 수 있다. 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인들(BL1 내지 BL3) 각각과 공통 소스 라인(CSL) 사이에 3개의 스트링들이 각각 제공될 수 있다. 예를 들면, 스트링(NS11)은 공통 소스 라인(CSL) 및 비트 라인(BL1) 사이에 직렬로 연결된 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)는 보조(auxiliary) 셀 트랜지스터로서 지칭될 수 있고, 스트링은 낸드 스트링으로 지칭될 수 있다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 컬럼을 구성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 공통으로 연결된 3개의 스트링들(NS11, NS21, NS31)은 제1 컬럼에 대응하고, 제2 비트 라인(BL2)에 공통으로 연결된 3개의 스트링들(NS12, NS22, NS32)은 제2 컬럼에 대응하고, 제3 비트 라인(BL3)에 공통으로 연결된 3개의 스트링들(NS13, NS23, NS33)은 제3 컬럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성할 수 있다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되고, 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
복수의 메모리 셀 트랜지스터들(MC1 내지 MC8)은 대응하는 워드 라인들(WL1 내지 WL8)에 각각 연결될 수 있다. 구체적으로, 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8)의 게이트들은 각각 대응하는 워드 라인들(WL1 내지 WL8)에 연결될 수 있다. 또한, 도 4에 도시된 바와 같이, 동일한 레벨(기판으로부터의 높이)에 배치되는 메모리 셀 트랜지스터들은 동일한 워드 라인에 연결될 수 있다. 이에 따라, 동일한 레벨의 메모리 셀 트랜지스터들의 게이트들은 동일한 전위를 가지도록 구성될 수 있다.
스트링들 각각에 포함된 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인들(SSL1 내지 SSL3)에 각각 연결될 수 있고, 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)에 연결될 수 있다. 또한, 스트링 선택 트랜지스터들(SST) 각각의 드레인은 대응하는 비트 라인(BL)에 연결될 수 있고, 접지 선택 트랜지스터들(GST) 각각의 소스는 공통 소스 라인(CSL)에 연결될 수 있다.
복수의 스트링 선택 라인들(SSL1 내지 SSL3) 중 하나를 선택하고, 복수의 워드 라인들(WL1 내지 WL8) 중 하나를 선택함으로써 엑세스할 메모리 셀 트랜지스터를 선택할 수 있다. 예를 들면, 스트링 선택 라인(SSL1)에 선택 전압(V_ON)이 인가되고, 제3 워드 라인(WL3)에 독출 전압이 인가되면, 제1 로우의 스트링들에 포함되고 제3 워드 라인(WL3)에 연결된 메모리 셀 트랜지스터들이 엑세스될 수 있다.
이하에서, 메모리 장치의 메모리 셀 어레이는 도 3 내지 도 5를 참조하여 전술된 바와 같이 수직 구조의 낸드 플래시 메모리인 것으로 설명되나, 본 개시의 기술적 사상은 이에 제한되지 아니한다.
도 6a 내지 도 6c는 본 개시의 예시적 실시예들에 따라 반도체 메모리 장치의 예시들(100_1 내지 100_3)의 단면들을 나타낸다. 구체적으로 도 6a 내지 6c는 도 2의 제1 반도체 층(10)에 형성된 메모리 셀 어레이(110) 및 제2 반도체 층(20)에 형성된 회로를 전기적으로 연결하기 위한 구조의 예시들을 나타낸다. 이하에서, 도 6a 내지 도 6c는 도 1 및 도 2를 참조하여 설명될 것이다.
도 6a 내지 도 6c에 도시된 바와 같이, 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)가 형성되는 제2 반도체 층(20)은, 제3 방향으로 적층된 기판(SUB), 제2 하부 절연층(IL22) 및 제1 하부 절연층(IL21)을 포함할 수 있다. 기판(SUB)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있고, 실리콘 웨이퍼로부터 제조될 수 있다. 제1 및 제2 하부 절연층(IL21, IL22)은 실리콘 산화물과 같은 절연 물질을 사용하여 화학 기상 증착(chemical vapor deposition; CVD) 공정, 스핀 코팅 공정 등을 통해서 형성될 수 있다.
제2 반도체 층(20)의 기판(SUB) 상에 복수의 반도체 소자들, 예컨대 트랜지스터(TR)들이 형성될 수 있고, 반도체 소자는 제2 하부 절연층(IL22)를 관통하는 컨택 플러그(CP21)를 통해서 제1 하부 절연층(IL21)에 형성된 전도성 패턴(MP21)과 전기적으로 연결될 수 있다. 제2 반도체 층(20)에 형성된 반도체 소자는 도 1의 로우 디코더(120), 페이지 버퍼(130) 및 주변 회로(140)에 대응하는 회로를 구성할 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 도 1의 메모리 셀 어레이(110)가 형성되는 제1 반도체 층(10)은 제2 반도체 층(20) 상에 적층될 수 있고, 제3 방향으로 적층된 베이스 층(BP) 및 상부 절연층(IL10)을 포함할 수 있다. 일 실시예에서, 제1 반도체 층(10)의 베이스 층(BP)은 폴리실리콘을 사용하여 스퍼터링 공정, CVD 공정, 원자층 증착(atomic layer deposition; ALD) 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정 등을 통해서 형성될 수 있다. 다른 실시예에서, 제1 반도체 층(10)의 베이스 층(BP)은 제1 하부 절연층(IL21) 상에 비정질 실리콘 층을 형성한 후, 열처리 또는 레이저 빔 조사에 의해서 비정질 실리콘 층을 단결정 실리콘 층으로 변화시킴으로써 형성될 수도 있고, 이에 따라 베이스 층(BP) 내의 결함이 제거될 수 있다. 또 다른 실시예에서, 베이스 층(BP)은 웨이퍼 본딩(wafer bonding) 공정을 통해서 형성될 수도 있고, 이 경우 제1 하부 절연층(IL21) 상에, 예컨대 단결정 실리콘 웨이퍼를 부착시키고 웨이퍼의 상부를 부분적으로 제거하거나 평탄화함으로써 베이스 층(BP)이 형성될 수 있다.
도 4a 및 도 4b를 참조하여 전술된 바와 같이, 메모리 셀 어레이(110)가 형성되는 제1 반도체 층(10)에서 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)이 베이스 층(BP) 상에 제3 방향으로 적층될 수 있고, 적층된 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)을 관통하는 필라들(P)이 형성될 수 있다.
도 6a는 본 개시의 예시적 실시예에 따른 메모리 장치(100_1)의 일부를 제2 방향에 수직한 평면으로 자른 단면을 나타낸다. 도 6a를 참조하면, 메모리 셀 어레이(110)의 외곽에 배치된 컨택 플러그(CP12)를 통해서 제1 반도체 층(10) 및 제2 반도체 층(20) 사이에 도전 경로가 형성될 수 있다. 즉, 도 6a에 도시된 바와 같이, 제3 방향으로 적층된 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)은 상부 절연층(IL10)에 형성된 컨택 플러그(CP11)를 통해서 제1 반도체 층(10)의 상면에 형성된 전도성 패턴(MP11)과 전기적으로 연결될 수 있다. 전도성 패턴(MP11)은 제1 반도체 층(10), 즉 상부 절연층(IL10) 및 베이스 층(BP)을 관통하는 컨택 플러그(CP12)를 통해서 제2 반도체 층(20)에 형성된 전도성 패턴(MP21)과 전기적으로 연결될 수 있고, 결과적으로 제2 반도체 층(20)에 형성된 반도체 소자, 예컨대 트랜지스터(TR)와 전기적으로 연결될 수 있다. 예를 들면, 도 6a에 도시된 바와 같이 메모리 셀 어레이(110)의 외곽에 배치되고 제1 반도체 층(10)을 관통하는 컨택 플러그(CP12)는, 메모리 셀 어레이(110)에 배열된 복수의 워드 라인들(WL1-WL8)을 제2 반도체 층(20)에 형성된 로우 디코더(120)에 대응하는 회로들과 전기적으로 연결하는데 사용될 수 있다.
도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치(100_2)의 일부를 제2 방향에 수직한 평면으로 자른 단면을 나타낸다. 도 6b를 참조하면, 메모리 셀 어레이(110)의 필라들(P) 사이에서 복수의 워드 라인들(WL1 내지 WL8)을 관통하여 형성된 컨택 플러그(CP13)를 통해서, 제1 반도체 층(10) 및 제2 반도체 층(20) 사이에 도전 경로가 형성될 수 있다. 도 6b에 도시된 바와 같이, 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)을 관통하는, 컨택 플러그(CP13) 및 절연막 패턴(IP11)이 형성될 수 있고, 제1 반도체 층(10)을 관통하는 컨택 플러그(CP13)는 제1 반도체 층(10)의 상면에 형성된 전도성 패턴(MP12)과 제2 반도체 층(20)에 형성된 전도성 패턴(MP22)을 전기적으로 연결할 수 있다. 예를 들면, 도 6b에 도시된 바와 같이 메모리 셀 어레이(110)의 필라들(P) 사이에 배치되고 제1 반도체 층(10)을 관통하는 컨택 플러그(CP13)는, 메모리 셀 어레이(110)에 배열된 복수의 비트 라인들을 제2 반도체 층(20)에 형성된 페이지 버퍼(130)에 대응하는 회로들과 전기적으로 연결하는데 사용될 수 있다.
도 6c는 본 개시의 예시적 실시예에 따른 메모리 장치(100_3)의 일부를 제1 방향에 수직한 평면으로 자른 단면을 나타낸다. 도 6c를 참조하면, 메모리 셀 어레이(110)의 워드 라인 컷(WL_CUT)을 관통하여 형성된 컨택 플러그(CP14)를 통해서, 제1 반도체 층(10) 및 제2 반도체 층(20) 사이에 도전 경로가 형성될 수 있다. 도 6c에 도시된 바와 같이, 워드 라인 컷(WL_CUT)을 관통하는 컨택 플러그(CP14)는 제1 반도체 층(10)의 상면에 형성된 전도성 패턴(MP13)과 제2 반도체 층(20)에 형성된 전도성 패턴(MP23)을 전기적으로 연결할 수 있다. 예를 들면, 도 6c에 도시된 바와 같이 메모리 셀 어레이(110)의 워드 라인 컷(WL_CUT)을 관통하는 컨택 플러그(CP14)는, 제1 반도체 층(10)에 형성된 회로의 전원 라인 및 제2 반도체 층(20)에 형성된 회로의 전원 라인을 연결하는데 사용될 수 있다.
도 7a는 본 개시의 예시적 실시예에 따라 제1 및 제2 반도체 층(10, 20)을 포함하는 메모리 장치(100')의 구조를 나타내는 도면이고, 도 7b는 메모리 장치(100')에서 제1 반도체 층(10)과 접하는 제2 반도체 층(20)의 상면을 나타내는 평면도이다. 도 7a에서 제1 및 제2 반도체 층(10, 20)은 설명의 편의를 위하여 제3 방향으로 이격되어 도시되었으나, 도 2 등에 도시된 바와 같이 제1 반도체 층(10)의 하면 및 제2 반도체 층(20)의 상면이 접하고 있음은 이해될 것이다.
전술된 바와 같이, 로우 디코더(120)는 워드 라인들(WL)이 연장된 방향과 수직한 방향(즉, 워드 라인들(WL)이 배열된 방향)으로 연장되는 형상을 가지도록 배치될 수 있고, 페이지 버퍼(130)는 비트 라인들(BL)과 수직한 방향(즉, 비트 라인들(BL)이 배열된 방향)으로 연장되는 형상을 가지도록 배치될 수 있다. 이에 따라, COP 구조의 메모리 장치(100')에서 로우 디코더(120) 및 페이지 버퍼(130)는 제1 반도체 층(10)의 메모리 셀 어레이(110)와 제3 방향으로 중첩되는 면적을 증가시키기 위하여, 도 7a 및 도 7b에 도시된 바와 같이, 로우 디코더(120) 및 페이지 버퍼(130) 각각은 2개 이상의 부분들로서 분리되어 윈드밀(windmill)과 같이 배치될 수 있다. 즉, 도 7a 및 도 7b를 참조하면, 로우 디코더(120)에 대응하는 회로는 제1 및 제2 로우 디코더 회로(RD_1, RD_2)로 분리될 수 있고, 페이지 버퍼(130)에 대응하는 회로 역시 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)로 분리될 수 있다. 예를 들면, 로우 디코더(120)에 대응하는 회로가 제2 방향으로 메모리 셀 어레이(110)와 실질적으로 동일한 길이를 가지고 페이지 버퍼(130)에 대응하는 회로가 제1 방향으로 메모리 셀 어레이(110)와 실질적으로 동일한 길이를 가지는 경우, 로우 디코더(120) 및 페이지 버퍼(130)에 대응하는 회로들은 제1 반도체 층(10)의 메모리 셀 어레이(110)와 제3 방향으로 완전히 중첩되도록 윈드밀과 같이 배치될 수 있다.
도 7b를 참조하면, 제2 반도체 층(20)은, 워드 라인(WL)과 평행한 제1 방향의 가상 라인(Y0-Y0') 및 비트 라인(BL)과 평행한 제2 방향의 가상 라인(X0-X0')이 제1 및 제2 방향과 수직인 제3 방향으로 메모리 셀 어레이(110)와 중첩되는 영역(R0 또는 R0') 내의 점 P0에서 교차할 때, 2개의 가상 라인들(Y0-Y0', X0-X0')에 의해서 구획되는 4개의 영역들(R1 내지 R4)을 포함할 수 있다. 도 7b에 도시된 바와 같이, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 제1 및 제3 영역(R1, R3)에 각각 배치되고, 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 제2 및 제4 영역(R2, R4)에 각각 배치될 수 있다. 예를 들면, 제1 반도체 층(10)의 메모리 셀 어레이(110)와 중첩되는 제2 반도체 층(20)의 영역이 도 7b의 영역(R0)인 경우, 제1 내지 제4 영역(R1 내지 R4)은 메모리 셀 어레이(110)와 완전히 중첩될 수 있고, 이에 따라 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 제3 방향으로 메모리 셀 어레이(110)와 완전히 중첩될 수 있다. 다른 예시로서, 제1 반도체 층(10)의 메모리 셀 어레이(110)와 중첩되는 제2 반도체 층(20)의 영역이 도 7b의 영역(R0')인 경우, 제1 내지 제4 영역(R1 내지 R4)의 일부가 메모리 셀 어레이(110)와 중첩될 수 있고, 이에 따라 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 제3 방향으로 메모리 셀 어레이(110)와 중첩되지 아니한 부분을 포함할 수도 있다.
도 7b의 예시에서, 제1 내지 제4 영역(R1 내지 R4)은 실질적으로 동일한 면적을 가질 수 있다. 즉, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)의 면적은 동일할 수 있고, 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)의 면적이 동일할 수 있다. 또한, 점 P0를 중심으로, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 대칭적으로 배치될 수 있고, 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2) 역시 대칭적으로 배치될 수 있다.
도 1의 주변 회로(140)는 제2 반도체 층(20)에서 회로들(RD_1, RD_2, PB_1, PB_2)이 배치되지 아니한 영역에 배치될 수 있고, 도 7b에 도시된 바와 같이 제2 반도체 층(20)에서 주변 회로(140)가 배치될 수 있는 영역은 제한적일 수 있다. 예를 들면, 주변 회로(140)에 포함된 회로들 중 상대적으로 넓은 연속적인 공간에 배치될 필요가 있는 회로는 메모리 셀 어레이(110)와 중첩되지 아니하는 부분을 가질 수 있다. 이에 따라 도 7a의 메모리 장치(100')가 제3 방향과 수직한 평면에서 차지하는 면적은 증가할 수 있고, 결과적으로 하나의 웨이퍼에서 제조될 수 있는 메모리 장치(100')의 개수는 감소할 수 있다. 이하에서, 도 8 내지 도 17을 참조하여, 본 개시의 예시적 실시예들에 따라 제2 반도체 층(20)에서 주변 회로(140)가 배치된 메모리 장치의 예시들이 상세하게 설명될 것이다.
도 8은 본 개시의 예시적 실시예에 따른 주변 회로(140a)를 나타내는 블록도이다. 도 1 및 도 2를 참조하여 전술된 바와 같이, 주변 회로(140a)는 메모리 장치(100)에서 메모리 셀 어레이(110), 로우 디코더(120) 및 페이지 버퍼(130)를 제외한 회로들을 포함할 수 있다. 도 8에 도시된 바와 같이, 주변 회로(140a)는 컬럼 로직(141), 내부 전압 생성부(142_1), 고전압 생성부(142_1), 프리-디코더(143), 온도 센서(144), 커맨드 디코더(145), 어드레스 디코더(146), 무빙 존 제어부(147), 스케쥴러(148) 및 테스트/측정 회로(149)를 포함할 수 있다. 도 8에 도시된 주변 회로(140a)의 구성요소들은 예시일 뿐이며, 본 개시의 예시적 실시예에 따라 주변 회로(140a)는 도 8에 도시되지 아니한 구성요소를 더 포함할 수도 있고, 도 8에 도시된 바와 상이한 구성요소를 포함할 수도 있다. 이하에서, 도 8은 도 1을 참조하여 설명될 것이다.
컬럼 로직(141)은 페이지 버퍼(130)를 구동하기 위한 신호, 예컨대 도 1의 페이지 버퍼 제어 신호(C_PB)를 생성할 수 있다. 프리-디코더(143)는 로우 디코더(120)를 구동하기 위한 신호, 예컨대 로우 디코더(120)가 출력하는 신호의 타이밍을 결정하기 위한 신호를 생성할 수 있다. 내부 전압 생성부(142_1)는 메모리 장치(100)의 내부에서 사용되는 전압들, 예를 들면 워드 라인 및 비트 라인에 인가되는 전압들, 기준(reference) 전압들 및 전원 전압들을 생성할 수 있다. 고전압 생성부(142_1)는 전하 펌프, 레귤레이터 등을 포함할 수 있고, 메모리 셀 어레이(110)의 메모리 셀을 프로그램하거나 소거하기 위하여 사용되는 높은 전압들을 생성할 수 있다. 온도 센서(144)는 메모리 장치(100)의 온도를 감지할 수 있고, 감지된 온도에 대응하는 신호를 출력할 수 있다.
커맨드 디코더(145)는 메모리 장치(100)의 외부로부터 수신한 커맨드 신호(CMD)를 래치하고 디코딩할 수 있고, 디코딩된 커맨드에 따라 메모리 장치의 동작 모드를 설정할 수 있다. 어드레스 디코더(146)는 메모리 장치(100)의 외부로부터 수신한 어드레스 신호(ADDR)를 래치하고 디코딩할 수 있고, 디코딩된 어드레스에 따라 선택된 메모리 블록을 활성화할 수 있다. 무빙 존 제어부(147)는 메모리 셀 어레이(110)에 포함된 스트링들에 다양한 전압을 인가하는 동작을 제어할 수 있고, 스케줄러(148)는 프로세서 또는 스테이트 머신을 포함할 수 있고, 커맨드에 의해서 설정된 모드에 따라 적절한 타이밍에 복수의 제어 신호들을 생성할 수 있다.
테스트/측정 회로(149)는 메모리 장치(100)의 제조과정에서 메모리 장치(100)의 특성을 파악하기 위한 정보를 제공할 목적으로 메모리 장치(100)의 특성을 테스트하거나 측정할 수 있다. 또한, 테스트/측정 회로(149)는 메모리 장치(100)의 외부로부터 수신되는 커맨드 신호(CMD)에 의해서 동작할 수 있고, 메모리 장치(100)를 포함하는 시스템은 동작 초기에 메모리 장치(100)의 특성에 관한 정보를 얻기 위하여 테스트 및 측정 회로(149)를 사용할 수 있다.
도 8에 도시된 주변 회로(140a)의 구성요소들에 대응하는 회로들은 도 1의로우 디코더(120) 및 페이지 버퍼(130)와 함께 도 2 또는 도 7a의 제2 반도체 층(20)에 배치될 수 있다.
도 9a 내지 도 9d는 본 개시의 예시적 실시예들에 따라 도 7a의 제2 반도체 층(20)의 예시들(20a, 20b, 20c, 20d)를 나타내는 도면이다. 구체적으로 도 9a 내지 도 9d는 제2 반도체 층(20a, 20b, 20c, 20d)의 상면을 개략적으로 나타낸다. 도 7a 및 도 7b를 참조하여 전술된 바와 같이, 제2 반도체 층(20)의 상면은 제1 반도체 층(10)의 하면과 접할 수 있고, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 제1 및 제3 영역(R1, R3)에 각각 배치될 수 있고, 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 제2 및 제4 영역(R2, R4)에 각각 배치될 수 있다. 도 9a의 제2 반도체 층(20a)은 점 P1에서 교차하는 가상 라인(Y1-Y1', X1-X1')에 의해서 제1 내지 제4 영역들(R1a 내지 R4a)로 구획될 수 있고, 도 9b의 제2 반도체 층(20b)은 점 P2에서 교차하는 가상 라인(Y2-Y2', X2-X2')에 의해서 제1 내지 제4 영역들(R1b 내지 R4b)로 구획될 수 있고, 도 9c의 제2 반도체 층(20c)은 점 P3에서 교차하는 가상 라인(Y3-Y3', X3-X3')에 의해서 제1 내지 제4 영역들(R1c 내지 R4c)로 구획될 수 있고, 도 9d의 제2 반도체 층(20d)은 점 P4에서 교차하는 가상 라인(Y4-Y4', X4-X4')에 의해서 제1 내지 제4 영역들(R1d 내지 R4d)로 구획될 수 있다.
도 9a 내지 도 9d를 참조하면, 본 개시의 예시적 실시예에 따라, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)가 비대칭적으로 배치될 수 있고, 그리고/또는 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 비대칭적으로 배치될 수 있다. 예를 들면, 도 9a에 도시된 바와 같이 제1 및 제2 로우 디코더 회로(RD_1, RD_2)가 각각 배치되는 제1 및 제3 영역(R1a, R3a)은 상이한 면적을 가질 수 있고, 그리고/또는 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 배치되는 제2 및 제4 영역(R2a, R4a)은 상이한 면적을 가질 수 있다. 즉, 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 상이한 면적을 가질 수 있다. 또한, 도 9b에 도시된 바와 같이, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)가 각각 배치되는 제2 및 제4 영역(R2b, R4b) 역시 상이한 면적을 가질 수 있고, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 상이한 면적을 가질 수 있다.
도 9a를 참조하면, 도 1의 주변 회로(140)를 배치하기 위한 상대적으로 넓은 연속적인 영역이 확보될 수 있고, 주변 회로(PC)는 제1 및 제4 영역(R1a 내지 R4a) 중 하나 이상(예컨대, 제3 및 제4 영역(R3a, R4a))에 연속적으로 배치될 수 있다. 또한, 도 9b를 참조하면, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)가 비대칭적으로 배치되고 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 비대칭적으로 배치됨에 따라, 주변 회로(PC)는 제1 내지 제4 영역(R1b 내지 R4b) 중 하나(예컨대, 제3 영역(R3b))에 배치될 수 있다. 즉, 제1 내지 제4 영역은 주변 회로(PC)의 배치를 고려하여 구획될 수 있고, 구획된 제1 내지 제4 영역에 회로들(RD_1, RD_2, PB_1, PB_2)이 각각 배치될 수 있다. 예를 들면, 도 9a의 제1 내지 제4 영역(R1a 내지 R4a)이 메모리 셀 어레이와 완전히 중첩되는 경우, 제1 내지 제4 영역(R1a 내지 R4a)은 주변 회로(PC)가 메모리 셀 어레이와 완전히 중첩되도록 구획될 수 있다.
본 개시의 예시적 실시예에 따라, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 이격 거리가 최대가 되도록 배치되거나 서로 인접하게 배치될 수 있다. 또한 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 이격 거리가 최대가 되도록 배치되거나 서로 인접하게 배치될 수 있다. 예를 들면, 도 9a 및 도 9b에 도시된 바와 같이 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 서로 인접하게, 즉 점 P2 또는 점 P3에 인접하게 배치될 수도 있고, 도 9c 및 도 9d에 도시된 바와 같이 제1 및 제2 로우 디코더 회로(RD_1, RD_2)는 이격 거리가 최대가 되도록 배치될 수도 있다. 비록 도 9a 내지 도 9d에서 이격 거리가 최대가 되도록 배치된 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 도시되었으나, 본 개시의 예시적 실시예에 따라 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 서로 인접하게 배치될 수도 있다. 즉, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 주변 회로(PC)를 위한 영역을 제공하도록 제1 내지 제4 영역들에서 각각 배치될 수 있다.
도 9c 및 도 9d를 참조하면, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)가 이격 거리가 최대가 되도록 배치되고 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 이격 거리가 최대가 되도록 배치된 경우, 주변 회로(PC)는 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 배치되지 아니한 영역에 배치될 수 있다. 예를 들면, 도 9c에 도시된 바와 같이, 주변 회로(PC)는, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 배치되지 아니한 제2 반도체 층(20c)의 영역 전체에 배치될 수 있다. 또한, 도 9d에 도시된 바와 같이, 주변 회로(PC)는, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)가 배치되지 아니한 제2 반도체 층(20d)의 영역 중 일부에 배치될 수도 있다.
상이한 면적을 가지는 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)는 상이한 개수의 반도체 소자들을 각각 포함할 수 있다. 예를 들면, 도 9a에 도시된 바와 같이 제4 영역(R4a)에 배치된 제2 페이지 버퍼 회로(PB_2)가 제2 영역(R2a)에 배치된 제1 페이지 버퍼 회로(PB_1) 보다 큰 면적을 가지는 경우, 제2 페이지 버퍼 회로(PB_2)는 제1 페이지 버퍼 회로(PB_1)보다 많은 반도체 소자들을 포함할 수 있다. 즉, 제2 페이지 버퍼 회로(PB_2)에 전기적으로 연결된 비트 라인의 개수는 제1 페이지 버퍼 회로(PB_1)에 전기적으로 연결된 비트 라인의 개수보다 많을 수 있다.
예를 들면, 메모리 셀 어레이(110)의 한 페이지의 크기가 16 KB인 경우, 제2 영역(R2a)의 제1 페이지 버퍼 회로(PB_1)는 4 KB의 데이터를 처리할 수 있는 한편, 제4 영역(R4a)의 제2 페이지 버퍼 회로(PB_2)는 12 KB의 데이터를 처리할 수 있다.
제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)와 유사하게, 상이한 면적을 가지는 제1 및 제2 로우 디코더 회로(RD_1, RD_2) 역시 상이한 수의 반도체 소자들을 각각 포함할 수 있다. 예를 들면, 도 9b에 도시된 바와 같이 제1 영역(R1b)에 배치된 제1 로우 디코더 회로(RD_1)가 제3 영역(R3b)에 배치된 제2 로우 디코더 회로(RD_2)보다 큰 면적을 가지는 경우, 제1 로우 디코더 회로(RD_1)는 제2 로우 디코더 회로(RD_2)보다 많은 반도체 소자들을 포함할 수 있다. 즉, 제1 로우 디코더 회로(RD_1)에 전기적으로 연결된 워드 라인의 개수는 제2 로우 디코더 회로(RD_2)에 전기적으로 연결된 워드 라인의 개수보다 많을 수 있다.
도 10a 내지 도 10c는 본 개시의 예시적 실시예에 따라 도 7a의 제2 반도체 층(20)의 예시들(20e, 20f, 20g)을 나타내는 도면이다. 구체적으로, 도 10a 내지 도 10c는 도 9a 내지 도 9d와 같이, 제2 반도체 층(20e, 20f, 20g)의 상면을 개략적으로 나타낸다. 도 10a의 제2 반도체 층(20e)은 가상 라인(Y5-Y5', X5-X5')에 의해서 제1 내지 제4 영역들(R1e 내지 R4e)로 구획될 수 있고, 도 10b의 제2 반도체층(20f)은 가상 라인(Y6-Y6', X6-X6')에 의해서 제1 내지 제4 영역들(R1f 내지 R4f)로 구획될 수 있으며, 도 10c의 제2 반도체층(20g)은 가상 라인(Y7-Y7', X7-X7')에 의해서 제1 내지 제4 영역들(R1g 내지 R4g)로 구획될 수 있다.
본 개시의 예시적 실시예에 따라, 도 1의 주변 회로(140)는 제2 반도체 층(20e, 20f, 20g)에 분할되어 배치될 수 있다. 즉, 주변 회로(140)는 도 8에 도시된 주변 회로의 예시적인 구성요소들 중 하나 이상에 각각 대응하는 복수의 서브 회로들을 포함할 수 있고, 복수의 서브 회로들은 제2 반도체 층의 제1 내지 제4 영역 중 적어도 2개에 분리되어 각각 배치될 수 있다.
도 10a를 참조하면, 주변 회로(140)는 제1 및 제2 서브 회로(PC_1, PC_2)를 포함할 수 있고, 제1 및 제2 서브 회로(PC_1, PC_2)는 제2 반도체 층(20e)에 분리되어 배치될 수 있다. 즉, 제1 서브 회로(PC_1)는 제1 및 제2 영역(R1e, R2e) 중 제1 로우 디코더 회로(RD_1) 및 제1 페이지 버퍼(PB_1)가 배치되지 아니한 영역의 전체에 배치될 수 있고, 제2 서브 회로(PC_2)는 제3 및 제4 영역(R3e, R4e) 중 제2 로우 디코더(RD_2) 및 제2 페이지 버퍼(PB_2)가 배치되지 아니한 영역의 전체에 배치될 수 있다.
도 10b를 참조하면, 도 10a의 예시와 상이하게, 제1 서브 회로(PC_1)는 제1 및 제2 영역(R1f, R2f) 중 제1 로우 디코더 회로(RD_1) 및 제1 페이지 버퍼(PB_1)가 배치되지 아니한 영역 중 일부에 배치될 수 있고, 제2 서브 회로(PC_2)는 제3 및 제4 영역(R3f, R4f) 중 제2 로우 디코더(RD_2) 및 제2 페이지 버퍼(PB_2)가 배치되지 아니한 영역 중 일부에 배치될 수 있다.
도 10c를 참조하면, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2) 중 적어도 하나는 제1 반도체 층(10)의 메모리 셀 어레이(110)와 중첩되지 아니하는 부분을 포함할 수 있다. 즉, 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2) 중 적어도 하나는 제1 반도체 층(10)의 메모리 셀 어레이(110)와 중첩되는 제2 반도체 층(20g)의 영역(R0'')에 배치되지 아니하는 부분을 포함할 수 있다. 예를 들면, 도 10c에 도시된 바와 같이, 제2 페이지 버퍼(PB_2)는 영역(R0'') 내에 배치되지 아니하는 부분을 포함할 수 있다. 또한, 제1 및 제2 서브 회로(PC_1, PC_2) 중 적어도 하나는 제1 반도체 층(10)의 메모리 셀 어레이(110)와 중첩되는 제2 반도체 층(20g)의 영역(R0'')에 배치되지 아니하는 부분을 포함할 수 있다. 예를 들면, 도 10c에 도시된 바와 같이, 제2 서브 회로(PC_2)는 영역(R0'') 내에 배치되지 아니하는 부분을 포함할 수 있다.
본 개시의 예시적 실시예들에 따라 제1 및 제2 서브 회로(PC_1, PC_2)에 배치되는 주변 회로(140)의 구성요소는 다양하게 결정될 수 있다. 예를 들면, 제1 및 제2 서브 회로(PC_1, PC_2)는, 상이한 기능을 수행하도록 구성된 회로들을 각각 포함할 수도 있고, 중복된 기능을 수행하도록 구성된 회로들을 각각 포함할 수도 있으며, 동일한 회로들을 각각 포함할 수도 있다. 제1 및 제2 로우 디코더 회로(RD_1, RD_2)와 제1 및 제2 페이지 버퍼 회로(PB_1, PB_2)에 의해서 분할된 영역들에 주변 회로(140)의 분리된 서브 회로들을 배치함으로써, 주변 회로(140)에서 메모리 셀 어레이(110)와 중첩되지 아니한 제2 반도체 층(20e, 20f, 20g)의 영역에 배치된 부분은 제거되거나 감소할 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 도 7a의 제2 반도체 층(20)의 예시(20h)를 나타내는 도면이다. 도 11의 제2 반도체 층(20h)은 가상 라인(Y8-Y8', X8-X8')에 의해서 제1 내지 제4 영역들(R1h 내지 R4h)로 구획될 수 있다. 도 11을 참조하면, 본 개시의 예시적 실시예에 따라, 제1 내지 제4 영역(R1h 내지 R4h) 중 하나에 배치된 로우 디코더 회로 또는 페이지 버퍼 회로는 분리되어 배치될 수 있다. 예를 들면, 도 11에 도시된 바와 같이, 페이지 버퍼 회로들(PB_1a, PB_1b)은 제2 반도체 층(20h)의 제2 영역(R2h)에 분리되어 배치될 수 있고, 페이지 버퍼 회로들(PB_2a, PB_2b)은 제2 반도체 층(20h)의 제4 영역(R4h)에 분리되어 배치될 수 있다.
하나의 영역에 분리되어 배치된 로우 디코더 회로들 또는 페이지 버퍼 회로들은 메모리 셀 어레이(110)의 상이한 영역들을 각각 제어할 수 있다. 예를 들면, 도 7a의 제1 반도체 층(10)에 형성된 메모리 셀 어레이(110)는, 도 11의 제1 및 제4 영역(R1h, R4h)과 중첩되는 제1 서브 어레이 및 제2 및 제3 영역(R2h, R3h)과 중첩되는 제2 서브 어레이를 포함할 수 있다. 제2 영역(R2h)에 포함된 페이지 버퍼회로들(PB_1a, PB_1b) 중 제1 영역(R1h)에 인접하게 배치된 페이지 버퍼 회로(PB_1a)는 제1 및 제4 영역(R1h, R4h)와 중첩되는 메모리 셀 어레이(110)의 제1 서브 어레이를 제어하도록 구성될 수 있고, 제2 영역(R2h)의 다른 페이지 버퍼 회로(PB_1b)는 제2 및 제3 영역(R2h, R3h)와 중첩되는 메모리 셀 어레이(110)의 제2 서브 어레이를 제어하도록 구성될 수 있다. 유사하게, 제4 영역(R4h)에 포함된 페이지 버퍼 회로들(PB_2a, PB_2b) 중 제3 영역(R3h)에 인접하게 배치된 페이지 버퍼 회로(PB_2b)는 제2 서브 어레이를 제어하도록 구성될 수 있고, 제4 영역(R4h)의 다른 페이지 버퍼 회로(PB_2a)는 제1 서브 어레이를 제어하도록 구성될 수 있다. 도 11에 도시된 바와 같이, 도 1의 주변 회로(140)를 구성하는 서브 회로들(PC_1a, PC_1b, PC_2a, PC_2b)은 로우 디코더 회로들(RD_1, RD_2) 및 페이지 버퍼 회로들(PB_1a, PB_1b, PB_2a, PB_2b)이 배치되지 아니한 영역들에 각각 배치될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치(200)를 나타내는 블록도이다. 도 1의 메모리 장치(100)와 비교할 때, 도 12의 메모리 장치(200)는 복수의 메모리 셀 어레이들(210, 250)을 포함할 수 있고, 복수의 메모리 셀 어레이들(210, 250)에 대응하는 복수의 로우 디코더들(220, 260) 및 복수의 페이지 버퍼들(230, 270)을 포함할 수 있다. 주변 회로(240)는 복수의 메모리 셀 어레이들(210, 250), 복수의 로우 디코더들(220, 260) 및 복수의 페이지 버퍼들(230, 270)을 제외한, 메모리 장치(200)에 포함된 구성요소들을 지칭할 수 있다.
도 12를 참조하면, 메모리 장치(200)는 독립적으로 제어되는 복수의 메모리 셀 어레이들(210, 250)을 포함할 수 있다. 복수의 메모리 셀 어레이들(210, 250) 각각은, 복수의 로우 디코더들(220, 260)에 의해서 서로 독립적으로 워드 라인이 활성화될 수 있고, 복수의 페이지 버퍼들(230, 270)을 통해서 서로 독립적으로 동작(예컨대, 기입 동작, 독출 동작)이 제어될 수 있다. 이와 같이, 메모리 장치(200)에서, 서로 독립적으로 제어됨으로써 특정 동작을 병렬적으로 수행하거나 상이한 동작을 수행할 수 있는 메모리 셀 어레이의 단위는 플레인(plane)으로 지칭될 수 있다. 도 12의 예시에서, 메모리 셀 어레이(210) 및 메모리 셀 어레이(250)는 상이한 플레인들에 각각 포함된 것으로서 지칭될 수 있다.
도 12를 참조하면, 주변 회로(240)는 메모리 장치(200) 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 수신하는 한편, 플레인에 대응하는 신호들을 생성할 수 있다. 즉, 주변 회로(240)는, 메모리 셀 어레이(210)를 위하여 제1 구동 전압(V_X1), 제1 로우 어드레스(A_X1), 제1 페이지 버퍼 제어 신호(C_PB1)를 생성할 수 있고, 메모리 셀 어레이(250)를 위하여 제2 구동 전압(V_X2), 제2 로우 어드레스(A_X2), 제2 페이지 버퍼 제어 신호(C_PB2)를 생성할 수 있다. 본 개시의 예시적 실시예에 따라, COP 구조에서 로우 디코더, 페이지 버퍼뿐만 아니라 주변 회로의 전부 혹은 일부가 메모리 셀 어레이와 중첩됨으로써, 복수의 플레인들을 포함하는 메모리 장치는 더욱 향상된 집적도를 가질 수 있다. 또한, 후술되는 바와 같이 인접한 플레인들에 대응하는 로우 디코더들 및 페이지 버퍼들을 연관시켜 배치함으로써 주변 회로를 배치하기 위한 영역이 용이하게 확보될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 도 12의 메모리 장치(200)의 구조를 개략적으로 나타낸다. 도 2를 참조하여 전술된 바와 같이, 메모리 장치(200)는, 로우 디코더 회로들(RD_11, RD_12, RD_12, RD_22) 페이지 버퍼 회로들(PB_11, PB_12, PB_21, PB_22)이 형성된 제2 반도체 층(40) 상에 적층된 제1 반도체 층(30)에 메모리 셀 어레이들(210, 250)이 형성되는 COP 구조를 가질 수 있다. 또한, 도 7a 및 도 7b를 참조하여 전술된 바와 같이, 도 12의 로우 디코더들(220, 260)에 대응하는 회로들 및 페이지 버퍼들(230, 270)에 대응하는 회로들은 제2 반도체 층(40)에서 분리되어 배치될 수 있다. 도 13에서 제1 및 제2 반도체 층(30, 40)은 설명의 편의를 위하여 제3 방향으로 이격되어 도시되었으나, 도 2 등에 도시된 바와 같이 제1 반도체 층(30)의 하면 및 제2 반도체 층(40)의 상면이 접하고 있음은 이해될 것이다.
도 13에 도시된 바와 같이, 제1 반도체 층(30)의 제1 메모리 셀 어레이(210)와 중첩되는 제2 반도체 층(40)의 제1 플레인 영역(R10)에, 도 12의 로우 디코더(220)에 대응하는 로우 디코더 회로들(RD_11, RD_12) 및 도 12의 페이지 버퍼(230)에 대응하는 페이지 버퍼 회로들(PB_11, PB_12)이 배치될 수 있다. 또한, 제1 반도체 층(30)의 제2 메모리 셀 어레이(250)와 중첩되는 제2 반도체 층(40)의 제2 플레인 영역(R20)에, 도 12의 로우 디코더(260)에 대응하는 로우 디코더 회로들(RD_21, RD_22) 및 도 12의 페이지 버퍼(270)에 대응하는 페이지 버퍼 회로들(PB_21, PB_22)이 배치될 수 있다.
비록 도 12 및 도 13은 2개의 플레인들을 포함하는 메모리 장치(200)가 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 아니하며, 본 개시의 예시적 실시예에 따라 메모리 장치는 3개 이상의 플레인들을 포함할 수 있다. 예를 들면, 메모리 장치는 도 13의 제1 및 제2 방향으로 배열된 4개 이상의 플레인들을 포함할 수도 있고, 제1 또는 제2 방향으로 직렬 배치된 3개 이상의 플레인들을 포함할 수도 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따라 도 13의 메모리 장치(200)에서 제1 반도체 층(30)과 접하는 제2 반도체 층(40)의 예시들(40a, 40b)의 상면들을 개략적으로 나타낸다.
도 14a 및 도 14b에 도시된 바와 같이, 본 개시의 예시적 실시예에 따라 로우 디코더 회로들(RD_11, RD_12, RD_22, RD_21) 및 페이지 버퍼 회로들(PB_11, PB_12, PB_21, PB_22)은 제1 및 제2 플레인 영역(R10, R20)의 경계(IF)를 중심으로 제2 반도체 층(40a 또는 40b)에서 대칭적으로 배치될 수 있다. 이에 따라, 제1 및 제2 플레인 영역(R10, R20)의 경계(IF)의 적어도 일부를 포함하는, 상대적으로 넓은 연속적인 영역이 발생할 수 있고, 도 12의 주변 회로(240)가 그러한 연속적인 영역에 배치될 수 있다.
도 14a를 참조하면, 제1 플레인 영역(R10)에 배치된 로우 디코더 회로들(RD_11, RD_12) 및 제2 플레인 영역(R20)에 배치된 로우 디코더 회로들(RD_21, RD_22)은 제2 반도체 층(40a)에서 경계(IF)를 중심으로 대칭적으로 배치될 수 있다. 또한, 제1 플레인 영역(R10)에 배치된 페이지 버퍼 회로들(PB_11, PB_12) 및 제2 플레인 영역(R20)에 배치된 페이지 버퍼 회로들(270)은 제2 반도체 층(40a)에서 은 경계(IF)를 중심으로 대칭적으로 배치될 수 있다. 이에 따라, 도 12의 주변 회로(240)에 대응하는 주변 회로(PC)는 경계(IF)의 적어도 일부를 포함하는 연속적인 제2 반도체 층(40a)의 영역에 배치될 수 있다.
도 14b를 참조하면, 경계(IF)의 적어도 일부를 포함하는 연속적인 영역의 면적이 증가하도록, 제1 플레인 영역(R10)의 페이지 버퍼 회로들(PB_11, PB_12) 및 로우 디코더 회로들(RD_11, RD_12)은 비대칭적으로 배치될 수 있고, 제2 플레인 영역(R20)의 페이지 버퍼 회로들(PB21, PB_22) 및 로우 디코더 회로들(RD_21, RD_22)은 비대칭적으로 배치될 수 있다. 또한, 제1 플레인 영역(R10)의 페이지 버퍼 회로들(PB_11, PB_12)은 이격 거리가 최대가 되도록 배치될 수 있고, 제1 플레인 영역(R10)의 로우 디코더 회로들(RD_11, RD_12) 역시 이격 거리가 최대가 되도록 배치될 수 있다. 유사하게, 제2 플레인 영역(R20)의 페이지 버퍼 회로들(PB_21, PB_22)은 이격 거리가 최대가 되도록 배치될 수 있고, 제2 플레인 영역(R20)의 로우 디코더 회로들(RD_21, RD_22) 역시 이격 거리가 최대가 되도록 배치될 수 있다. 이에 따라, 제1 및 제2 영역(R10, R20)의 경계(IF)의 적어도 일부를 포함하는 연속적인 영역은 상대적으로 넓은 면적을 가질 수 있고, 주변 회로(PC)는 경계(IF)의 적어도 일부를 포함하는 그러한 영역에 배치될 수 있다.
도 15는 본 개시의 예시적 실시예에 따라 도 13의 메모리 장치(200)에서 제1 반도체 층(30)과 접하는 제2 반도체 층(40)의 예시(40c)의 상면들을 개략적으로 나타낸다. 도 15를 참조하면, 도 12의 주변 회로(240)에 대응하는 회로들은 제1 및 제2 플레인 영역(R10, R20)의 경계(IF) 중 적어도 일부를 포함하는 영역뿐만 아니라, 제2 반도체 층(40c)의 제1 플레인 영역(R10) 또는 제2 플레인 영역(R20)에도 배치될 수 있다. 즉, 도 15에 도시된 바와 같이, 도 12의 주변 회로(240)를 구성하는 서브 회로들 중 서브 회로(PC_20)는 제2 반도체 층(40c)의 제1 플레인 영역(R10)에 배치될 수 있고, 서브 회로(PC_30)는 제2 반도체 층(40c)의 제2 플레인 영역(R20)에 배치될 수 있다. 도 16a 내지 도 16d를 참조하여 후술되는 바와 같이, 도 12의 주변 회로(240)를 구성하는 서브 회로들(PC_10, PC_20, PC_30)은 다양하게 결정될 수 있다.
도 16a 내지 도 16d는 본 개시의 예시적 실시예들에 따라 도 12의 주변 회로(240)의 배치의 예시들을 나타낸다. 도 12의 주변 회로(240)는 도 8에 도시된 구성요소들을 포함할 수 있으며, 비록 도 16a 내지 도 16d의 예시들에서 주변 회로(240)의 구성요소들 중 일부만이 도시되었으나, 도시되지 아니한 주변 회로(240)의 구성요소들이 도시된 구성요소들과 함께 배치될 수 있음은 이해될 것이다.
도 16a를 참조하면, 본 개시의 예시적 실시예에 따라, 서로 분리되어 제2 반도체 층(40d)에 배치된 주변 회로(240)의 서브 회로들(PC_10, PC_20, PC_30)은 서로 다른 기능을 하도록 구성된 회로들을 각각 포함할 수 있다. 예를 들면, 도 16a에 도시된 바와 같이, 서브 회로(PC_10)는 커맨드 디코더(145), 어드레스 디코더(146), 무빙 존 제어부(147) 및 스케줄러(148) 각각에 대응하는 회로들을 포함할 수 있고, 서브 회로(PC_20)는 내부 전압 발생부(142_1)에 대응하는 회로를 포함할 수 있고, 서브 회로(PC_30)는 고전압 발생부(142_2)에 대응하는 회로를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 주변 회로(240)의 구성요소들 중 도 12의 제1 및 제2 메모리 셀 어레이(210, 250)에 공통적으로 사용되는 구성요소에 대응하는 회로는, 제1 및 제2 플레인 영역(R10, R20)의 경계(IF) 중 적어도 일부를 포함하는 제2 반도체 층(40d)의 영역에 배치될 수 있다. 예를 들면, 도 16a에 도시된 바와 같이, 서브 회로(PC_10)는 커맨드 디코더(145) 및 어드레스 디코더(146)에 대응하는 회로들을 포함할 수 있고, 제1 플레인 영역(R10)에 배치된 로우 디코더 회로들(RD_11, RD_12) 및 페이지 버퍼 회로들(PB_11, PB_12), 제2 플레인 영역(R20)에 배치된 로우 디코더 회로들(RD_21, RD_22) 및 페이지 버퍼 회로들(PB_21, PB_22)은 서브 회로(PC_10)에 포함된 회로들은 서브 회로(PC_10)에 포함된 회로들에 의해서 공통적으로 제어될 수 있다.
도 16b를 참조하면, 본 개시의 예시적 실시예에 따라, 서로 분리되어 제2 반도체 층(40e)에 배치된 주변 회로(240)의 서브 회로들(PC_10, PC_20, PC_30)은 동일한 기능을 수행하도록 구성된 회로, 즉 중복된 회로를 각각 포함할 수 있다. 예를 들면, 도 16b에 도시된 바와 같이, 서브 회로(PC_10)는 커맨드 디코더(145), 어드레스 디코더(146), 전압 생성부(142) 및 스케줄러(148) 각각에 대응하는 회로들을 포함할 수 있는 한편, 서브 회로들(PC_20, PC_30)은 무빙 존 제어부들(147_1, 147_2)에 대응하는 회로들을 각각 포함할 수 있다.
도 16c를 참조하면, 본 개시의 예시적 실시예에 따라, 주변 회로(240)의 구성요소들 중, 도 12의 제1 및 제2 메모리 셀 어레이(210, 250)에 대한 동일한 동작을 수행하도록 구성된 회로가, 제2 반도체 층(40f)의 제1 및 제2 플레인 영역(R10, R20) 각각에 배치될 수 있다. 예를 들면, 도 16c에 도시된 바와 같이, 제1 플레인 영역(R10)에 배치된 서브 회로(PC_20)는 제1 메모리 셀 어레이(210)의 동작에 관여하는 전압 생성부(142'_1) 및 스케줄러(148_1)에 대응하는 회로들을 포함할 수 있고, 제2 플레인 영역(R20)에 배치된 서브 회로(PC_30)는 제2 메모리 셀 어레이(250)의 동작에 관여하는 전압 생성부(142'_2) 및 스케줄러(148_2)에 대응하는 회로들을 포함할 수 있다. 즉, 제1 플레인 영역(R10)의 전압 생성부(142'_1)는 제1 메모리 셀 어레이(210)의 동작에 사용되는 전압들을 생성할 수 있고, 스케줄러(148_1)는 제1 메모리 셀 어레이(210)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다. 또한, 제2 플레인 영역(R20)의 전압 생성부(142'_2)는 제2 메모리 셀 어레이(250)의 동작에 사용되는 전압들을 생성할 수 있고, 스케줄러(148_2)는 제2 메모리 셀 어레이(250)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다. 한편, 제1 및 제2 플레인 영역(R10, R20)의 경계(IF) 중 일부를 포함하는 제2 반도체 층(40f)의 영역에 배치된 서브 회로(PC_10)는 제1 및 제2 메모리 셀 어레이(210, 250)에 공통적으로 사용되는 커맨드 디코더(145) 및 어드레스 디코더(146)에 대응하는 회로들을 포함할 수 있다.
도 16d를 참조하면, 주변 회로(240)의 서브 회로들(PC_10, PC_20, PC_30) 중 적어도 하나는 테스트 및 측정 회로(149_1 또는 149_2)를 포함할 수 있다. 전술된 바와 같이, 테스트 및 측정 회로(149_1 또는 149_2)는 도 12의 메모리 장치(200)의 특성에 관한 정보를 나타내는 신호를 출력할 수 있다. 도 16d에 도시된 바와 같이 2개의 테스트 및 측정 회로들(149_1, 149_2)이 서브 회로들(PC_20, PC_30)에 각각 포함될 수도 있고, 도 16d에 도시된 예시와 상이하게 하나의 테스트 및 측정 회로가 서브 회로들(PC_10, PC_20, PC_30) 중 하나에 포함될 수도 있다.
도 17은 본 개시의 예시적 실시예에 따라 도 12의 주변 회로(240)의 배치의 예시들을 나타낸다. 도 14 및 도 15를 참조하여 전술된 바와 같이, 도 12의 로우 디코더들(220, 260) 및 페이지 버퍼들(230, 270)에 대응하는 회로들은 제1 및 제2 플레인 영역(R10, R20)의 경계(IF)를 중심으로 제2 반도체 층(40h)에서 대칭적으로 배치될 수 있다.
본 개시의 예시적 실시예에 따라, 하나의 플레인 영역(R10 또는 R20)에 배치된 회로들은, 도 9a 및 도 9b를 참조하여 전술된 바와 같이, 비대칭적으로 배치될 수 있다. 즉, 도 17에 도시된 바와 같이, 제1 플레인 영역(R10)에 배치된 페이지 버퍼 회로들(PB_11, PB_12)은 비대칭적으로 배치될 수 있다. 이에 따라, 도 14에 도시된 예시와 비교할 때, 도 17의 제2 반도체 층(40h)에서 제1 및 제2 플레인 영역(R10, R20)의 경계(IF) 중 일부를 포함하는 보다 넓은 영역이 도 12의 주변 회로(240)의 배치를 위하여 제공될 수 있다.
도 18은 본 개시의 예시적 실시예들에 따른 메모리 장치를 포함하는 메모리 카드(1200) 및 호스트(110)를 포함하는 메모리 카드 시스템(1000)을 나타내는 블록도이다.
호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이 때, 메모리 카드(1200)에 포함된 메모리 장치(1230)는 도 1 내지 도 17을 참조하여 전술된 실시예들에 따라 구현될 수 있다. 이에 따라, 메모리 장치(1230)는 메모리 셀의 높은 집적도를 가질 수 있고, 결과적으로 메모리 카드(1200)는 높은 데이터 저장 용량을 가질 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 저장하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 원하는 메모리 카드(1200)의 동작을 지시하기 위한 요청(request), 클럭 신호 및 데이터 등을 호스트 접속부(1120)를 통해서 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해서 수신된 요청에 응답하여, 호스트(1100)로부터 수신된 데이터를 메모리 장치(1230)에 저장하거나, 메모리 장치(1230)에 저장된 데이터를 카드 접속부(1210)를 통해서 호스트(1100)에 전송할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(Compact Flash Card; CFC), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(Smart Media Card; SMC) 멀티미디어 카드(Multimedia Card; MMC), 보안 디지털 카드(Security Digital Card; SDC), 메모리 스틱(Memory Stick), 및 USB(Universal Serial Bus) 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 19는 본 개시의 예시적 실시예들에 따른 메모리 장치(2110)를 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다. 도 19를 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400) 및 전원 장치(2500)를 포함할 수 있다. 비록 도 19에 도시되지 아니하였으나, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나 다른 전자 시스템들과 통신할 수 있는 포트를 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 데스크탑 컴퓨터, 서버 등으로 구현될 수도 있고, 랩탑 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로서 구현될 수도 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 예를 들면, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(central processing unit; CPU), 어플리케이션 프로세서(application processor; AP) 등일 수 있다. 프로세서(2200)는 버스(2600)를 통해서 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 프로세서(2200)는 주변 구성요소 상호연결(peripheral component interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(2100)은 도 1 내지 도 17을 참조하여 전술된 실시예들에 따라 구현된 메모리 장치(2110)를 포함할 수 있다. 이에 따라, 메모리 장치(2110)는 메모리 셀의 높은 집적도를 가질 수 있고, 결과적으로 메모리 시스템(2100)은 컴퓨팅 시스템(2000)에 높은 데이터 저장 용량을 가질 수 있다.
RAM(2300)은 컴퓨팅 시스템(2000)의 동작 중에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램(mobile DRAM), 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 장치 및 프린터, 디스플레이 등과 같은 출력 장치를 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 20은 본 개시의 예시적 실시예들에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템(3000)을 나타내는 블록도이다. 도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터를 통해서 호스트(3100)와 신호를 송수신할 수 있고, 전원 커넥터를 통해서 전원을 공급받을 수 있다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 복수의 메모리 장치들(3230, 3240, 3250) 각각은 수직 적층형 NAND 플래시 메모리 장치일 수 있고, 도 1 내지 도 17을 참조하여 전술된 실시예들에 따라 구현될 수 있다. 이에 따라, 메모리 장치들(3230, 3240, 3250) 각각은 메모리 셀의 높은 집적도를 가질 수 있고, 결과적으로 SSD(3200)은 호스트(3100)에 높은 데이터 저장 용량을 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 방향으로 연장되는 복수의 워드 라인들 및 제2 방향으로 연장되는 복수의 비트 라인들이 배열된 메모리 셀 어레이가 형성된 제1 반도체 층; 및
    기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 및 제2 방향과 수직인 제3 방향으로 적층되고, 상기 메모리 셀 어레이를 제어하는 복수의 로우 디코더 회로들 및 복수의 페이지 버퍼 회로들이 형성되고, 주변 회로가 형성된 제2 반도체 층을 포함하고,
    상기 복수의 로우 디코더 회로들은 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 적어도 일부분을 포함하고,
    상기 복수의 페이지 버퍼 회로들은 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 적어도 일부분을 포함하고,
    상기 제2 반도체 층에서, 상기 복수의 로우 디코더 회로들 중 적어도 2개의 로우 디코더 회로들이 상이한 면적을 가지거나, 상기 복수의 페이지 버퍼 회로들 중 적어도 2개의 페이지 버퍼 회로들이 상이한 면적을 가지고,
    상기 복수의 로우 디코더 회로들 중 적어도 2개의 로우 디코더 회로들에 각각 전기적으로 연결된 워드 라인의 개수는 상이한 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 반도체 층은, 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 한 지점에서 서로 교차하는 상기 제1 및 제2 방향의 2개의 가상 라인들에 의해서 구획되는 제1 내지 제4 영역을 포함하고,
    상기 복수의 로우 디코더 회로들은, 상기 제1 및 제3 영역 내에 각각 배치된 제1 및 제2 로우 디코더 회로를 포함하고,
    상기 복수의 페이지 버퍼 회로들은, 상기 제2 및 제4 영역 내에 각각 배치된 제1 및 제2 페이지 버퍼 회로를 포함하고,
    상기 주변 회로는 상기 제1 내지 제4 영역 중 하나 이상에 배치되고,
    상기 제1 및 제3 영역이 상이한 면적을 가지거나, 상기 제2 및 제4 영역이 상이한 면적을 가지는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 내지 제4 영역은 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 및 제2 영역은 상기 제2 방향으로 인접하고, 상기 제3 및 제4 영역은 상기 제1 방향으로 인접한 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 페이지 버퍼 회로들 각각은 기입 회로, 독출 회로 및 복수의 래치(latch)들을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제2항에 있어서,
    상기 제1 내지 제4 영역은 상기 주변 회로가 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되지 아니하는 영역을 감소시키도록 구획되는 것을 특징으로 하는 메모리 장치.
  7. 삭제
  8. 제1 방향으로 연장되는 복수의 워드 라인들 및 제2 방향으로 연장되는 복수의 비트 라인들이 배열된 메모리 셀 어레이가 형성된 제1 반도체 층; 및
    기판을 포함하고, 상기 제1 반도체 층 하부에 상기 제1 및 제2 방향과 수직인 제3 방향으로 적층되고, 상기 메모리 셀 어레이를 제어하는 복수의 로우 디코더 회로들 및 복수의 페이지 버퍼 회로들이 형성되고, 주변 회로가 형성된 제2 반도체 층을 포함하고,
    상기 복수의 로우 디코더 회로들은 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 적어도 일부분을 포함하고,
    상기 복수의 페이지 버퍼 회로들은 상기 제3 방향으로 상기 메모리 셀 어레이와 중첩되는 적어도 일부분을 포함하고,
    상기 제2 반도체 층에서, 상기 복수의 로우 디코더 회로들 중 적어도 2개의 로우 디코더 회로들이 상이한 면적을 가지거나, 상기 복수의 페이지 버퍼 회로들 중 적어도 2개의 페이지 버퍼 회로들이 상이한 면적을 가지고,
    상기 복수의 페이지 버퍼 회로들 중 적어도 2개의 페이지 버퍼 회로들에 각각 전기적으로 연결된 비트 라인의 개수는 상이한 것을 특징으로 하는 메모리 장치.
  9. 제2항에 있어서,
    상기 주변 회로는 복수의 서브 회로들을 포함하고,
    상기 복수의 서브 회로들은 상기 제1 내지 제4 영역 중 적어도 2개에 분리되어 각각 배치되는 것을 특징으로 하는 메모리 장치.
  10. 제2항에 있어서,
    상기 제1 및 제2 페이지 버퍼 회로는, 이격 거리가 최대가 되도록 배치되거나 상기 2개의 가상 라인들이 교차하는 상기 지점에 인접하게 배치되는 것을 특징으로 하는 메모리 장치.
  11. 제2항에 있어서,
    상기 제1 및 제2 로우 디코더 회로는, 이격 거리가 최대가 되도록 배치되거나 상기 2개의 가상 라인들이 교차하는 상기 지점에 인접하게 각각 배치되는 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 제3 방향으로 적층된 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제2항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제1 로우 디코더 회로에 의해서 제어되고, 상기 제3 방향으로 상기 제1 및 제4 영역과 중첩되는 제1 서브 어레이; 및
    상기 제2 로우 디코더 회로에 의해서 제어되고, 상기 제3 방향으로 상기 제2 및 제3 영역과 중첩되는 제2 서브 어레이를 포함하고,
    상기 제1 페이지 버퍼 회로는 상기 제1 및 제2 서브 어레이를 각각 제어하는 분리된 서브 페이지 버퍼 회로들을 포함하고,
    상기 제2 페이지 버퍼 회로는 상기 제1 및 제2 서브 어레이를 각각 제어하는 분리된 서브 페이지 버퍼 회로들을 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제1항에 있어서,
    상기 주변 회로는 내부 전압 발생 회로, 어드레스 버퍼 및 커맨드 디코더를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 수평 방향으로 인접하게 배치된 제1 및 제2 메모리 셀 어레이가 형성된 제1 반도체 층; 및
    기판 및 상기 제1 반도체 층 사이에 적층되고, 상기 제1 메모리 셀 어레이를 제어하는 제1 로우 디코더 회로 및 제1 페이지 버퍼 회로가 형성되고, 상기 제2 메모리 셀 어레이를 제어하는 제2 로우 디코더 회로 및 제2 페이지 버퍼 회로가 형성되고, 주변 회로가 형성된 제2 반도체 층을 포함하고,
    상기 제1 로우 디코더 회로 및 제1 페이지 버퍼 회로는 수직 방향으로 상기 제1 메모리 셀 어레이와 중첩되는 상기 제2 반도체 층의 제1 플레인 영역 내에 배치되고,
    상기 제2 로우 디코더 회로 및 제2 페이지 버퍼 회로는 상기 수직 방향으로 상기 제2 메모리 셀 어레이와 중첩되는 상기 제2 반도체 층의 제2 플레인 영역 내에 배치되고,
    상기 주변 회로는, 상기 제1 및 제2 플레인 영역 사이 경계의 적어도 일부를 포함하고 상기 수직 방향으로 상기 제1 및 제2 메모리 셀 어레이의 적어도 일부와 중첩되는, 상기 제2 반도체 층의 영역 내에 배치되는 제1 서브 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 및 제2 로우 디코더 회로는 상기 제1 및 제2 플레인 영역 사이 경계를 중심으로 대칭적으로 배치되고,
    상기 제1 및 제2 페이지 버퍼 회로는 상기 제1 및 제2 플레인 영역 사이 경계를 중심으로 대칭적으로 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제15항에 있어서,
    상기 제1 및 제2 페이지 버퍼 각각은 기입 회로, 독출 회로 및 복수의 래치(latch)들을 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제15항에 있어서,
    상기 제1 서브 회로는 어드레스 버퍼 및 커맨드 디코더를 포함하고,
    상기 제1 및 제2 로우 디코더 회로와 상기 제1 및 제2 페이지 버퍼 회로는 상기 어드레스 버퍼 및 커맨드 디코더에 의해서 제어되는 것을 특징으로 하는 메모리 장치.
  19. 제15항에 있어서,
    상기 주변 회로는,
    상기 제1 플레인 영역 내에서 상기 제1 서브 회로와 이격되어 배치되는 제2 서브 회로; 및
    상기 제2 플레인 영역 내에서 상기 제1 서브 회로와 이격되어 배치되는 제3 서브 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서,
    상기 제2 및 제3 서브 회로는 상기 제1 및 제2 메모리 셀 어레이에 대한 동일한 동작을 각각 수행하도록 구성된 회로를 포함하는 것을 특징으로 하는 메모리 장치.
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