JP2011166128A5 - - Google Patents

Claims (8)

1. 第１の方向に伸長された複数のソース−ビット線と、
   前記第１の方向に伸長された複数の第１の信号線と、
   第２の方向に伸長された複数の第２の信号線と、
   前記第２の方向に伸長された複数のワード線と、
   前記ソース−ビット線の間に、並列に接続された複数のメモリセルと、
   前記ソース−ビット線と電気的に接続された第１の駆動回路と、
   前記第１の信号線と電気的に接続された第２の駆動回路と、
   前記第２の信号線と電気的に接続された第３の駆動回路と、
   前記ワード線と電気的に接続された第４の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   容量素子と、を有し、
   前記第２のトランジスタは、酸化物半導体を含み、
   前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
   前記ソース−ビット線の一と、前記第１のソース電極とは、電気的に接続され、
   該ソース−ビット線の一と隣り合うソース−ビット線と、前記第１のドレイン電極とは、電気的に接続され、
   前記第１の信号線の一と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
   前記第２の信号線の一と、前記第２のゲート電極とは、電気的に接続され、
   前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。
2. 第１の方向に伸長された（ｎ＋１）本（ｎは自然数）のソース−ビット線と、
   前記第１の方向に伸長されたｎ本の第１の信号線と、
   第２の方向に伸長されたｍ本（ｍは自然数）の第２の信号線と、
   前記第２の方向に伸長されたｍ本のワード線と、
   前記ソース−ビット線の間に、並列に接続されたｍ×ｎ個のメモリセルと、
   前記ソース−ビット線と電気的に接続された第１の駆動回路と、
   前記第１の信号線と電気的に接続された第２の駆動回路と、
   前記第２の信号線と電気的に接続された第３の駆動回路と、
   前記ワード線と電気的に接続された第４の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   容量素子と、を有し、
   前記第２のトランジスタは、酸化物半導体を含み、
   前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
   前記ソース−ビット線の一と、前記第１のソース電極とは、電気的に接続され、
   該ソース−ビット線の一と隣り合うソース−ビット線と、前記第１のドレイン電極とは、電気的に接続され、
   前記第１の信号線の一と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
   前記第２の信号線の一と、前記第２のゲート電極とは、電気的に接続され、
   前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続され、
   前記ソース−ビット線の一は、前記メモリセルの一に隣接するメモリセルの第１のソース電極に接続された半導体装置。
3. 第１の方向に伸長された複数のソース−ビット線と、
   第２の方向に伸長された複数の第１の信号線と、
   前記第１の方向に伸長された複数の第２の信号線と、
   前記第２の方向に伸長された複数のワード線と、
   前記ソース−ビット線の間に、並列に接続された複数のメモリセルと、
   前記ソース−ビット線と電気的に接続された第１の駆動回路と、
   前記第１の信号線と電気的に接続された第２の駆動回路と、
   前記第２の信号線と電気的に接続された第３の駆動回路と、
   前記ワード線と電気的に接続された第４の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   容量素子と、を有し、
   前記第２のトランジスタは、酸化物半導体を含み、
   前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
   前記ソース−ビット線の一と、前記第１のソース電極とは、電気的に接続され、
   該ソース−ビット線の一と隣り合うソース−ビット線と、前記第１のドレイン電極とは、電気的に接続され、
   前記第１の信号線の一と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
   前記第２の信号線の一と、前記第２のゲート電極とは、電気的に接続され、
   前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。
4. 第１の方向に伸長された（ｎ＋１）本（ｎは自然数）のソース−ビット線と、
   第２の方向に伸長されたｍ本（ｍは自然数）の第１の信号線と、
   前記第１の方向に伸長されたｎ本の第２の信号線と、
   前記第２の方向に伸長されたｍ本のワード線と、
   前記ソース−ビット線の間に、並列に接続されたｍ×ｎ個のメモリセルと、
   前記ソース−ビット線の一と電気的に接続された第１の駆動回路と、
   前記第１の信号線の一と電気的に接続された第２の駆動回路と、
   前記第２の信号線の一と電気的に接続された第３の駆動回路と、
   前記ワード線の一と電気的に接続された第４の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   容量素子と、を有し、
   前記第２のトランジスタは、酸化物半導体を含み、
   前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
   前記ソース−ビット線の一と、前記第１のソース電極とは、電気的に接続され、
   該ソース−ビット線の一と隣り合うソース−ビット線と、前記第１のドレイン電極とは、電気的に接続され、
   前記第１の信号線の一と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
   前記第２の信号線の一と、前記第２のゲート電極とは、電気的に接続され、
   前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続され、
   前記ソース−ビット線の一は、前記メモリセルの一に隣接するメモリセルの第１のソース電極に接続された半導体装置。
5. 前記第１のトランジスタは、単結晶シリコンを含む請求項１乃至請求項４のいずれか一に記載の半導体装置。
6. 前記第１のトランジスタは、
   酸化物半導体以外の半導体材料を含む第１のチャネル形成領域と、
   前記チャネル形成領域を挟むように設けられた不純物領域と、
   前記チャネル形成領域上の第１のゲート絶縁層と、
   前記第１のゲート絶縁層上の前記第１のゲート電極と、
   前記不純物領域と電気的に接続された前記第１のソース電極および前記第１のドレイン電極と、を有する請求項１乃至請求項５のいずれか一に記載の半導体装置。
7. 前記第２のトランジスタは、
   前記第１のトランジスタの上方の前記第２のソース電極および前記第２のドレイン電極と、
   前記酸化物半導体を含み、前記第２のソース電極および前記第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、
   前記第２のチャネル形成領域上の第２のゲート絶縁層と、
   前記第２のゲート絶縁層上の前記第２のゲート電極と、を有する請求項１乃至請求項６のいずれか一に記載の半導体装置。
8. 前記容量素子は、
   前記第２のソース電極または前記第２のドレイン電極と、
   前記酸化物半導体を含む酸化物半導体層と、
   前記第２のゲート絶縁層と、
   前記第２のゲート絶縁層上の容量素子用電極と、を有する請求項７に記載の半導体装置。