KR20170042449A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 게이트 전극들을 관통하여 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 게이트 전극들로부터 서로 다른 길이로 연장되는 게이트 패드들, 및 게이트 패드들과 연결되는 콘택 플러그들을 포함하고, 게이트 패드들 중 적어도 일부는, 연결된 게이트 전극보다 두께가 얇은 영역을 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHODS OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 상기 게이트 전극들로부터 서로 다른 길이로 연장되는 게이트 패드들, 및 상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고, 상기 게이트 패드들 중 적어도 일부는, 연결된 상기 게이트 전극보다 두께가 얇은 영역을 가질 수 있다.
일 예로, 상기 게이트 패드들은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장되어 상기 콘택 플러그들과 연결되는 콘택 영역을 포함하고, 상기 콘택 영역에서의 두께가 상기 게이트 전극의 두께보다 얇을 수 있다.
일 예로, 상기 게이트 패드들은 상기 콘택 영역 전체에서 상기 게이트 전극의 두께보다 얇은 두께를 가질 수 있다.
일 예로, 상기 게이트 패드들은 상기 콘택 영역에서 점진적으로 감소하는 두께를 가질 수 있다.
일 예로, 상기 게이트 패드들은 상기 콘택 영역의 근처에서 두께가 급격히 감소하는 절곡부를 가지며, 상기 절곡부 이외의 영역에서는 수평하게 연장될 수 있다.
일 예로, 각각의 상기 게이트 패드 및 연결된 상기 게이트 전극 사이의 두께의 차이는, 상기 게이트 패드들에서 서로 상이할 수 있다.
일 예로, 상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 증가할 수 있다.
일 예로, 상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 두 개 이상의 상기 게이트 패드들을 포함하는 그룹 단위로 증가할 수 있다.
일 예로, 상기 게이트 패드들 상에 배치되는 식각 정지층을 더 포함하고, 상기 콘택 플러그들은 상기 식각 정지층을 관통할 수 있다.
일 예로, 상기 식각 정지층은 상기 게이트 패드들과 접촉하도록 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들로부터 서로 다른 길이로 연장되며 콘택 영역을 갖는 게이트 패드들; 및 상기 콘택 영역에서 상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고, 상기 게이트 패드들 중 적어도 일부는, 상기 콘택 영역에서 두께가 감소할 수 있다.
일 예로, 상기 콘택 영역은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장된 영역을 포함할 수 있다.
일 예로, 상기 게이트 패드들은 상기 콘택 영역에서 두께가 감소하도록 단차부 또는 절곡부를 가질 수 있다.
일 예로, 서로 연결된 상기 게이트 전극과 상기 게이트 패드의 두께의 차이는 약 5 Å 내지 100 Å의 범위일 수 있다.
일 예로, 상기 게이트 패드들의 두께가 감소하는 정도는 상기 기판으로부터의 거리에 비례 또는 반비례할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하는 단계, 적층된 상기 희생층들 및 층간 절연층들 상에 마스크층을 형성하는 단계, 상기 마스크층을 이용하여 상기 희생층들 및 층간 절연층들의 일부를 제거하여 서로 다른 길이로 연장되는 패드 영역을 형성하는 단계, 상기 패드 영역 상에 산화물계 물질로 이루어진 패드 절연층을 형성하는 단계, 상기 희생층들을 제거하는 단계, 및 상기 희생층들이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들을 형성하는 단계를 포함하고, 상기 패드 절연층을 형성하는 단계에서, 상기 패드 영역을 이루는 상기 희생층들의 적어도 일부가 산화되어 산화물층을 형성할 수 있다.
일 예로, 상기 희생층들은, 상기 패드 절연층을 형성하기 위한 소스 물질에 의해 상면으로부터 일부가 산화될 수 있다.
일 예로, 상기 희생층들을 제거하는 단계에서, 상기 산화물층은 제거되지 않고 잔존할 수 있다.
일 예로, 상기 게이트 전극들은 상기 산화물층의 하부에서 감소된 두께를 가질 수 있다.
일 예로, 상기 산화물층의 두께는 상기 기판의 상면으로부터 멀어질수록 증가할 수 있다.
게이트 패드들이 두께가 감소된 영역을 포함함으로써, 집적도 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 게이트 패드들을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 본 발명의 일 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11a 내지 도 11d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 전기적으로 특정 기능을 수행하지 않는다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일부 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는 이해의 편의를 위하여, 패드 절연층(129)(도 4 참조)과 같은 일부 구성 요소는 생략하고 도시된다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 4는 각각 도 3의 절단선 I-I'에 대응되는 단면을 도시한다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는 셀 영역(CELL) 및 패드 영역(PAD)을 포함할 수 있다. 패드 영역(PAD)은 x 방향에서 셀 영역(CELL)의 적어도 일 단에 배치될 수 있다. 셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)에 해당할 수 있으며, 패드 영역(PAD)은 도 1의 메모리 셀 어레이(20)와 구동 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다
셀 영역(CELL)에서, 반도체 장치(100)는, 기판(101) 상에 수직한 방향으로 서로 이격되어 적층되는 게이트 전극들(131-137: 130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(121-127: 120), 및 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(160), 채널 패드들(160) 상에 배치되는 채널 플러그들(175)과 제1 배선 라인들(170)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널홀들(CH) 내의 채널 영역(140) 및 게이트 유전층(150)을 더 포함할 수 있다. 반도체 장치(100)에서, 각각의 채널홀들(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
패드 영역(PAD)에서, 반도체 장치(100)는, 게이트 전극들(131-137: 130)로부터 수평하게 연장되는 게이트 패드들(131P-137P: 130P), 게이트 패드들(130P)과 연결되는 콘택 플러그들(180), 콘택 플러그들(180) 상에 배치되는 제2 배선 라인들(190), 및 채널홀들(CH)과 동일한 구조를 갖는 더미 채널홀들(CHD)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
게이트 전극들(130)이 채널홀들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극들(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 이에 따라, 게이트 전극들(130)의 적층물은, 도 3에 도시된 것과 같이, y 방향으로 트랜치(TH)에 의해 서로 분리되어 배치될 수 있다.
일부 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)은 4개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 x 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 x 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. y 방향에서 일직선 상에 배치되는 채널홀들(CH)은 채널 플러그(175)와 같은 상부 배선 구조의 배치에 따라 서로 다른 제1 배선 라인(170)에 각각 연결될 수 있다. 일부 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 y 방향으로 일 열로 배치되는 채널홀들(CH)의 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)과 동일하거나 상이한 구조를 가질 수도 있다.
일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
서로 인접하는 게이트 전극들(130)의 적층물 사이의 트랜치(TH)에는 공통 소스 라인(CSL)이 배치될 수 있다.
게이트 패드들(130P)은 게이트 전극들(130)이 셀 영역(CELL)으로부터 패드 영역(PAD)으로 수평하게 연장된 영역에 해당할 수 있다. 게이트 패드들(130P)은 서로 다른 길이로 연장되어 계단 형상을 이룰 수 있다. 게이트 패드들(130P)은 하부에 위치한 게이트 패드들(130P)이 상부에 위치한 게이트 패드들(130P)보다 길게 연장되는 콘택 영역을 제공할 수 있다. 상기 콘택 영역에서 게이트 패드들(130P)은 콘택 플러그들(180)에 의해 상부의 제2 배선 라인들(190)과 연결될 수 있으며, 이에 의해 게이트 전극들(130)에 전기적 신호가 인가될 수 있다.
게이트 패드들(130P)은 게이트 전극들(130)보다 두께가 얇은 영역을 포함할 수 있다. 게이트 패드들(130P)은 게이트 전극들(130)로부터 일정한 두께로 연장되다가 두께가 감소하는 영역을 포함할 수 있다. 예를 들어, 게이트 패드들(130P)은 상기 콘택 영역에서 두께가 감소할 수 있다. 이에 의해, 상기 콘택 영역 전체에서, 게이트 패드들(130P)은 제1 두께(T1)에서 제1 두께(T1)보다 작은 제2 두께(T2)로 두께를 가질 수 있다. 이에 따라, 상기 콘택 영역에서 게이트 패드들(130P)은 두께가 수직하게 감소하는 단차부(CP)를 가질 수 있다.
제1 두께(T1)와 제2 두께(T2)의 차이는, 약 5 Å 내지 100 Å의 범위, 예를 들어, 약 10 Å 내지 50 Å의 범위일 수 있으며, 제1 두께(T1)의 1 % 내지 35 %의 범위일 수 있다. 본 실시예에서, 게이트 패드들(130P)과 그에 연결된 게이트 전극들(130) 사이의 두께의 차이, 즉, 게이트 패드들(130P)에서의 두께 감소 정도는 서로 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다.
최상부의 게이트 패드(137P)는 패드 영역(PAD)에서 게이트 전극(137)보다 얇은 두께를 가질 수 있으며, 얇은 두께로 연장되는 길이(L1)는 실시예들에서 다양하게 변경될 수 있다.
층간 절연층들(120)이 게이트 전극들(130)/게이트 패드들(130P)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 패드 영역(PAD)에서, 층간 절연층들(120)도 게이트 패드들(130P)을 따라 서로 다른 길이로 연장될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널홀들(CH)은 셀 영역(CELL)에서 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치되고, x 방향에서 서로 쉬프트되도록 배치될 수 있다. 즉, 채널홀들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널홀들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 다만, 채널홀들(CH)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀(CH) 내에 배치될 수 있다. 채널홀(CH) 내에서 채널 영역(140)은 내부의 제1 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
더미 채널홀들(CHD)은 패드 영역(PAD)에서 게이트 패드들(130P)의 단부에 배치될 수 있다. 다만, 더미 채널홀들(CHD)의 배치는 이에 한정되지 않으며, 예를 들어, 콘택 플러그들(180)의 x 방향으로의 양측에 배치되는 등 다양하게 배치될 수 있다. 더미 채널홀들(CHD)도 채널홀들(CH)과 동일한 구조를 가질 수 있다. 다만, 더미 채널홀들(CHD)의 상부에는 채널 플러그(175)와 같은 배선 구조물이 배치되지 않을 수 있다.
게이트 유전층(150)은 채널홀(CH) 내에서 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는, 하기에 도 5a 내지 도 5c를 참조하여 더욱 상세히 설명한다.
채널 영역들(140)의 상부에는 채널 패드들(160)이 배치될 수 있다. 채널 패드들(160)은 제1 절연층(162)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(160)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
채널 플러그들(175)이 제2 절연층(166)을 관통하여 채널 패드들(160)과 연결되도록 배치될 수 있다. 채널 플러그들(175)에 의해 채널 패드들(160)은 상부의 제1 배선 라인들(170)과 전기적으로 연결될 수 있다. 제1 배선 라인들(170)은 비트 라인(BL1~BLm)(도 2 참조)일 수 있다.
제1 배선 라인들(170)은 채널 플러그들(175)의 상부에서 게이트 전극들(130)과 상이한 방향, 예를 들어, y 방향으로 연장될 수 있다.
채널 플러그들(175) 및 제1 배선 라인들(170)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
콘택 플러그들(180)은 제2 절연층(166) 및 패드 절연층(129)을 관통하여 게이트 패드들(130P)과 연결될 수 있다. 게이트 패드들(130P)의 높이가 상이함에 따라, 콘택 플러그들(180)은 서로 다른 길이를 가질 수 있다. 콘택 플러그들(180)은 게이트 패드들(130P)을 일부 리세스하며 연결될 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 콘택 플러그들(180)은 높은 종횡비로 인하여 하부로 갈수록 폭이 감소하는 형상을 가질 수도 있다.
제2 배선 라인들(190)은 콘택 플러그들(180)의 상부에서 제1 배선 라인들(170)과 동일한 방향, 예를 들어, y 방향으로 연장될 수 있다. 다만, 일부 실시예에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)과 연결되는 게이트 패드들(136P, 137P)은 제2 배선 라인들(190)과 다른 방향으로 연장되는 별도의 배선 라인에 연결될 수도 있다.
콘택 플러그들(180) 및 제2 배선 라인들(190)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 5a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150) 및 채널 영역(140)이 도시된다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 5b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널 영역(140)이 도시된다. 게이트 유전층(150a)은 채널 영역(140)으로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 5a의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 5c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널 영역(140)이 도시된다. 게이트 유전층(150b)은 채널 영역(140)으로부터 순차적으로 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 5a 및 도 5b의 실시예들에서와 달리, 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 블록킹층(156b)의 일부는 채널 영역(140)을 따라 수직하게 연장되도록 배치되고, 일부는 게이트 전극층(132)을 둘러싸도록 배치될 수도 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 게이트 패드들을 설명하기 위한 단면도들로서 도 4의 'B' 영역에 대응되는 영역이 도시된다.
도 6a를 참조하면, 게이트 패드(133Pa) 및 콘택 플러그(180)가 도시된다. 게이트 패드(133Pa)는 게이트 전극(133)과 연결되어 연장되는 연결 영역(PA) 및 상부의 게이트 패드(134Pa)보다 길게 연장되어 콘택 플러그(180)과 연결되는 콘택 영역(PB)을 포함한다.
본 실시예의 게이트 패드(133Pa)는, 도 4의 실시예에서와 달리, 콘택 영역(PB)에서 두께가 점진적으로 감소할 수 있다. 따라서, 게이트 전극(133) 및 게이트 패드(133Pa)의 연결 영역(PA)에서의 두께를 제1 두께(T1)라고 할 때, 연결 영역(PA)과 인접한 콘택 영역(PB)에서는 제1 두께(T1)보다 작은 제3 두께(T3)를 가지며, 콘택 영역(PB)의 말단에 가까운 영역에서는 제3 두께(T3)보다 작은 제4 두께(T4)를 가질 수 있다.
도 6b를 참조하면, 게이트 패드(133Pb)는, 도 4의 실시예에서와 달리, 연장 영역(PA)과 인접한 콘택 영역(PB)에서 급격하게 두께가 감소하는 절곡부(curved portion)(CPa)를 가질 수 있다. 절곡부(CPa)에 의해, 게이트 패드(133Pb)는 절곡부(CPa)가 형성된 영역에서 제1 두께(T1)에서 제2 두께(T2)로 두께가 감소하고, 그 외의 영역에서는 제2 두께(T2)로 연장되어 평탄한 상면을 가질 수 있다. 다만, 절곡부(CPa)의 길이(L2)는 실시예들에서 다양하게 변경될 수 있다.
도 6c를 참조하면, 게이트 패드(133Pc)는, 도 4 및 도 6b의 실시예들에서와 달리, 콘택 영역(PB)과 인접한 연장 영역(PA)에 리세스 형태의 절곡부(CPb)를 가질 수 있다. 절곡부(CPb)의 위치, 리세스된 형태 및 깊이 등은 실시예들에서 다양하게 변경될 수 있다. 절곡부(CPb)에 의해, 게이트 패드(133Pc)는 절곡부(CPb)가 형성된 영역에서 제1 두께(T1)에서 제2 두께(T2)로 두께가 감소하고, 그 외의 영역에서는 제2 두께(T2)로 연장되어 평탄한 상면을 가질 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7을 참조하면, 반도체 장치(100a)는, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130Pd), 및 게이트 패드들(130Pd)과 연결되는 콘택 플러그들(180)을 포함할 수 있다.
게이트 패드들(130Pd)은 게이트 전극들(130)로부터 일정한 두께로 연장되다가 두께가 감소하는 영역을 포함할 수 있다. 예를 들어, 게이트 패드들(130Pd)은 콘택 플러그들(180)과 연결되도록 상부에 배치된 게이트 패드들(130Pd)보다 길게 연장되는 콘택 영역을 가질 수 있으며, 상기 콘택 영역에서 두께가 감소할 수 있다.
게이트 패드들(130Pd)은, 도 4의 실시예에서와 달리, 기판(101)의 상면으로부터의 멀어질수록 두께 감소의 정도가 증가할 수 있다. 즉, 상대적으로 상부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도가 하부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도보다 클 수 있다. 따라서, 게이트 전극들(130)의 두께가 서로 실질적으로 동일한 경우, 최상부에 배치되는 게이트 패드(137Pd)는 상기 콘택 영역에서 제5 두께(T5)를 가지고, 최하부에 배치되는 게이트 패드(131Pd)는 상기 콘택 영역에서 제5 두께(T5)보다 큰 제6 두께(T6)를 가질 수 있다. 제6 두께(T6)는 게이트 패드(131Pd)와 연결된 게이트 전극(131)의 두께와 동일하거나 이보다 작을 수 있다.
다만, 본 발명은 이에 한정되는 것은 아니며, 일부 실시예들에서는, 본 실시예의 두께 감소 경향과 반대로, 기판(101)의 상면으로부터의 멀어질수록 게이트 패드들(130Pd)의 두께 감소의 정도가 감소할 수도 있다. 즉, 상대적으로 하부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도가 상부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도보다 클 수 있다. 이러한 게이트 패드들(130Pd) 사이의 두께 감소의 경향성은 제조 공정 시의 형성 순서 등에 따라 결정될 수 있으며, 이에 따라 기판(101)으로부터의 거리에 비례하거나 반비례할 수 있다.
도 8을 참조하면, 반도체 장치(100b)는, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130Pe), 및 게이트 패드들(130Pe)과 연결되는 콘택 플러그들(180)을 포함할 수 있다.
게이트 패드들(130Pe)은 게이트 전극들(130)로부터 일정한 두께로 연장되다가 두께가 감소하는 영역을 포함할 수 있다. 예를 들어, 게이트 패드들(130Pe)은 콘택 플러그들(180)과 연결되도록 상부에 배치된 게이트 패드들(130Pe)보다 길게 연장되는 콘택 영역을 가질 수 있으며, 상기 콘택 영역에서 두께가 감소할 수 있다.
게이트 패드들(130Pe)은 상하로 배치되는 제1 및 제2 그룹(ST1, ST2)으로 구분될 수 있다. 제1 그룹(ST1)은 하부의 게이트 패드들(131Pe, 132Pe, 133Pe)을 포함하고, 제2 그룹(ST2)은 상부의 게이트 패드들(134Pe, 135Pe, 136Pe, 137Pe)을 포함할 수 있다.
게이트 패드들(130Pe)은, 제1 및 제2 그룹(ST1, ST2)에서 두께 감소의 정도가 다를 수 있다. 예를 들어, 제1 그룹(ST1)에서의 두께 감소 정도보다 제2 그룹(ST2)에서의 두께 감소 정도가 클 수 있다. 따라서, 게이트 전극들(130)의 두께가 서로 실질적으로 동일한 경우, 제2 그룹(ST2)에서는 상기 콘택 영역에서 제7 두께(T7)를 가지고, 제1 그룹(ST1)에서는 상기 콘택 영역에서 제7 두께(T7)보다 큰 제8 두께(T8)를 가질 수 있다. 일부 실시예들에서, 게이트 전극들(130)의 두께가 서로 상이한 경우, 제1 및 제2 그룹(ST1, ST2) 각각에서 두께 감소의 정도만 동일할 수도 있다.
다만, 실시예들에서, 제1 및 제2 그룹(ST1, ST2)과 같은 그룹의 구분은 다양하게 변경될 수 있다. 예를 들어, 그룹의 개수 및 하나의 그룹에 포함되는 게이트 패드들(130Pe)의 개수가 다양하게 변경될 수 있다. 또한, 일부 실시예들에서는, 본 실시예의 두께 감소 경향과 반대로, 상부에 배치되는 그룹에서 두께 감소의 정도가 적을 수 있다. 이러한 그룹에 따른 게이트 패드들(130Pd) 사이의 두께 감소 정도의 차이는 제조 공정 시의 형성 순서 및 방법 등에 따라 결정될 수 있다.
도 9를 참조하면, 반도체 장치(100c)는, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130P), 게이트 패드들(130P)과 연결되는 콘택 플러그들(180), 및 게이트 패드들(130P) 상의 식각 정지층(107)을 포함할 수 있다.
식각 정지층(107)은 게이트 패드들(130P)이 이루는 계단 형상의 단차들 상에 배치될 수 있다. 식각 정지층(107)은 특히 게이트 패드들(130P)이 콘택 플러그들(180)과 연결되는 영역 상에 배치될 수 있다. 이에 따라, 콘택 플러그들(180)은 식각 정지층(107)을 관통하여 게이트 패드들(130P)과 연결될 수 있다.
식각 정지층(107)은 콘택 플러그들(180)을 형성하기 위한 홀들을 형성할 때, 서로 다른 깊이를 갖는 홀들이 안정적으로 형성될 수 있도록, 식각 정지 역할을 할 수 있다. 따라서, 식각 정지층(107)은 패드 절연층(129) 및 게이트 패드들(130P)과 식각 선택성이 다르도록 서로 다른 물질로 이루어질 수 있다. 예를 들어, 패드 절연층(129)이 실리콘 산화물로 이루어지고 게이트 패드들(130P)이 금속 물질로 이루어진 경우, 식각 정지층(107)은 실리콘 질화물 또는 실리콘 탄화물을 포함할 수 있다.
일부 실시예들에서, 식각 정지층(107)은 게이트 패드들(130P)과 직접 접촉되지 않고, 소정 높이로 이격되어 패드 절연층(129) 내에 배치될 수도 있다. 이 경우, 식각 정지층(107)은 다결정 실리콘과 같은 도전성 물질로 이루어질 수도 있다.
도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 10a 내지 도 10k에서는, 도 3 및 도 4의 반도체 장치(100)의 제조 방법이 설명된다.
도 10a를 참조하면, 기판(101) 상에 희생층들(111-117: 110) 및 층간 절연층들(121-128: 120)을 교대로 적층할 수 있다. 후속 공정을 통해, 희생층들(110)은 게이트 전극(130)으로 교체될 수 있다.
먼저, 층간 절연층(121)을 형성하고, 희생층들(110) 및 층간 절연층들(120)을 도시된 것과 같이 기판(101) 상에 서로 교대로 적층할 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층들(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(128)은 상대적으로 두껍게 형성될 수 있다. 또한, 일부 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 126)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-125)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
도 10b를 참조하면, 적층된 층간 절연층들(120) 및 희생층들(110) 상에 하드 마스크층(HM) 및 제1 포토 마스크층(PM1)을 형성하고, 이를 이용하여 층간 절연층들(120) 및 희생층들(110)의 일부를 제거할 수 있다.
패드 영역(PAD)에 도 4와 같이 계단 형상의 게이트 패드들(130P)을 형성하기 위하여, 희생층들(110)을 일부 제거하는 공정이 시작될 수 있다. 먼저, 하드 마스크층(HM)은 셀 영역(CELL)을 보호하기 위하여 셀 영역(CELL)에서 층간 절연층들(120) 및 희생층들(110) 상에 형성될 수 있다. 하드 마스크층(HM)은 층간 절연층(120)과 상이한 물질을 포함할 수 있으며, 다중층으로 형성될 수도 있다.
다음으로, 최상부의 제7 희생층(117)을 절단하기 위한 제1 포토 마스크층(PM1)을 형성할 수 있다. 제1 포토 마스크층(PM1)은 제7 희생층(117)의 목적하는 길이, 즉 목적하는 게이트 패드(137P)(도 4 참조)의 길이에 맞추어 형성될 수 있다. 제1 포토 마스크층(PM1)에 의해 노출된 층간 절연층들(120) 및 희생층들(110)의 일부는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
도 10c를 참조하면, 제1 포토 마스크층(PM1)을 제거한 후 제2 포토 마스크층(PM2)을 형성하고, 이를 이용하여 층간 절연층들(120) 및 희생층들(110)의 일부를 제거할 수 있다.
먼저, 제1 포토 마스크층(PM1)을 애싱(ashing) 및 스트립(strip) 공정으로 제거할 수 있다. 스트립 공정 시에 노출되는 층간 절연층들(127, 128)은 일부가 함께 제거될 수 있다. 예를 들어, 층간 절연층들(120)이 실리콘 산화물로 이루어지고, 스트립 공정 시에 불산(HF)을 이용하는 경우, 최상부의 층간 절연층(128)의 두께는 제9 두께(T9)(도 10b 참조)에서 그보다 얇은 제10 두께(T10)로 감소할 수 있다.
다음으로, 제6 희생층(116)을 절단하기 위한 제2 포토 마스크층(PM2)을 형성할 수 있다. 제2 포토 마스크층(PM2)에 의해 노출된 층간 절연층들(120) 및 희생층들(110)의 일부는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
도 10d를 참조하면, 희생층들(110)이 서로 다른 길이로 연장되도록 모두 절단할 수 있다.
도 10b 및 도 10c를 참조하여 상술한 것과 같이, 포토 마스크층들(PM1, PM2)의 형성, 층간 절연층들(120) 및 희생층들(110)의 일부 제거, 및 포토 마스크층들(PM1, PM2)의 제거 공정을 반복하여 수행함으로써, 계단 형상을 이루도록 희생층들(110)을 모두 절단할 수 있다.
이와 같은 반복되는 공정 중에, 도 10c를 참조하여 상술한 것과 같이, 층간 마스크층들(120)은 포토 마스크층들(PM1, PM2)의 제거 시에 일부가 함께 제거될 수 있다. 따라서, 층간 절연층들(120)은 노출 영역(PC)에서 두께가 감소할 수 있으며, 상대적으로 스트립 공정에 많이 노출되는 상부의 층간 절연층들(120)은 하부보다 더 얇은 두께를 가질 수 있다. 다만, 이와 같은 층간 절연층들(120)의 두께 감소는 실시예들에서 다양하게 나타날 수 있으며, 예를 들어, 일부 층간 절연층들(120)은 노출 영역(PC)에서 모두 제거되어 잔존하지 않을 수도 있다. 이 경우, 하부의 희생층들(110)이 노출될 수도 있다.
본 실시예에서는, 희생층들(110)을 상부에서부터 하부의 순서로 절단하는 방법을 설명하였으나, 이에 한정되지는 않으며, 반대로 하부에서부터 상부의 순서로 절단하는 것도 가능하다. 이 경우, 노출 영역(PC)에서, 하부의 층간 절연층들(120)이 상부보다 얇은 두께를 가질 수 있다.
도 10e를 참조하면, 제1 및 제2 패드 절연층(129A, 129B)을 형성할 수 있다.
제2 패드 절연층(129B)은 산화물계 물질로 이루어질 수 있으며, 예를 들어, HDP(High Density Plasma)막일 수 있으나, 이에 한정되지는 않는다. 노출 영역(PC)에서, 상대적으로 얇은 층간 절연층들(120)의 하부에 배치된 희생층들(110)은, 제2 패드 절연층(129B)의 형성 시 인가되는 산소 소스에 의해 일부 산화될 수 있으며, 이에 의해 제1 패드 절연층들(129A)이 형성될 수 있다. 즉, 노출 영역(PC)에서, 희생층들(110)의 상부에 배치된 층간 절연층들(120)의 두께가 감소되어, 희생층들(110)을 보호하지 못함에 따라 희생층들(110)이 상면으로부터 소정 깊이로 적어도 일부가 산화될 수 있다.
도 10e에서, 제1 패드 절연층들(129A)은, 희생층들(110)이 산화되어 형성된 산화물층, 및 노출 영역(PC)에서 희생층들(110)의 상부에 잔존하는 층간 절연층들(120)이 합쳐진 하나의 층으로 도시하였다. 다만, 일부 실시예들에서 상기 두 층들은 서로 구별 가능할 수도 있다.
노출 영역(PC)에 잔존하는 층간 절연층들(120)의 두께가 산화를 방지하기 어려운 정도로 얇은 경우, 본 실시예에서와 같이, 산화되는 희생층들(110)의 두께는 상부의 층간 절연층들(120)의 잔존 두께와 상관없이 서로 실질적으로 동일하거나 유사할 수 있다. 다만, 도 7과 같은 일부 실시예들에서는, 잔존하는 층간 절연층들(120)의 두께에 따라 희생층들(110)이 산화되어 형성된 산화물층의 두께가 달라질 수 있다. 예를 들어, 하부에 잔존하는 층간 절연층들(120)의 두께가 상대적으로 두꺼운 경우, 상기 산화물층은 상부에서 상대적으로 두껍게 형성될 수 있다. 도 6a 내지 도 6c를 참조하여 상술한 것과 같은 실시예들도, 본 단계에서 상기 산화물층의 형상에 따라 결정될 수 있다.
일부 실시예들에서, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이용하지 않고, 층간 절연층들(120)과 게이트 전극들(130)/게이트 패드들(130P)(도 4 참조)을 처음부터 적층하여 반도체 장치를 제조할 수 있다. 이 경우, 희생층들(110)의 절단 공정 대신, 게이트 패드들(130P)의 절단 공정이 수행될 수 있다.
이 경우에도, 본 단계에서 제2 패드 절연층(129B)을 형성할 때, 노출 영역(PC)에서 게이트 패드들(130P)이 일부 산화되어 산화물층을 형성하게 되므로, 도 4와 같은 구조를 갖도록 형성될 수 있다.
도 10f를 참조하면, 제3 패드 절연층(129C)을 형성함으로써, 패드 영역(PAD)을 덮는 패드 절연층(129)을 형성할 수 있다.
먼저, 제3 패드 절연층(129C)의 일부를 형성한 후, 평탄화 공정을 수행하여 하드 마스크층(HM)을 노출시킬 수 있다. 제3 패드 절연층(129C)은 예를 들어, TEOS(Tetra-Ethyl-Ortho-Silicate)막일 수 있다.
다음으로, 하드 마스크층(HM)을 선택적으로 제거한 후 상부에 추가적으로 절연 물질을 증착함으로써, 제3 패드 절연층(129C)을 형성할 수 있다. 다만, 제3 패드 절연층(129C)의 형성 방법 및 공정 순서는 다양할 수 있다. 이에 의해 최종적으로, 제1 내지 제3 패드 절연층들(129A, 129B, 129C)을 포함하는 패드 절연층(129)이 형성될 수 있다. 패드 절연층(129)을 이루는 제1 내지 제3 패드 절연층들(129A, 129B, 129C)은 동일한 물질로 이루어질 수 있으며, 이에 따라, 그 경계가 서로 구분되지 않을 수 있다. 따라서, 이하에서는 이를 하나의 층으로 도시하였다.
도 10g를 참조하면, 채널홀들(CH) 및 더미 채널홀들(CHD)(도 3 참조)을 형성할 수 있다.
먼저, 채널홀들(CH)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 서로 다른 종류의 막들을 포함한 적층 구조물을 식각하기 때문에, 채널홀들(CH)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 일부 실시예들에서, 채널홀들(CH)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 일부 실시예들에서, 채널홀들(CH)에 의해 기판(101)의 일부가 리세스될 수 있다.
다음으로, 채널홀들(CH) 내에, 게이트 유전층(150), 채널 영역(140), 제1 절연층(162) 및 채널 패드들(160)을 형성할 수 있다. 패드 영역(PAD)의 더미 채널홀들(CHD)도 채널홀들(CH)과 동일한 구조로 형성될 수 있다.
게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부 형성될 수 있으며, 채널홀(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널홀들(CH) 내에서 게이트 유전층(150) 상에 형성될 수 있다.
제1 절연층(162)은 채널홀들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(162)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 10h를 참조하면, 희생층들(110)과 층간 절연층들(120)의 적층 구조물을 도시되지 않은 방향에서 분리하는 트랜치(TH)(도 3 참조)를 형성하고, 트랜치(TH)를 통해 노출된 희생층들(110)을 제거할 수 있다.
희생층들(110)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거되어 터널부(TP)를 형성할 수 있다. 희생층들(110)을 제거하기 전에, 채널홀들(CH)을 보호하기 위하여 채널 패드들(160)의 상부에 제2 절연층(166)을 더 형성할 수 있다.
본 단계에서, 산화되어 제1 패드 절연층(129A)(도 10f 참조)의 일부를 이루는 희생층들(110)의 일부는 제거되지 않을 수 있다. 따라서, 터널부(TP)는 말단부에서 폭이 감소하는 형상을 가질 수 있다.
도 10i를 참조하면, 희생층들(110)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130) 및 게이트 패드들(130P)을 형성할 수 있다.
게이트 전극들(130) 및 게이트 패드들(130P)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극들(130) 및 게이트 패드들(130P)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 터널부들(TP) 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극들(130) 및 게이트 패드들(130P)을 형성할 수 있다.
도면에 도시하지는 않았으나, 게이트 전극들(130) 및 게이트 패드들(130P)을 형성한 후 트랜치(TH)(도 3 참조) 내에 형성된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 다음으로, 트랜치(TH) 내에 공통 소스 라인(CSL)(도 2 참조)을 형성할 수 있다.
도 10j를 참조하면, 패드 절연층(129)의 일부를 제거하여 콘택 홀들(H)을 형성할 수 있다.
콘택 홀들(H)은 콘택 플러그들(180)(도 4 참조)이 형성될 영역을 오픈하는 별도의 마스크 패턴을 형성한 후 이를 이용하여 형성할 수 있다. 콘택 홀들(H)은 게이트 패드들(130P)이 노출되도록 형성될 수 있으며, 게이트 패드들(130P)이 소정 깊이로 리세스되도록 형성될 수도 있다.
도 10k를 참조하면, 콘택 플러그들(180)을 형성할 수 있다.
먼저, 콘택 홀들(H) 내에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다.
다음으로, 도 4를 함께 참조하면, 콘택 플러그들(180) 상에 제2 배선 라인들(190)을 형성할 수 있다. 셀 영역(CELL)에서는 채널 패드들(160) 상에 채널 플러그들(175)을 형성한 후, 상부에 제1 배선 라인들(170)을 형성할 수 있다. 실시예들에서, 제1 및 제2 배선 라인들(170, 180)의 배치는 도시된 것에 한정되지 않으며, 예를 들어, 서로 다른 높이에 배치될 수도 있다.
도 11a 내지 도 11d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 11a 내지 도 11d에서는, 도 8의 반도체 장치(100b)의 제조 방법이 설명된다. 이하에서, 도 10a 내지 도 10k를 참조하여 상술한 내용과 중복되는 설명은 생략한다.
먼저, 도 10a를 참조하여 상술한 것과 같이, 희생층들(110) 및 층간 절연층(120)의 적층 구조물을 형성할 수 있다.
다음으로, 도 11a를 참조하면, 적층된 층간 절연층들(120) 및 희생층들(110) 상에 하드 마스크층(HM) 및 제1 포토 마스크층(PM1')을 형성하고, 이를 이용하여 층간 절연층들(120) 및 희생층들(110)의 일부를 제거할 수 있다.
먼저, 도 8의 제2 그룹(ST2)의 게이트 패드들(130Pe)에 해당하는 위치에서 희생층들(110)을 절단하는 공정을 수행할 수 있다. 따라서, 제1 포토 마스크층(PM1')은, 제2 그룹(ST2)의 게이트 패드들(130Pe) 중 최하단의 게이트 패드(134Pe)(도 8 참조)의 길이에 맞추어 형성될 수 있다. 제1 포토 마스크층(PM1')에 의해 노출된 영역은 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
도 11b를 참조하면, 제1 포토 마스크층(PM1')을 트리밍(trimming)하여 트리밍 마스크층(PM1a)을 형성할 수 있다.
상기 트리밍 공정은 건식 식각법 또는 습식 식각법을 이용하여, 제1 포토 마스크층(PM1')의 크기를 축소시키는 공정이다. 이에 의해, 일단이 게이트 패드(135Pe)(도 8 참조)의 길이에 대응되도록 축소된 면적을 커버하는 제1 트리밍 마스크층(PM1a)이 형성될 수 있다. 상기 트리밍 공정에 의해 제1 포토 마스크층(PM1')의 높이도 낮아질 수 있다.
도 11c를 참조하면, 도 8의 제2 그룹(ST2)의 게이트 패드들(130Pe)로 교체되는 제4 내지 제7 희생층들(114-117)을 모두 절단할 수 있다.
도 11b를 참조하여 상술한 트리밍 공정을 반복하여 제4 내지 제7 희생층들(114-117)을 서로 다른 길이로 절단한 후, 트리밍 마스크층(PM1a)을 제거할 수 있다.
트리밍 마스크층(PM1a)의 제거 시, 노출된 층간 마스크층들(120)은 일부가 함께 제거될 수 있다. 따라서, 제4 내지 제7 희생층들(114-117)의 상부에서 노출된 층간 절연층들(120)은 두께가 동일한 정도로 감소할 수 있다.
도 11d를 참조하면, 도 8의 제1 그룹(ST1)의 게이트 패드들(130Pe)에 해당하는 위치에서 희생층들(110)을 절단하기 위하여, 제2 포토 마스크층(PM2')을 형성할 수 있다.
제2 포토 마스크층(PM2')은, 제1 그룹(ST1)의 게이트 패드들(130Pe) 중 최하단의 게이트 패드(131Pe)(도 8 참조)의 길이에 맞추어 형성될 수 있다. 제21 포토 마스크층(PM2')에 의해 노출된 층간 절연층들(120) 및 희생층들(110)은 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
다음으로, 도 11b 및 도 11c를 참조하여 상술한 것과 같이 트리밍 공정 및 식각 공정을 반복하여 수행함으로써, 희생층들(110)을 모두 절단할 수 있다. 이와 같이, 트리밍 공정을 이용하여 포토 마스크층의 형성 및 제거 공정의 횟수를 감소시킬 수 있다. 다만, 포토 마스크층의 제거 시, 노출된 층간 절연층(120)의 일부가 함께 제거되므로, 하나의 포토 마스크층으로 절단되는 희생층들(110) 상의 층간 절연층들(120)은 서로 동일한 두께만큼 두께가 감소될 수 있다. 따라서, 해당하는 영역에 형성되는 게이트 패드들(130Pe)은, 도 8과 같이, 이와 같은 그룹들(ST1, ST2)의 단위로 콘택 영역에서 서로 다른 두께를 갖도록 형성될 수 있다.
다음으로, 도 10e 내지 도 10k를 참조하여 상술한 공정이 수행되어, 도 8의 반도체 장치(100b)가 최종적으로 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 12를 참조하면, 반도체 장치(200)는 셀 영역(CELL), 패드 영역(PAD) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 주변 회로 영역(PERI)은 셀 영역(CELL) 및 패드 영역(PAD)의 하단에 배치될 수 있다. 일부 실시예들에서, 주변 회로 영역(PERI)은 셀 영역(CELL) 및 패드 영역(PAD)의 상단에 배치되거나 적어도 일 측에 배치될 수도 있다.
셀 영역(CELL)은 및 패드 영역(PAD)은, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130P), 및 게이트 패드들(130P)과 연결되는 콘택 플러그들(180)을 포함할 수 있다.
본 실시예에서, 셀 영역(CELL) 및 패드 영역(PAD)은 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL) 및 패드 영역(PAD)은 예를 들어, 도 6a 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 제1 및 제2 콘택 플러그들(250, 275) 및 제1 및 제2 배선 라인들(260, 270)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
주변 영역 절연층(240)은 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
제1 콘택 플러그들(250)은 주변 영역 절연층(240)을 관통하여 도핑 영역(205) 또는 회로 게이트 전극(235)에 연결될 수 있다. 제2 콘택 플러그들(275)은 제1 및 제2 배선 라인들(260, 270)의 사이에 배치될 수 있다. 제1 및 제2 콘택 플러그들(250, 275) 및 제1 및 제2 배선 라인들(260, 270)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다.
반도체 장치(200)는 패드 영역(PAD)과 주변 회로 영역(PERI)을 서로 연결하는 연결 배선 구조들(280, 290)을 더 포함할 수 있다.
연결 배선 구조들(280, 290)은, 예를 들어, 셀 영역(CELL)의 게이트 전극들(130), 채널 영역(140) 등과 연결되어 패드 영역(PAD)으로 연장된 제1 및 제2 배선 라인들(170, 190)을 주변 회로 영역(PERI)의 회로 소자(230)에 연결하도록 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL) 및 패드 영역(PAD)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL) 및 패드 영역(PAD)이 제조될 수 있다. 기판(101)은 기저 기판(201)보다 작게 형성될 수 있으나, 이에 한정되지는 않는다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 13을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 13에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 14를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 15를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널홀 100: 반도체 장치
101: 기판 107: 식각 정지층
110: 희생층 120: 층간 절연층
129: 패드 절연층 130: 게이트 전극
130P: 게이트 패드 140: 채널 영역
150: 게이트 유전층 160: 채널 패드
162: 제1 절연층 166: 제2 절연층
170: 제1 배선 라인 175: 채널 플러그
180: 콘택 플러그 190: 제2 배선 라인

Claims (20)

  1. 기판 상에 수직하게 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들;
    상기 게이트 전극들로부터 서로 다른 길이로 연장되는 게이트 패드들; 및
    상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고,
    상기 게이트 패드들 중 적어도 일부는, 연결된 상기 게이트 전극보다 두께가 얇은 영역을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 패드들은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장되어 상기 콘택 플러그들과 연결되는 콘택 영역을 포함하고,
    상기 콘택 영역에서의 두께가 상기 게이트 전극의 두께보다 얇은 반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 패드들은 상기 콘택 영역 전체에서 상기 게이트 전극의 두께보다 얇은 두께를 갖는 반도체 장치.
  4. 제2 항에 있어서,
    상기 게이트 패드들은 상기 콘택 영역에서 점진적으로 감소하는 두께를 갖는 반도체 장치.
  5. 제2 항에 있어서,
    상기 게이트 패드들은 상기 콘택 영역의 근처에서 두께가 급격히 감소하는 절곡부를 가지며, 상기 절곡부 이외의 영역에서는 수평하게 연장되는 반도체 장치.
  6. 제1 항에 있어서,
    각각의 상기 게이트 패드 및 연결된 상기 게이트 전극 사이의 두께의 차이는, 상기 게이트 패드들에서 서로 상이한 반도체 장치.
  7. 제6 항에 있어서,
    상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 증가하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 두 개 이상의 상기 게이트 패드들을 포함하는 그룹 단위로 증가하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 게이트 패드들 상에 배치되는 식각 정지층을 더 포함하고, 상기 콘택 플러그들은 상기 식각 정지층을 관통하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 식각 정지층은 상기 게이트 패드들과 접촉하도록 배치되는 반도체 장치.
  11. 기판 상에 수직하게 적층되는 게이트 전극들;
    상기 게이트 전극들로부터 서로 다른 길이로 연장되며 콘택 영역을 갖는 게이트 패드들; 및
    상기 콘택 영역에서 상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고,
    상기 게이트 패드들 중 적어도 일부는, 상기 콘택 영역에서 두께가 감소하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 콘택 영역은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장된 영역을 포함하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 게이트 패드들은 상기 콘택 영역에서 두께가 감소하도록 단차부 또는 절곡부를 갖는 반도체 장치.
  14. 제11 항에 있어서,
    서로 연결된 상기 게이트 전극과 상기 게이트 패드의 두께의 차이는 약 5 Å 내지 100 Å의 범위인 반도체 장치.
  15. 제11 항에 있어서,
    상기 게이트 패드들의 두께가 감소하는 정도는 상기 기판으로부터의 거리에 비례 또는 반비례하는 반도체 장치.
  16. 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하는 단계;
    적층된 상기 희생층들 및 층간 절연층들 상에 마스크층을 형성하는 단계;
    상기 마스크층을 이용하여 상기 희생층들 및 층간 절연층들의 일부를 제거하여 서로 다른 길이로 연장되는 패드 영역을 형성하는 단계;
    상기 패드 영역 상에 산화물계 물질로 이루어진 패드 절연층을 형성하는 단계;
    상기 희생층들을 제거하는 단계; 및
    상기 희생층들이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들을 형성하는 단계를 포함하고,
    상기 패드 절연층을 형성하는 단계에서, 상기 패드 영역을 이루는 상기 희생층들의 적어도 일부가 산화되어 산화물층을 형성하는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 희생층들은, 상기 패드 절연층을 형성하기 위한 소스 물질에 의해 상면으로부터 일부가 산화되는 반도체 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 희생층들을 제거하는 단계에서, 상기 산화물층은 제거되지 않고 잔존하는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 게이트 전극들은 상기 산화물층의 하부에서 감소된 두께를 갖는 반도체 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 산화물층의 두께는 상기 기판의 상면으로부터 멀어질수록 증가하는 반도체 장치의 제조 방법.
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