JP2017055101A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態の半導体装置は、基板と、第1構造体と、第2構造体と、第3構造体と、第1段差と、第2段差と、絶縁層と、第1支柱と、第2支柱と、第1コンタクト部と、第2コンタクト部と、第3コンタクト部と、を含む。第1構造体は、第1電極層と第1絶縁体とを含む。第1構造体は、第1絶縁体の表面に第1テラスを有する。第2構造体は、第2電極層と第2絶縁体とを含む。第2構造体は、第2絶縁体の表面に第2テラスを有する。第1支柱は、第1テラス、第2テラス、および第1段差を介して基板に達する。第2支柱は、第2テラス、第3テラス、および第2段差を介して基板に達する。
【選択図】図1
Description
第1実施形態と異なる。第2実施形態では、支柱118が、段差112にかかって設けられる。支柱118は、隣りあう2つのテラス111を介して、例えば、基板10に達する。支柱118の平面形状は、例えば、楕円状である。
1. 基板と、
前記基板上に設けられた第1構造体、前記第1構造体は、第1電極層と第1絶縁体とを含む、前記第1構造体は、前記第1絶縁体の表面に第1テラスを有する、と、
前記第1構造体上に、前記第1テラス上を除いて設けられた第2構造体、前記第2構造体は、第2電極層と第2絶縁体とを含む、前記第2構造体は、前記第2絶縁体の表面に第2テラスを有する、と、
前記第1テラスと前記第2テラスとの間に設けられた段差と、
前記第1テラスおよび前記第2テラス上に設けられた絶縁層と、
前記絶縁層および前記第1構造体内に設けられた第1支柱、前記第1支柱は、前記第1テラスを介して前記基板に達する、と、
前記絶縁層、前記第2構造体、および前記第1構造体内に設けられた第2支柱、前記第2支柱は、前記第2テラスを介して前記基板に達する、前記第2支柱は、前記段差を介して前記第1支柱と隣接する、と、
前記絶縁層および前記第1絶縁体内に設けられた第1コンタクト部、前記第1コンタクト部は、前記第1テラスを介して前記第1電極層と電気的に接続される、と、
前記絶縁層および前記第2絶縁体内に設けられた第2コンタクト部、前記第2コンタクト部は、前記第2テラスを介して前記第2電極層と電気的に接続される、と、
を備え、
前記第1コンタクト部は、前記段差と前記第1支柱との間にあり、
前記段差は、前記第1コンタクト部と前記第2支柱との間にある、半導体装置。
2. 前記絶縁層および前記第1構造体内に設けられた第3支柱、前記第3支柱は、前記第1テラスを介して前記基板に達する、と、
前記絶縁層、前記第2構造体、および前記第1構造体内に設けられた第4支柱、前記第4支柱は、前記第2テラスを介して前記基板に達する、と、
を備えた半導体装置。
3. 前記第1支柱と前記第2支柱とを含む第1列と、
前記第3支柱と前記4支柱とを含む第2列と、
を、さらに備え、
前記第1列および前記第2列は、前記第1テラスと前記第2テラスとが並ぶ方向に沿って延びる半導体装置。
4. 前記第1コンタクト部および前記第2コンタクト部は、前記第1列と前記第2列との間にある半導体装置。
5. 前記第1支柱、前記第2支柱、前記第3支柱、および前記第4支柱は、平面から見て矩形状に配置された半導体装置。
6. 前記第1支柱、前記第2支柱、前記第3支柱、および前記第4支柱は、平面から見て平行四辺形状に配置された、半導体装置。
7. 前記第1コンタクト部および前記第2コンタクト部の平面形状は、楕円である半導体装置。
8. 前記第1構造体、および前記第2構造体内に設けられたホール、前記ホールは、前記基板に達する、と、
前記ホール内に設けられた第1メモリセルと、
前記ホール内に設けられた第2メモリセル、前記第2メモリセルは、前記第1メモリセルと電気的に接続される、と、
を、備えた半導体装置。
9. 前記ホール内に設けられた半導体ボディと、
前記ホール内において、前記半導体ボディと第3電極層および第4電極層との間に設けられたメモリ膜、前記メモリ膜は、電荷蓄積膜を含む、と、
を、備えた、半導体装置。
10. 前記第3電極層は、前記第1メモリセルのゲート電極であり、
前記第4電極層は、前記第2メモリセルのゲート電極であり、
前記第1電極と前記第3電極、前記第2電極と前記第4電極とがそれぞれ同じ層である、半導体装置。
Claims (10)
- 基板と、
前記基板上に設けられ、第1電極層と第1絶縁体とを含み、前記第1絶縁体の表面に第1テラスを有する第1構造体と、
前記第1構造体上に、前記第1テラス上を除いて設けられ、第2電極層と第2絶縁体とを含み、前記第2絶縁体の表面に第2テラスを有する第2構造体と、
前記第2構造体上に、前記第2テラス上を除いて設けられ、第3電極層と第3絶縁体とを含み、前記第3絶縁体の表面に第3テラスを有する第3構造体と、
前記第1テラスと前記第2テラスとの間に設けられた第1段差と、
前記第2テラスと前記第3テラスとの間に設けられた第2段差と、
前記第1テラス、前記第2テラス、および前記第3テラス上に設けられた絶縁層と、
前記絶縁層、前記第1構造体、および前記第2構造体内に設けられ、前記第1テラス、前記第2テラス、および前記第1段差を介して前記基板に達する第1支柱と、
前記絶縁層、前記第1構造体、前記第2構造体、および前記第3構造体内に設けられ、前記第2テラス、前記第3テラス、および前記第2段差を介して前記基板に達する第2支柱と、
前記絶縁層および前記第1絶縁体内に設けられ、前記第1テラスを介して前記第1電極層と電気的に接続される第1コンタクト部と、
前記絶縁層および前記第2絶縁体内に設けられ、前記第2テラスを介して前記第2電極層と電気的に接続される第2コンタクト部と、
前記絶縁層および前記第3絶縁体内に設けられ、前記第3テラスを介して前記第3電極層と電気的に接続される第3コンタクト部と、
を備えた、半導体装置。 - 前記絶縁層、前記第1構造体、および前記第2構造体内に設けられ、前記第1テラス、前記第2テラス、および前記第1段差を介して前記基板に達する第3支柱と、
前記絶縁層、前記第1構造体、前記第2構造体、および前記第3構造体内に設けられ、前記第2テラス、前記第3テラス、および前記第2段差を介して前記基板に達する第4支柱と、
を、さらに備えた、請求項1記載の半導体装置。 - 前記第1支柱と前記第2支柱とを含む第1列と、
前記第3支柱と前記4支柱とを含む第2列と、
を、さらに備え、
前記第1列および前記第2列は、前記第1テラス、前記第2テラス、および前記第3テラスが並ぶ方向に沿って延びる、請求項2記載の半導体装置。 - 前記第1コンタクト部、前記第2コンタクト部、および前記第3コンタクト部は、前記第1列と前記第2列との間にある、請求項3記載の半導体装置。
- 前記第1支柱、前記第2支柱、前記第3支柱、および前記第4支柱は、平面から見て矩形状に配置された、請求項2記載の半導体装置。
- 前記第1支柱、前記第2支柱、前記第3支柱、および前記第4支柱は、平面から見て平行四辺形状に配置された、請求項2記載の半導体装置。
- 前記第1コンタクト部および前記第2コンタクト部の平面形状は、楕円である、請求項1記載の半導体装置。
- 前記第1構造体、前記第2構造体、および前記第3構造体内に設けられ、前記基板に達するホール、と、
前記ホール内に設けられた第1メモリセルと、
前記ホール内に設けられ、前記第1メモリセルと電気的に接続される第2メモリセルと、
前記ホール内に設けられ、前記第2メモリセルと電気的に接続される第3メモリセルと、
を、さらに備えた、請求項1記載の半導体装置。 - 前記ホール内に設けられた半導体ボディと、
前記ホール内において、前記半導体ボディと前記第1電極層、前記第2電極層、および前記第3電極層との間に設けられ、電荷蓄積膜を含むメモリ膜と、
を、さらに備えた、請求項8記載の半導体装置。 - 前記第1電極層は、前記第1メモリセルのゲート電極であり、
前記第2電極層は、前記第2メモリセルのゲート電極であり、
前記第3電極層は、前記第3メモリセルのゲート電極である、請求項8記載の半導体装置。
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