CN114203717A - 存储器装置 - Google Patents

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CN114203717A
CN114203717A CN202010945794.4A CN202010945794A CN114203717A CN 114203717 A CN114203717 A CN 114203717A CN 202010945794 A CN202010945794 A CN 202010945794A CN 114203717 A CN114203717 A CN 114203717A
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memory
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叶腾豪
胡志玮
吕函庭
李冠儒
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Macronix International Co Ltd
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Abstract

本发明提供一种存储器装置。存储器装置包含堆叠结构、管状元件、导电柱与多个存储器单元。管状元件包含虚设通道层，且管状元件贯穿该堆叠结构。导电柱被管状元件围绕，且导电柱延伸超过虚设通道层的底表面。多个存储器单元在堆叠结构中并电性连接至导电柱。

Description

存储器装置
技术领域
本发明是有关于存储器装置，且特别有关于具有被管状元件围绕的导电柱的存储器装置。
背景技术
自从平面存储器装置，例如二维(2-dimensional)存储器装置，达到容量扩展极限且难以满足市场需求，存储器装置的发展已转向三维(3-dimensional；3D)存储器装置。然而，三维存储器装置的发展带来许多挑战，例如高成本、难以整合工艺、存储器装置的架构稳定性、存储器装置的电性表现、复杂的装置设计等问题。为了解决这些问题，发展新的三维存储器装置显得愈来愈重要。
因此，有需要提供具有改良的布局(layout)的存储器装置。
发明内容
本发明是有关于存储器装置。
根据一实施例，提供存储器装置。存储器装置包含堆叠结构、管状元件、导电柱与多个存储器单元。管状元件包含虚设通道层，且管状元件贯穿该堆叠结构。导电柱被管状元件围绕，且导电柱延伸超过虚设通道层的底表面。多个存储器单元在堆叠结构中并电性连接至导电柱。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1绘示根据本发明的一实施例的存储器装置的示意立体图；
图2A绘示根据本发明的一实施例的存储器装置的示意立体图；
图2B绘示图1所示的绝缘堆叠结构中的多个柱体结构中的一者；
图2C绘示图1所示的阶梯结构中的多个柱体结构中的一者；
图3绘示根据本发明的一实施例的主堆叠结构的示意俯视图；
图4绘示根据本发明的一实施例的存储器装置的示意立体图；
图5绘示根据本发明的一实施例的存储器装置的示意俯视图；及
图6-15示例性绘示用以制造根据本发明的一实施例的存储器装置的方法。
【符号说明】
10：存储器装置
S：堆叠结构
100，100A，100B，100C：主堆叠结构
101，101A，101B，101C，101D，101E，101F，101G：阶梯结构
102，102A，102′：绝缘堆叠结构
103：绝缘条
104：导电膜
105：第一绝缘层
106：导电阶梯层
107：绝缘阶梯层
108，120，121，140，148：底表面
109，141：顶表面
110，110′：第二绝缘层
111，111′：第三绝缘层
112：柱体结构
113：管状元件
114：导电柱
115：阶梯部
116：导电插塞
117，417：存储器膜
118：虚设通道层
118A，118B，118′：通道层
119：绝缘膜
122，122A：柱元件
123，124：源极/漏极柱
125：绝缘柱
126：多晶半导体层
127：上导电柱端部
128：下导电柱端部
129：半导体装置
130：导电层
136：介电层
137：第一孔
138：第二孔
139：第三孔
142：第一开孔
143：第二开孔
144：第三开孔
145：沟槽
146：介电膜
147：导电材料
161，192：晶体管
163，165，194：下导电结构
171，173，181，183，191：上导电结构
X，Y，Z：方向
具体实施方式
以下提出相关实施例，配合附图以详细说明本揭露所提出的存储器装置及其制造方法。然而，本揭露并不以此为限。实施例中的叙述，例如局部结构、制造方法的步骤和材料应用等，仅为举例说明之用，本揭露欲保护的范围并非仅限于所述形式。
同时，须注意的是，本揭露并非显示出所有可能的实施例。相关技术领域者当可在不脱离本揭露的精神和范围的前提下，对实施例的结构和制造方法加以变化与修饰，以符合实际应用所需。因此，未于本揭露提出的其他实施形式也可能可以应用。再者，附图是简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图仅作叙述实施例之用，而非用以限缩本揭露保护范围。相同或相似的元件符号用以代表相同或相似的元件。
图1绘示根据本发明的一实施例的存储器装置10的示意立体图。存储器装置10可包含三维非挥发性存储器，例如或非门闪存(NOR flash memory)、与非门闪存(NAND flashmemory)、或其它种类存储器。存储器装置10可包含堆叠结构S。堆叠结构S可包含主堆叠结构100、阶梯结构101与绝缘堆叠结构102。主堆叠结构100、阶梯结构101与绝缘堆叠结构102可设置为相邻于彼此。主堆叠结构100、阶梯结构101与绝缘堆叠结构102可设置为于垂直方向上互不重叠，垂直方向例如是Z方向。主堆叠结构100与阶梯结构101可沿着横向方向设置，横向方向例如是Y方向，但主堆叠结构100与阶梯结构101于纵向方向上可互不重叠，纵向方向例如是X方向。主堆叠结构100与绝缘堆叠结构102可沿着X方向设置，但主堆叠结构100与绝缘堆叠结构102于Y方向上可互不重叠。相似地，阶梯结构101与绝缘堆叠结构102可沿着X方向设置，但阶梯结构101与绝缘堆叠结构102于Y方向上可互不重叠。
在一实施例中，如图1所示，存储器装置10可具有四个阶梯结构101/101A/101B/101C，阶梯结构101与阶梯结构101A设置为相邻于彼此，且绝缘条103使阶梯结构101隔离于阶梯结构101A。阶梯结构101B与阶梯结构101C设置为相邻于彼此，且绝缘条103使阶梯结构101B隔离于阶梯结构101C。阶梯结构101与阶梯结构101C设置于主堆叠结构100的相对侧。阶梯结构101A与阶梯结构101B设置于主堆叠结构100的相对侧。在一实施例中，阶梯结构101与阶梯结构101C可对称设置。在一实施例中，阶梯结构101A与阶梯结构101B可对称设置。在一实施例中，存储器装置10可具有设置于主堆叠结构100的相对侧的两个绝缘堆叠结构102/102A；阶梯结构101/101A/101B/101C和绝缘堆叠结构102/102A设置于主堆叠结构100的不同侧。在一实施例中，两个绝缘堆叠结构102/102A可对称设置。
绝缘条103可沿着Y方向延伸，使主堆叠结构100隔离于主堆叠结构100A。依据不同的设计，存储器装置10可具有一或更多的主堆叠结构100/100A、一或更多的阶梯结构101/101A/101B/101C与一或更多的绝缘堆叠结构102/102A。如图1所示，绝缘条103可沿着Y方向延伸以使阶梯结构101隔离于阶梯结构101A、使主堆叠结构100隔离于主堆叠结构100A、以及阶梯结构101B隔离于阶梯结构101C。在一实施例中，绝缘条103可包含绝缘材料。
图2A绘示存储器装置10的示意立体图，不包含存储器装置10对应于图1中的绝缘堆叠结构102的部分。请同时参照图1及图2A，主堆叠结构100可包含多个导电膜104与多个第一绝缘层105沿着Z方向交错堆叠。多个导电膜104使多个第一绝缘层105相互隔离。在一实施例中，主堆叠结构100的导电膜104可包含导电材料，例如钨(tungsten；W)。主堆叠结构100的第一绝缘层105可包含绝缘材料，绝缘材料包含氧化物，例如氧化硅(siliconoxide)。
阶梯结构101可包含多个导电阶梯层106与多个绝缘阶梯层107沿着Z方向交错堆叠。多个导电阶梯层106使多个绝缘阶梯层107相互隔离。每一导电阶梯层106具有在X-Y平面上不同的横向面积。例如，导电阶梯层106的横向面积从阶梯结构101的底表面108往阶梯结构101的顶表面109逐渐变小。例如，位于较低阶层(距离阶梯结构101的底表面108较近的阶层)的导电阶梯层106的横向面积大于位于较高阶层(距离阶梯结构101的底表面108较远的阶层)的导电阶梯层106的横向面积。在一实施例中，阶梯结构101的导电阶梯层106可包含导电材料，例如钨。阶梯结构101的绝缘阶梯层107可包含绝缘材料，绝缘材料包含氧化物，例如氧化硅。
绝缘堆叠结构102可包含多个第二绝缘层110与多个第三绝缘层111沿着Z方向交错堆叠。多个第二绝缘层110使多个第三绝缘层111相互隔离。在一实施例中，绝缘堆叠结构102的第二绝缘层110可包含绝缘材料，绝缘材料包含氮化物，例如氮化硅(siliconnitride)。绝缘堆叠结构102的第三绝缘层111可包含绝缘材料，绝缘材料包含氧化物，例如氧化硅。在一实施例中，第二绝缘层110与第三绝缘层111可包含不同材料。
在一实施例中，主堆叠结构100的导电膜104可电性连接至阶梯结构101的导电阶梯层106。绝缘堆叠结构102可为电性绝缘。主堆叠结构100的导电膜104与阶梯结构101的导电阶梯层106可做为存储器装置10的栅极结构。
在一实施例中，主堆叠结构100的多个第一绝缘层105、阶梯结构101的多个绝缘阶梯层107与绝缘堆叠结构102的多个第三绝缘层111具有一对一对应关系，换言之，一第一绝缘层105、与该第一绝缘层105对应的一绝缘阶梯层107、以及与该第一绝缘层105对应的一第三绝缘层111可具有Z方向上相同高度(或阶层)。
存储器装置10可包含多个柱体结构112，分散地配置于绝缘堆叠结构102与阶梯结构101中。多个柱体结构112在Z方向上通过绝缘堆叠结构102与阶梯结构101。每一柱体结构112包含管状元件113与导电柱114。管状元件113贯穿堆叠结构S。具体而言，导电柱114被管状元件113围绕。在一实施例中，柱体结构112可具有类似于同轴电缆(coaxial cable)的结构。导电柱114与管状元件113可沿着Z方向延伸，且通过绝缘堆叠结构102与阶梯结构101。导电柱114可包含导电材料，例如钨。
在绝缘堆叠结构102中，每一柱体结构112通过相同数量的第二绝缘层110。在阶梯结构101中，多个柱体结构112分别通过不同数量的导电阶梯层106。例如，阶梯结构101可包含多个阶梯部115(如图2A所示)，每一阶梯部115所包含的导电阶梯层106的数量可不相同，且阶梯结构101中的柱体结构112可个别设置于不同阶梯部115中，具体而言，一柱体结构112设置于一阶梯部115中。
存储器装置10可包含多个导电插塞(plug)116，设置于阶梯结构101的导电阶梯层106上。具体而言，每一导电插塞116可设置于阶梯结构101中的不同阶层的导电阶梯层106上。多个导电插塞116可个别配置于不同阶梯部115中。导电插塞116电性连接于此导电插塞116所设置的一导电阶梯层106，且管状元件113与导电柱114通过此导电阶梯层106。
图2B绘示图1所示的绝缘堆叠结构102中的多个柱体结构112中的一者。图2C绘示图1所示的阶梯结构101中的多个柱体结构112中的一者。
请参照图1与图2B-图2C，在绝缘堆叠结构102与阶梯结构101中，管状元件113可包含存储器膜117、虚设通道层118与绝缘膜119。导电柱114被管状元件113围绕，且导电柱114延伸超过虚设通道层118的底表面120。在一实施例中，虚设通道层118的底表面120可沿着Z方向延伸超过绝缘堆叠结构102的底表面121与阶梯结构101的底表面108，且导电柱114可沿着Z方向延伸超过绝缘堆叠结构102的底表面121、阶梯结构101的底表面108与虚设通道层118的底表面120。
存储器膜117可包含存储器技术领域中已知的多层结构(multilayerstructure)，例如ONO(氧化物-氮化物-氧化物)结构、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)结构、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)结构、SONOS(硅-氧化硅-氮化硅-氧化硅-硅)结构、BE-SONOS(能带隙硅-氧化硅-氮化硅-氧化硅-硅)结构、TANOS(氮化钽-氧化铝-氮化硅-氧化硅-硅)结构、MA BE-SONOS(金属-高介电常数材料能带隙硅-氧化硅-氮化硅-氧化硅-硅)结构及其组合。存储器膜117可具有管状且围绕导电柱114。
在一实施例中，存储器装置10的存储器层可包含存储器膜117与存储器材料，存储器材料形成于存储器膜117与主堆叠结构100的导电膜104之间。存储器层可包含存储器技术领域中已知的任意电荷捕捉(charge trapping)结构，例如ONO结构、ONONO结构、ONONONO结构、SONOS结构、BE-SONOS结构、TANOS结构、MA BE-SONOS结构及其组合等。电荷捕捉结构可使用氮化物例如氮化硅，或是其他类似的高介电常数物质包括金属氧化物，例如三氧化二铝(alumina；Al2O3)、氧化锆(hafnium dioxide；HfO2)等。存储器单元可定义在存储器层中。举例来说，在存储器层包含存储器膜117与存储器材料的情况下，存储器膜117可理解为隧穿氧化层(tunneling oxide layer)，存储器膜117可包含二氧化硅(silicon dioxide；SiO2)或者仅包含二氧化硅；而存储器材料可包含存储器技术领域中已知的多层存储器材料，例如三氧化二铝、氮化钛(titanium nitride；TiN)、ONO结构、ONONO结构、ONONONO结构、SONOS结构、BE-SONOS结构、TANOS结构、MA BE-SONOS结构及其组合等。
虚设通道层118设置于存储器膜117与导电柱114之间。虚设通道层118可包含半导体材料，例如掺杂的(doped)半导体材料或未掺杂的(undoped)半导体材料。在一实施例中，虚设通道层118可包含多晶硅(polysilicon)，例如掺杂的多晶硅或未掺杂的多晶硅。虚设通道层118可具有管状且围绕导电柱114。在一实施例中，虚设通道层118可意指不具有驱动电路的虚设通道层118。在一实施例中，虚设通道层118可理解为电性浮接(floating)的元件。
绝缘膜119设置于导电柱114与虚设通道层118之间。绝缘膜119可具有管状且围绕导电柱114。绝缘膜119可包含介电材料，介电材料包含氧化物(例如氧化硅)。
图3绘示根据本发明的一实施例的主堆叠结构100的示意俯视图。请同时参照图1及图3，存储器装置10可包含多个柱元件122，分散地配置于主堆叠结构100中。柱元件122沿着Z方向延伸且通过主堆叠结构100。
柱元件122可包含存储器膜117、通道层118A、源极/漏极柱123、源极/漏极柱124、绝缘柱125与绝缘膜119。绝缘柱125设置于源极/漏极柱123和源极/漏极柱124之间。绝缘柱125使源极/漏极柱123隔离于源极/漏极柱124彼此。源极/漏极柱123和源极/漏极柱124中的一者为源极，另一者为漏极。绝缘膜119设置于通道层118A与源极/漏极柱123、源极/漏极柱124和绝缘柱125之间。通道层118A设置于绝缘膜119与存储器膜117之间。通道层118A可具有管状且围绕源极/漏极柱123、源极/漏极柱124、绝缘膜119与绝缘柱125。存储器膜117可具有管状且围绕通道层118A。柱元件122的存储器膜117可相似于管状元件113的存储器膜117。源极/漏极柱123和源极/漏极柱124可包含掺杂的半导体材料，例如N+多晶硅，或可包含未掺杂的半导体材料。绝缘柱125可包含绝缘材料，绝缘材料包含氮化物，例如氮化硅。
存储器装置10可包含多个存储器单元，设置于主堆叠结构100与主堆叠结构100A中。存储器单元可定义于导电膜104与柱元件122的通道层118A交错处的存储器膜117中。柱元件122可理解为有源柱元件。在一实施例中，主堆叠结构100可设置于阵列区域(arrayregion)，且阶梯结构101可设置于阶梯区域(staircase region)。
管状元件113的虚设通道层118与柱元件122的通道层118A的不同之处在于，当施加电压至存储器装置10时，虚设通道层118并非用来提供通道给电子或空穴。
图4绘示根据本发明另一实施例的主堆叠结构100中的柱元件122A的示意立体图。图4所示的柱元件122A与图3所示的柱元件122的不同之处说明如下。柱元件122A包含通道层118B、源极/漏极柱123、源极/漏极柱124与绝缘膜119。绝缘膜119使源极/漏极柱123隔离于源极/漏极柱124。图4所示的通道层118B与图3所示的通道层118A的不同之处在于通道层118B具有开环形状，且通道层118B具有相对的端部分别电性连接至源极/漏极柱123与源极/漏极柱124。图4所示的存储器膜417与图3所示的存储器膜117的不同之处在于存储器膜417设置于主堆叠结构100的导电膜104的上表面与下表面，且可延伸于柱元件122A的外侧壁与导电膜104之间。
在一实施例中，在主堆叠结构100的示意立体图中，图3所示的存储器膜117可配置于导电膜104的上表面与下表面，且可延伸于柱元件122的外侧壁与导电膜104之间，类似于图4所示的存储器膜417的配置方式。
请再次参照图1，存储器装置10可包含多晶半导体层(poly semiconductor)126，位于主堆叠结构100、阶梯结构101与绝缘堆叠结构102下方。换言之，多晶半导体层126位于存储器单元下方。管状元件113、导电柱114与柱元件122通过多晶半导体层126。多晶半导体层126可包含掺杂的半导体材料，例如P+多晶硅，或未掺杂的半导体材料。导电柱114可具有上导电柱端部127与相对于上导电柱端部127的下导电柱端部128。导电柱114的上导电柱端部127位于绝缘堆叠结构102与阶梯结构101的上方。导电柱114的下导电柱端部128位于多晶半导体层126的下方。
存储器装置10可包含晶体管(transistor)161、下导电结构163与下导电结构165。下导电结构163电性连接于导电柱114的下导电柱端部128与晶体管161的漏极与源极中的一者之间。下导电结构165电性连接于导电柱114的下导电柱端部128与晶体管161的漏极与源极中的另一者之间。
图5绘示根据本发明的一实施例的存储器装置10的示意俯视图。图1与图5的不同之处在于，图5所示的存储器装置10包含更多的主堆叠结构100/100A/100B/100C，以及更多的阶梯结构101/101A/101B/101C/101D/101E/101F/101G，图5并未示出绝缘堆叠结构102/102A。请同时参照图1及图5，存储器装置10可包含导电层130。导电层130可设置于主堆叠结构100、阶梯结构101与绝缘堆叠结构102的上方。导电层130可包含上导电结构171、上导电结构173、上导电结构181、上导电结构183与上导电结构191，设置于柱元件122及/或柱体结构112的上方。
上导电结构173可电性连接于绝缘堆叠结构102中的一柱体结构112的一导电柱114。上导电结构171可电性连接于绝缘堆叠结构102中的其他多个柱体结构112的多个导电柱114。上导电结构171电性连接于柱元件122的源极或漏极中的一者与导电柱114之间。上导电结构171电性连接于存储器单元与绝缘堆叠结构102中的导电柱114的上导电柱端部127之间。绝缘堆叠结构102中的一柱体结构112的一导电柱114电性连接于下导电结构165与上导电结构173之间。绝缘堆叠结构102中的其他多个柱体结构112的多个导电柱114电性连接于下导电结构163与上导电结构171之间。
上导电结构183可电性连接于绝缘堆叠结构102A中的一柱体结构112的一导电柱114。上导电结构181可电性连接于绝缘堆叠结构102A中的其他多个柱体结构112的多个导电柱114。上导电结构181电性连接于柱元件122的源极或漏极中的另一者(例如是相对于上导电结构171所电性连接的一者)与导电柱114之间。上导电结构181电性连接于存储器单元与绝缘堆叠结构102A中的导电柱114的上导电柱端部127之间。绝缘堆叠结构102A中的一柱体结构112的一导电柱114电性连接于下导电结构165与上导电结构183之间。绝缘堆叠结构102A中的其他多个柱体结构112的多个导电柱114电性连接于下导电结构163与上导电结构181之间。
在一实施例中，例如，柱元件122的源极电性连接至上导电结构171、绝缘堆叠结构102中的导电柱114、上导电结构173、下导电结构163、晶体管161与下导电结构165。上导电结构171、绝缘堆叠结构102中的导电柱114、上导电结构173、及电性连接于绝缘堆叠结构102中的多个导电柱114(即有效导电柱或有源导电柱)的多个下导电柱端部128之间的下导电结构163与下导电结构165可做为源极线。例如，上导电结构173可做为全局源极线(global source line)或共同源极线(common source line)。晶体管161(开关)可做为源极线晶体管(源极线开关)。绝缘堆叠结构102中的导电柱114可做为用于存储器单元的源极线接触结构。
在一实施例中，例如，柱元件122的漏极电性连接至上导电结构181、绝缘堆叠结构102A中的导电柱114、上导电结构183、下导电结构163、晶体管161与下导电结构165。上导电结构181、绝缘堆叠结构102A中的导电柱114、上导电结构183、及电性连接于绝缘堆叠结构102A中的多个导电柱114(即有效导电柱或有源导电柱)的多个下导电柱端部128之间的下导电结构163与下导电结构165可做为位线。例如，上导电结构181可做为区域位线(localbit line)，上导电结构183可做为全局位线(global bit line)或共同位线(common bitline)，区域位线通过绝缘堆叠结构102A中的多个导电柱114、下导电结构163、晶体管161与下导电结构165电性连接于全局位线。晶体管161(开关)可做为位线晶体管(位线开关)。绝缘堆叠结构102A中的导电柱114可做为用于存储器单元的位线接触结构。
上导电结构191可电性连接于导电插塞116与阶梯结构101中的柱体结构112的导电柱114的上导电柱端部127之间。半导体装置129可包含晶体管192与下导电结构194。下导电结构194电性连接于晶体管192。下导电结构194电性连接于晶体管192与阶梯结构101中的柱体结构112的导电柱114的下导电柱端部128之间。在多个实施例中，阶梯结构101中的柱体结构112的导电柱114(即有效导电柱或有源导电柱)、上导电结构191、导电插塞116、下导电结构194可做为字线。晶体管192(开关)可做为字线晶体管(字线开关)。阶梯结构101中的导电柱114可做为用于存储器单元的字线接触。
阶梯结构101中的多个柱体结构112的部分导电柱114可电性浮接且从而被称为虚设(dummy)导电柱。例如，如图5所示，阶梯结构101、阶梯结构101B、阶梯结构101D与阶梯结构101F中的多个柱体结构112的导电柱114为电性浮接，而阶梯结构101A、阶梯结构101C、阶梯结构101E与阶梯结构101G中的多个柱体结构112的导电柱114。
译码器可设置于主堆叠结构100与阶梯结构101的下方。位线晶体管与源极线晶体管可设置于基板(未绘示)上，相邻于存储器装置10的***区域(periphery region)。在一实施例中，位线晶体管与源极线晶体管可设置于基板且位于存储器装置10的正下方区域，以形成驱动电路置于阵列之下的架构(CMOS under array)。
在一实施例中，下导电结构163与下导电结构165可包含但不限于第一下金属层(BM1)、第二下金属层(BM2)、第三下金属层(BM3)与设置于多个下金属层之间且提供多个下金属层之间电连接的多个下导孔(vias)。
在一实施例中，导电层130可包含第一上金属层(TM1)及/或第二上金属层(TM2)。
阶梯结构101与绝缘堆叠结构102中的管状元件113可具有相同的横向剖面尺寸(例如直径)，例如，在X-Y平面上的剖面尺寸(例如直径)。管状元件113的横向剖面尺寸可大于柱元件122的横向剖面尺寸，例如，在X-Y平面上，管状元件113的剖面直径大于柱元件122的剖面直径。
图6-15示例性绘示用以制造根据本发明的一实施例的存储器装置10的方法。
请参照图6，半导体装置129提供于多晶半导体层126之下。半导体装置129可具有如前所述的结构(参照图1)。在一实施例中，半导体装置129可包含但不限于第一下金属层(BM1)、第二下金属层(BM2)、第三下金属层(BM3)与设置于多个下金属层之间且提供多个下金属层之间电连接的多个下导孔。半导体装置129可包含其他形成于层间(inter-layer)介电层中或层间介电层上的导电线路。本揭露对此不做局限。在一实施例中，半导体装置129在前段工艺(front-end-of-line；FEOL)中形成于基板(未绘示)上。
半导体装置可包含介电层136(上介电层)。在一实施例中，介电层136可形成于第三下金属层(BM3)上。介电层136可包含介电材料，介电材料包含氧化物，例如氧化硅。然后，多晶半导体层126形成于介电层136上。多晶半导体层126可包含掺杂的半导体材料，例如P+多晶硅，或未掺杂的半导体材料。在一实施例中，介电层136与多晶半导体层126可通过沉积处理来形成，例如是通过化学气相沉积处理(chemical vapor deposition；CVD)。
绝缘堆叠结构102’形成于多晶半导体层126上。绝缘堆叠结构102’可包含多个第二绝缘层110’与多个第三绝缘层111’交错堆叠，例如沿着Z方向。多个第二绝缘层110’使多个第三绝缘层111’相互隔离。在一实施例中，第二绝缘层110’可包含绝缘材料，绝缘材料包含氮化物，例如氮化硅。第三绝缘层111’可包含绝缘材料，绝缘材料包含氧化物，例如氧化硅。在一实施例中，第二绝缘层110’与第三绝缘层111’包含不同材料。在一实施例中，绝缘堆叠结构102’可通过依序沉积第三绝缘层111’与第二绝缘层110’来形成。
请参照图7，绝缘堆叠结构102’被图案化，例如是通过光刻(photolithography)处理来图案化，以在绝缘堆叠结构102’中形成第一孔137、第二孔138与第三孔139。第一孔137、第二孔138与第三孔139在Z方向上通过绝缘堆叠结构102’与多晶半导体层126。第一孔137、第二孔138与第三孔139使绝缘堆叠结构102’与多晶半导体层126的侧壁暴露。在一实施例中，第一孔137、第二孔138与第三孔139的形成可通过对绝缘堆叠结构102’进行刻蚀(etching)处理，例如是湿法刻蚀(wet etching)或干法刻蚀(dry etching)，然后当刻蚀处理稍微超过多晶半导体层126的底表面140时停止刻蚀。在一实施例中，多晶半导体层126可被视为刻蚀停止层。刻蚀处理可停止于介电层136中。在一实施例中，第一孔137、第二孔138与第三孔139可沿着Z方向从绝缘堆叠结构102’的顶表面141往多晶半导体层126的底表面140逐渐变窄。在一实施例中，第一孔137、第二孔138与第三孔139中的每一者可具有沿着Z方向从绝缘堆叠结构102’的顶表面141往多晶半导体层126的底表面140逐渐变小的横向剖面尺寸(例如在X-Y平面上的横向剖面尺寸)。在一实施例中，在任意一个X-Y平面(此X-Y平面和第一孔137、第二孔138与第三孔139交错)上，第一孔137的横向剖面尺寸小于第二孔138的横向剖面尺寸，第一孔137的横向剖面尺寸小于第三孔139的横向剖面尺寸，第二孔138的横向剖面尺寸大致和第三孔139的横向剖面尺寸相同。
请参照图8，存储器膜117与通道层118’形成于绝缘堆叠结构102’上且衬里式地形成于第一孔137、第二孔138与第三孔中。在第一孔137、第二孔138与第三孔中，存储器膜117与通道层118’形成于第一孔137、第二孔138与第三孔的内侧壁与底部。在一实施例中，存储器膜117与通道层118’可通过沉积处理来形成，例如是通过化学气相沉积处理。在一示例中，存储器膜117与通道层118’形成于炉管(furnace)中。
存储器膜117可包含存储器技术领域中已知的多层结构，例如ONO结构、ONONO结构、ONONONO结构、SONOS(硅-氧化硅-氮化硅-氧化硅-硅)结构、BE-SONOS结构、TANOS结构、MA BE-SONOS结构及其组合。通道层118’可包含半导体材料，例如是掺杂的半导体材料或未掺杂的半导体材料。在一实施例中，通道层118’可包含多晶硅，例如掺杂的多晶硅或未掺杂的多晶硅。
请参照图9，绝缘堆叠结构102’上的存储器膜117与通道层118’被移除以暴露绝缘堆叠结构102’的顶部，且形成在X-Y平面上平坦的顶部表面。通道层118’可包含如图1绘示的虚设通道层118、通道层118A等。在此处理阶段，位于第一孔137、第二孔138与第三孔139底部的通道层118’与存储器膜117被移除以暴露出介电层136。换言之，位于第一孔137、第二孔138与第三孔139底部的通道层118/118A未相连，以避免漏电流路径(current leakagepath)。通道层118/118A可具有管状且具有两开放的端部。在一实施例中，绝缘堆叠结构102’上的存储器膜117、绝缘堆叠结构102’上的通道层118’与第一孔137、第二孔138和第三孔139底部的通道层118’、存储器膜117的移除可通过回蚀(etching-back)处理来进行。
请参照图10，绝缘膜119形成于第一孔137、第二孔138与第三孔139中。绝缘膜119可包含介电材料，介电材料包含氧化物，例如氧化硅。在一实施例中，绝缘膜119可通过以下步骤来形成：在绝缘堆叠结构102’上沉积绝缘膜119，且填充第一孔137、第二孔138与第三孔139；移除绝缘堆叠结构102’上的绝缘膜119以暴露绝缘堆叠结构102’的顶表面141，例如是通过化学机械平坦化(chemical-mechanical planarization)处理或回蚀处理；第一开孔142、第二开孔143与第三开孔144分别形成于第一孔137、第二孔138与第三孔139中的绝缘膜119中，例如是通过湿法刻蚀或干法刻蚀。第一开孔142、第二开孔143与第三开孔144沿着Z方向延伸且暴露第一孔137、第二孔138与第三孔139中的绝缘膜119的侧壁。在一实施例中，用以形成第一开孔142、第二开孔143与第三开孔144的刻蚀处理可停止于绝缘膜119。在一实施例中，第一开孔142、第二开孔143与第三开孔144可分别位于第一孔137、第二孔138与第三孔139的中央。
在一实施例中，在任意一个X-Y平面(此X-Y平面和第一开孔142、第二开孔143与第三开孔144交错)上，第一开孔142的横向剖面尺寸小于第二开孔143的横向剖面尺寸，第一开孔142的横向剖面尺寸小于第三开孔144的横向剖面尺寸，第二开孔143的横向剖面尺寸大致和第三开孔144的横向剖面尺寸相同。
请参照图11，绝缘柱125分别形成于第一开孔142、第二开孔143与第三开孔144中。绝缘柱125可包含绝缘材料，绝缘材料包含氮化物，例如氮化硅。绝缘柱125可通过沉积处理来形成，例如是通过化学气相沉积处理。
请参照图12，源极/漏极柱123和源极/漏极柱124形成于第一开孔142中的绝缘柱125的相对侧。绝缘柱125使源极/漏极柱123隔离于源极/漏极柱124彼此。源极/漏极柱123和源极/漏极柱124可以以下步骤来形成：在第一开孔142中的绝缘柱125的相对侧形成两个窄开孔，该些窄开孔可使通道层118A的侧壁、及/或绝缘柱125的侧壁暴露；源极/漏极柱123和源极/漏极柱124分别形成于窄开孔中以填满该些窄开孔。在一实施例中，窄开孔可通过刻蚀处理来形成，例如是通过湿法刻蚀或干法刻蚀。窄开孔可彼此不重叠。在一实施例中，源极/漏极柱123和源极/漏极柱124可通过沉积处理来形成，例如是通过化学气相沉积处理。源极/漏极柱123和源极/漏极柱124可包含掺杂的半导体材料，例如N+多晶硅，或可包含未掺杂的半导体材料。在源极/漏极柱123和源极/漏极柱124之间设置绝缘柱125有助于提升工艺窗口(process window)以避免冲穿(PLG-to-PLG punch)发生。
请参照图13，沟槽145形成于绝缘堆叠结构102’中。沟槽145在Z方向上通过绝缘堆叠结构102’。沟槽145使绝缘堆叠结构102’与多晶半导体层126的侧壁暴露。在一实施例中，可对绝缘堆叠结构102’进行刻蚀处理，例如是通过湿法刻蚀或干法刻蚀，以形成沟槽145，且使刻蚀处理停止于多晶半导体层126。
请参照图14，通过沟槽145进行刻蚀处理以移除部分的第二绝缘层110’(即第一孔137与第二孔138周围的第二绝缘层110’)，以形成第三绝缘层111’之间的空间。在一实施例中，刻蚀处理可使用热磷酸(phosphoric acid；H3PO4)。通过控制刻蚀处理的时间，可使部分的第二绝缘层110’(即第一孔137与第二孔138周围的第二绝缘层110’)被移除，同时保留其他部分的第二绝缘层110’(即第三孔139周围的第二绝缘层110’)。换言之，第三孔139周围的第二绝缘层110’不会在刻蚀处理中被移除。然后，介电膜146可衬里式地形成于第三绝缘层111’之间的空间中。导电材料147，例如钨，可形成以填充第三绝缘层111’之间的空间，以形成如图1所示的导电膜104与导电阶梯层106。介电膜146可包含储存层与阻挡层(未绘示)。介电膜146可包含高介电常数(high-k)材料。在一实施例中，导电膜104可做为栅极。在一实施例中，介电膜146与导电膜104可通过HKMG(High-k Metal Gate)工艺来形成。包含于图14的工艺可被理解为栅极取代(gate replacement)工艺。
在一实施例中，存储器装置10的存储器层可包含图14所示的存储器膜117与介电膜146。也就是说，介电膜146可做为存储器材料。存储器层可包含存储器技术领域中已知的任意电荷捕捉结构，例如ONO结构、ONONO结构、ONONONO结构、SONOS结构、BE-SONOS结构、TANOS结构、MA BE-SONOS结构及其组合等。电荷捕捉结构可使用氮化物例如氮化硅，或是其他类似的高介电常数物质包括金属氧化物，例如三氧化二铝(Al2O3)、氧化锆(HfO2)等。存储器单元可定义在存储器层中。举例来说，在存储器层包含存储器膜117与介电膜146的情况下，存储器膜117可理解为隧穿氧化层，存储器膜117可包含二氧化硅(SiO2)或者仅包含二氧化硅；而介电膜146可做为存储器材料，介电膜146可包含存储器技术领域中已知的多层存储器材料，例如三氧化二铝、氮化钛(TiN)、ONO结构、ONONO结构、ONONONO结构、SONOS结构、BE-SONOS结构、TANOS结构、MA BE-SONOS结构及其组合等。
然后，绝缘条103形成以填充沟槽145，例如通过沉积处理。
请参照图15，导电柱114形成于第二孔138与第三孔139中的绝缘膜119中。导电柱114沿着Z方向延伸、通过介电层136、且接触半导体装置129，例如是接触第三下金属层(BM3)。导电柱114可包含导电材料，例如钨。在一实施例中，导电柱114可通过以下步骤来形成：通过刻蚀处理，例如是通过湿法刻蚀或干法刻蚀，来移除形成于第二开孔143与第三开孔144中的绝缘柱125(如图10-11所示)；刻蚀处理可停止于介电层136的底表面148；通过刻蚀处理形成深开孔；通过沉积处理使导电柱114分别形成于深开孔中，例如是通过化学气相沉积处理。导电柱114电性连接于半导体装置129。在此处理阶段中，形成于第二孔138中的导电柱114可理解为图1所示的阶梯结构101中的导电柱114，且形成于第三孔139中的导电柱114可理解为图1所示的绝缘堆叠结构102A中的导电柱114。
本揭露提供存储器装置，其具有被虚设通道层围绕的位线接触、源极线接触及/或字线接触，且位线接触、源极线接触及/或字线接触可被管状元件保护与电性绝缘。由于具有这样的配置，可省略存储器装置中用以使位线接触、源极线接触及/或字线接触电性绝缘的额外的隔离区，可提升存储器装置的空间效率、可降低生产成本、可提升存储器装置的设计自由度，且可改善工艺整合度。此外，本揭露提供具有多晶半导体层的存储器装置，多晶半导体层用来作为刻蚀停止层，多晶半导体层有助于提升用于柱元件的孔的均匀度，且同时可提升刻蚀处理的可控性。
应注意的是，如上所述的附图、结构和步骤，是用以叙述本揭露的部分实施例或应用例，本揭露并不限制于上述结构和步骤的范围与应用形式。其他不同结构形式的实施例，例如不同内部组件的已知构件都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此附图的结构仅用以举例说明，而非用以限制本发明。本领域技术人员当知，应用本揭露的相关结构和步骤过程，例如半导体结构中的相关元件和层的排列方式或构型，或制造步骤细节等，都可能依实际应用形式所需而可能有相应的调整和变化。
综上所述，虽然本发明已以实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围前提下，当可作各种的更动与润饰。因此，本发明的保护范围当以随附的权利要求所界定的为准。

Claims (10)

1.一种存储器装置，包含：
一堆叠结构；
一管状元件，包含一虚设通道层，且该管状元件贯穿该堆叠结构；
一导电柱，被该管状元件围绕，且该导电柱延伸超过该虚设通道层的一底表面；以及
多个存储器单元，在该堆叠结构中并电性连接至该导电柱。
2.如权利要求1所述的存储器装置，其中该虚设通道层具有一管状，该管状元件更包含：
一存储器膜，其中该虚设通道层介于该存储器膜与该导电柱之间，其中该存储器膜具有一管状；及
一绝缘膜，该绝缘膜介于该导电柱与该虚设通道层之间，
其中该绝缘膜具有一管状。
3.如权利要求1所述的存储器装置，其中该导电柱是做为用于这些存储器单元的一位线接触结构、一源极线接触结构或一字线接触结构。
4.如权利要求1所述的存储器装置，更包含位于下方的一半导体装置，且该半导体装置电性连接至该导电柱的一下导电柱端部，其中该半导体装置包含一位线开关或一源极线开关。
5.如权利要求1所述的存储器装置，其中该堆叠结构包含一绝缘堆叠结构，该管状元件与该导电柱通过该绝缘堆叠结构，该存储器装置更包含位于上方的一导电层电性连接于这些存储器单元与该导电柱的一上导电柱端部之间，其中该导电柱是做为一位线接触结构或一源极线接触结构。
6.如权利要求5所述的存储器装置，其中该导电层包含一区域位线与一全局位线，该区域位线通过该绝缘堆叠结构中的该导电柱电性连接于该全局位线。
7.如权利要求1所述的存储器装置，其中该堆叠结构包含一绝缘堆叠结构，该存储器装置更包含一下导电结构与多个柱体结构，该下导电结构位于该绝缘堆叠结构之下，这些柱体结构中的每一者包含该管状元件与该导电柱，且这些柱体结构中的每一者通过该绝缘堆叠结构，这些导电柱的多个下导电柱端部通过该下导电结构彼此电性连接。
8.如权利要求1所述的存储器装置，其中该堆叠结构包含一阶梯结构，该阶梯结构包含多个导电阶梯层，该存储器装置更包含一导电插塞，该导电插塞电性连接且设置于这些导电阶梯层中的一导电阶梯层上，其中该管状元件通过这些导电阶梯层中的该一导电阶梯层。
9.如权利要求8所述的存储器装置，其中该管状元件与该导电柱更通过另一导电阶层，该另一导电阶层位于该一导电阶层之下。
10.如权利要求8所述的存储器装置，更包含位于上方的一导电层，且该导电层电性连接于导电插塞与该导电柱之间。
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