KR20120026435A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

실시 형태에 관한 반도체 기억 장치는, 전극막 및 절연막이 교대로 적층되고, 단부의 형상이 상기 전극막마다 단차가 형성된 계단 형상인 적층체와, 상기 단부의 상방으로부터 상기 전극막에 접속된 콘택트와, 상기 적층체의 상기 단부 이외의 부분에 설치되고, 상기 적층체를 적층 방향으로 관통하는 반도체 부재와, 상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층과, 상기 단부를 상기 적층 방향으로 관통하는 관통 부재를 구비한다. 그리고, 상기 관통 부재에는 상기 전하 축적층을 형성하는 재료와 동종의 재료가 포함되어 있지 않다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}
후술하는 실시 형태는 대체로 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, 플래시 메모리 등의 반도체 기억 장치는 실리콘 기판의 표면에 메모리 셀을 이차원적으로 집적시킴으로써 제작되어 왔다. 이와 같은 반도체 기억 장치의 비트 단가를 저감하여 대용량화를 도모하기 위해서는 메모리 셀의 고집적화가 필요하지만, 최근 그 고집적화도 비용적, 기술적으로 어려워지고 있다.
고집적화의 한계를 극복하는 기술로서, 메모리 셀을 적층하여 삼차원적으로 집적시키는 방법이 있다. 단, 단순하게 1층씩 적층하여 가공해 가는 방법에서는, 적층수의 증가에 수반하여 공정수가 증가하여 비용이 증가한다. 그래서, 실리콘 기판 상에 게이트 전극과 절연막을 교대로 적층시켜 적층체를 형성한 후, 이 적층체에 관통 홀을 일괄 가공으로 형성하고, 관통 홀의 측면 상에 블록 절연층, 전하 축적막, 터널 절연막을 이 순서대로 퇴적시켜, 추가로 관통 홀의 내부에 실리콘 필러를 매설하는 기술이 제안되어 있다.
이 일괄 가공형 삼차원 적층 메모리에 있어서는 각 게이트 전극과 실리콘 필러의 교차 부분에 메모리 셀 트랜지스터가 형성되고, 각 게이트 전극 및 각 실리콘 필러의 전위를 제어함으로써, 실리콘 필러로부터 전하 축적막에 대하여 전하를 출입시켜 정보를 기억시킬 수 있다. 이 기술에 의하면, 적층체를 일괄 가공하여 관통 홀을 형성하고 있기 때문에, 게이트 전극의 적층수가 증가하여도 리소그래피 공정의 횟수는 증가하지 않아 비용의 증가를 억제할 수 있다.
본 발명의 실시 형태는 신뢰성이 높은 반도체 기억 장치 및 그 제조 방법을 제공한다.
실시 형태에 관한 반도체 기억 장치는, 전극막 및 절연막이 교대로 적층되고, 단부의 형상이 상기 전극막마다 단차가 형성된 계단 형상인 적층체와, 상기 단부의 상방으로부터 상기 전극막에 접속된 콘택트와, 상기 적층체의 상기 단부 이외의 부분에 설치되고, 상기 적층체를 적층 방향으로 관통하는 반도체 부재와, 상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층과, 상기 단부를 상기 적층 방향으로 관통하는 관통 부재를 구비한다. 그리고, 상기 관통 부재에는 상기 전하 축적층을 형성하는 재료와 동종의 재료가 포함되어 있지 않다.
실시 형태에 관한 반도체 기억 장치는, 전극막 및 절연막이 교대로 적층되고, 단부의 형상이 상기 전극막마다 단차가 형성된 계단 형상인 적층체와, 상기 단부의 상방으로부터 상기 전극막에 각각 접속된 복수개의 콘택트와, 상기 적층체를 적층 방향으로 관통하는 기둥 형상 부재와, 상기 적층체의 상기 단부 이외의 부분에 설치되고, 상기 적층체를 상기 적층 방향으로 관통하는 반도체 부재와, 상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층을 구비한다. 그리고, 상기 적층 방향으로부터 볼 때 상기 복수개의 콘택트는 매트릭스 형상으로 배열되어 있고, 상기 기둥 형상 부재는 4개의 상기 콘택트가 이루는 직사각형의 중앙을 포함하도록 배치되어 있다.
실시 형태에 관한 반도체 기억 장치의 제조 방법은, 도전층 및 희생층을 교대로 적층하여 적층체를 형성하는 공정과, 상기 적층체를 적층 방향으로 관통하는 기둥 형상 부재를 형성하는 공정과, 상기 적층체의 단부를 상기 적층 방향으로 관통하는 더미 홀을 형성하는 공정과, 상기 더미 홀을 통하여 상기 희생층의 일부를 제거하는 공정과, 상기 희생층의 일부가 제거된 후의 공간 내 및 상기 더미 홀 내에 절연 재료를 매립하는 공정과, 상기 적층체에 있어서의 상기 단부 이외의 부분을 상기 적층 방향으로 관통하는 메모리 홀을 형성하는 공정과, 상기 메모리 홀을 통하여 상기 희생층의 다른 일부를 제거하는 공정과, 상기 희생층의 상기 다른 일부가 제거된 후의 공간에 절연 재료를 매립하는 공정과, 상기 메모리 홀의 측면 상에 전하 축적층을 형성하는 공정과, 상기 메모리 홀 내에 반도체 부재를 형성하는 공정과, 상기 적층체의 상기 단부를 상기 전극막마다 단차가 형성된 계단 형상으로 가공하는 공정과, 상기 단부를 덮는 층간 절연막을 형성하는 공정과, 상기 층간 절연막 내에 각 상기 전극막에 각각 접속된 콘택트를 형성하는 공정을 구비한다.
본 발명의 실시 형태에 의하면, 신뢰성이 높은 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
도 1의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 2는 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 단부를 예시하는 평면도이다.
도 3은 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 단부를 예시하는 사시도이다.
도 4는 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 셀부를 예시하는 사시도이다.
도 5는 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 셀부를 모식적으로 예시하는 단면도이다.
도 6의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 7의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 8의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 9의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 10의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 11의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 12의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 13의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 14의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 15의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 16의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 17의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 18의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 19의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 20의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 21의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 22의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 23의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 24의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 25의 (a) 및 (b)는 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 26의 (a) 및 (b)는 도 21에 도시한 적층체의 가공 방법을 모식적으로 예시하는 사시도이고, (a)는 1회째의 가공을 도시하고, (b)는 2회째의 가공을 도시하고 있다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
도 1의 (a) 및 (b)는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 단면도이고, 도 2는 본 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 단부를 예시하는 평면도이고, 도 3은 본 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 단부를 예시하는 사시도이고, 도 4는 본 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 셀부를 예시하는 사시도이고, 도 5는 본 실시 형태에 관한 반도체 기억 장치에 있어서의 적층체의 셀부를 모식적으로 예시하는 단면도이다.
또한, 도면을 보기 쉽게 하기 위해서 각 도면은 적절히 간략화하여 그려져 있다. 예를 들면, 전극막의 적층수는 실제보다 적게 그려져 있고, 또한 반드시 도면 간에서 정합하고 있는 것은 아니다.
도 1의 (a) 및 (b)에 도시하는 바와 같이, 본 실시 형태에 관한 반도체 기억 장치(1)(이하, 간단히 「장치 1」이라고도 한다)에 있어서는 실리콘 기판(11)이 설치되어 있다. 실리콘 기판(11)의 상층 부분에는 STI(shallow trench isolation)(12)가 선택적으로 형성되어 있다.
이하, 본 명세서에 있어서는 설명의 편의상 XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는 실리콘 기판(11)의 상면에 평행한 방향이고 서로 직교하는 2 방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향, 즉 상하 방향을 Z 방향으로 한다.
실리콘 기판(11) 상에는 실리콘 산화막(13)이 형성되어 있고, 그 위에 도전성 재료, 예를 들면 인이 도핑된 실리콘(인 도핑 실리콘)으로 이루어지는 백 게이트 전극(14)이 설치되어 있다. 백 게이트 전극(14)의 상층 부분에는 Y 방향으로 연장되는 직육면체 형상의 오목부(15)가 복수 형성되어 있고, 오목부(15)의 내면 상에는 유전율이 낮은 절연막, 예를 들면 실리콘 산화막(16)이 형성되어 있다. 또한, 백 게이트 전극(14) 상에는 실리콘 산화막(17)이 형성되어 있다.
실리콘 산화막(17) 상에는 전극막(18) 및 절연막(19)이 교대로 적층되어 적층체(20)가 구성되어 있다. 전극막(18)은 예를 들면 24층 적층되어 있다. 전극막(18)은 보론이 주입된 실리콘(보론 도핑 실리콘)으로 이루어지고, 각 전극막(18)은 X 방향으로 연장되는 복수개의 띠 형상 부분으로 분할되어 있다. 이 띠 형상 부분의 각각이 제어 게이트(CG)가 된다. 즉, 제어 게이트(CG)는 Y 방향 및 Z 방향을 따라 매트릭스 형상으로 배열되어 있다. 단, 1장의 전극막(18)이 분단된 복수개의 제어 게이트(CG)는 1개 걸러 X 방향 양단부에서 접속되어 있다. 즉, 각 전극막(18)은 상자로 된 한 쌍의 빗 형상(도시 생략)으로 가공되어 있다. 또한, 절연막(19)은 예를 들면 실리콘 산화물에 의해 형성되어 있다.
적층체(20)는 그 기능상 2종류의 부분으로 나뉘어져 있다. 즉, 적층체(20)의 X 방향 양단부는 단부(20a)로 되어 있고, 적층체(20)에 있어서의 단부(20a)를 제외한 부분은 셀부(20b)로 되어 있다.
우선, 적층체(20)의 단부(20a)에 대하여 설명한다.
도 1의 (a), 도 2 및 도 3에 도시하는 바와 같이, 단부(20a)는 주로 적층체(20)의 전극막(18)에 콘택트(45)를 접속하기 위한 부분이다. 또한, 도 2에서는 콘택트(45)가 매립되어 있는 층간 절연막 및 그보다 상방의 구성물은 도시가 생략되어 있다. 또한, 도 3에서는 적층체(20)의 단부(20a)의 외형만을 도시하고 있다.
단부(20a)는 바둑판 눈의 계단 형상으로 가공되어 있다. 이 계단에서는 전극막(18)마다 단차가 형성되어 있다. 그리고, 이들 단차는 바둑판 눈 형상으로 배열되어 있다. 예를 들면, 도 2 및 도 3에 도시한 예에서는 단차는 5행 5열의 매트릭스로 배열되어 있고, Y 방향으로 이동하면 1단씩 오르고, X 방향으로 이동하면 5단씩 오른다. 그리고, 각 단차에는 상방으로부터 1개의 콘택트(45)가 접근하고 있고, 각 단차에서 최상단에 배치된 전극막(18)에 접속되어 있다. 또한, 콘택트(45)가 접속된 단차보다도 상방의 단차에는 콘택트(44)가 접속되어 있고, 콘택트(45)가 접속된 단차보다도 하방의 단차에는 콘택트(46)가 접속되어 있다. 즉, Z 방향으로부터 볼 때 각 단차에는 각 1개의 콘택트(44 내지 46)가 배치되어 있다. 따라서, Z 방향으로부터 볼 때 콘택트(44 내지 46)도 바둑판 눈 형상의 단차에 대응하여 매트릭스 형상으로 배열되어 있다.
또한, 단부(20a)에는 적층체(20)를 그 적층 방향, 즉 Z 방향으로 관통하는 기둥 형상 부재(21)가 복수개 설치되어 있다. 각 기둥 형상 부재(21)의 형상은 Z 방향의 길이가 가장 길고, 이어서 X 방향의 길이가 긴 직사각형이다. Z 방향으로부터 볼 때 기둥 형상 부재(21)는 4개의 콘택트(45)가 이루는 직사각형의 중앙을 포함하도록 배치되어 있다. 직사각형의 중앙이란, 예를 들면 대각선의 교점이다. Z 방향으로부터 볼 때 기둥 형상 부재(21)의 내부에 이 교점이 위치하고 있는 것이 바람직하다. 단, 기둥 형상 부재(21)의 위치는 이것에는 한정되지 않고, 직사각형을 이루는 4개의 콘택트로부터 대략 등거리의 위치에 있으면 된다.
또한, 단부(20a)에는 적층체(20)를 Z 방향으로 관통하는 더미 홀(DH)이 형성되어 있다. 더미 홀(DH)은 각 기둥 형상 부재(21)의 Y 방향 양측에 배치되어 있다. 예를 들면, 하단의 단차에서는 각 기둥 형상 부재(21)의 Y 방향 양측에 각각 1개의 더미 홀(DH)이 형성되어 있다. 상단의 단차에서는 각 기둥 형상 부재(21)의 Y 방향 양측에 각각 2개의 더미 홀이 형성되어 있다. 그 이유는 후술하는 프로세스의 제약상, 상단의 단차일수록 가공 마진을 보다 많이 취할 필요가 있어 Y 방향의 길이가 길어지기 때문이다. 더미 홀(DH) 내에는 절연막(19)을 형성하는 재료와 동종의 재료가 매립되어 있고, 예를 들면 실리콘 산화물(30)이 매립되어 있다. 실리콘 산화물(30)은 적층체(20)의 단부(20a)를 Z 방향으로 관통하는 관통 부재를 형성한다.
또한, Z 방향으로부터 볼 때 적층체(20)의 Y 방향 양측에는 XZ면에 평행한 판 형상의 기둥 형상 부재(56)가 설치되어 있다. 기둥 형상 부재(56)는 기둥 형상 부재(21)와 마찬가지로, 예를 들면 실리콘 산화물에 의해 형성되어 있다. 그리고, 기둥 형상 부재(56)의 내측면을 따른 위치에도 더미 홀(DH)이 형성되어 있다. 이들 더미 홀(DH)도 콘택트(45)로부터 될 수 있는 한 먼 위치에 배치되어 있다.
이어서, 적층체(20)의 셀부(20b)에 대하여 설명한다.
도 1 (b), 도 4 및 도 5에 도시하는 바와 같이, Y 방향에서 인접하는 제어 게이트(CG) 간에는, 예를 들면 실리콘 산화물로 이루어지는 기둥 형상 부재(22)가 설치되어 있다. 기둥 형상 부재(22)의 형상은 X 방향 및 Z 방향으로 넓어지는 판 형상이고, 적층체(20)를 관통하고 있다. 또한, Z 방향에서 인접하는 제어 게이트(CG) 간에는 절연막(19)이 매립되어 있다. 적층체(20) 상에는 실리콘 산화막(26)이 형성되어 있고, 그 위에는 보론 도핑 실리콘으로 이루어지고, X 방향으로 연장되는 선택 게이트(SG)가 복수개 설치되어 있다. 또한, 도 4에서는 도시의 편의상, 원칙적으로 도전 부분만을 나타내고, 절연 부분은 생략되어 있다.
그리고 적층체(20), 실리콘 산화막(26) 및 선택 게이트(SG)에는 Z 방향으로 연장되는 복수개의 메모리 홀(MH)이 형성되어 있다. 메모리 홀(MH)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있고, 선택 게이트(SG), 실리콘 산화막(26) 및 적층체(20)를 관통하여 오목부(15)의 Y 방향 양단부에 도달하고 있다. 이에 의해, Y 방향에서 인접하는 한 쌍의 메모리 홀(MH)이 오목부(15)에 의해 연통되어 1개의 U자 홀(31)을 구성하고 있다. 각 메모리 홀(MH)의 형상은 예를 들면 원기둥형이고, 각 U자 홀(31)의 형상은 U자형이다. 또한, 각 제어 게이트(CG)는 X 방향을 따라 배열된 2열의 메모리 홀(MH)에 의해 관통되어 있다. Y 방향에 있어서의 오목부(15)의 배열과 제어 게이트(CG)의 배열은 배열 주기가 동일하고 위상이 반주기분 어긋나 있기 때문에, 각 제어 게이트(CG)를 관통하는 2열의 메모리 홀(MH)의 각 열은 서로 다른 U자 홀(31)에 속해 있다.
도 5에 도시한 바와 같이, U자 홀(31)의 내면 상에는 블록 절연층(35)이 형성되어 있다. 블록 절연층(35)은 장치(1)의 구동 전압의 범위 내에 있는 전압이 인가되어도 실질적으로 전류를 흘리지 않는 층이고, 고유전율 재료, 예를 들면 유전율이 후술하는 전하 축적층(36)을 형성하는 재료의 유전율보다도 높은 재료에 의해 형성되어 있고, 예를 들면 실리콘 산화물에 의해 형성되어 있다. 블록 절연층(35)은 메모리 홀(MH)의 내면 상으로부터 각 제어 게이트(CG)의 상하면 상에 돌아 들어가고 있고, 각 제어 게이트(CG)의 상하면을 덮고 있다. 블록 절연층(35) 중 제어 게이트(CG)의 상하면 상에 돌아 들어간 부분이 절연막(19)을 구성한다.
블록 절연층(35) 상에는 전하 축적층(36)이 형성되어 있다. 전하 축적층(36)은 전하를 축적하는 능력이 있는 층이고, 예를 들면 전자의 트랩 사이트를 포함하는 층이고, 예를 들면 실리콘 질화물로 이루어지는 층이다. 예를 들면, 전하 축적층(36)은 U자 홀(31) 내에만 배치되어 있고, Z 방향에서 인접하는 제어 게이트(CG) 간에는 침입하고 있지 있다.
전하 축적층(36) 상에는 터널 절연층(37)이 형성되어 있다. 터널 절연층(37)은 통상은 절연성이지만, 장치(1)의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흘리는 층이고, 예를 들면 실리콘 산화물에 의해 형성되어 있다. 터널 절연층(37)도 U자 홀(31) 내에만 배치되어 있고, Z 방향에서 인접하는 제어 게이트(CG) 간에는 침입하고 있지 않다. 블록 절연층(35), 전하 축적층(36) 및 터널 절연층(37)이 적층됨으로써, 메모리막(33)이 형성되어 있다. 또한, 전술한 단부(20a)에 형성된 더미 홀(DH) 내에는 메모리막(33)은 형성되어 있지 않다. 따라서, 더미 홀(DH) 내에는 실리콘 질화물로 이루어지는 전하 축적층(36)도 형성되어 있지 않다. 즉, 더미 홀(DH) 내에 매립된 관통 부재에는 전하 축적층(36)을 형성하는 재료와 동종의 재료, 예를 들면 실리콘 질화물은 포함되어 있지 않다.
U자 홀(31) 내에는 불순물, 예를 들면 인이 도입된 폴리실리콘이 매립되어 있고, U자 필러(38)가 형성되어 있다. U자 필러(38)의 형상은 U자 홀(31)의 형상을 반영한 U자형이다. U자 필러(38)는 터널 절연층(37)에 접하고 있다. U자 필러(38) 중 메모리 홀(MH) 내에 배치된 부분이 실리콘 필러(39)로 되어 있어, 오목부(15) 내에 배치된 부분이 접속 부재(40)로 되어 있다. 실리콘 필러(39)의 형상은 메모리 홀(MH)의 형상을 반영한 원기둥형이고, 접속 부재(40)의 형상은 오목부(15)의 형상을 반영한 직육면체 형상이다.
이어서, 적층체(20)의 주변에 대하여 설명한다.
도 1의 (a) 및 (b)에 도시한 바와 같이, 계단 형상으로 가공된 적층체(20)의 단부(20a)의 상방에는 실리콘 질화막(41)이 형성되어 있다. 실리콘 질화막(41)의 형상은 적층체(20)의 단부의 형상을 반영한 계단 형상이다. 또한, 선택 게이트(SG) 상 및 실리콘 질화막(41) 상에는, 예를 들면 실리콘 산화물로 이루어지는 층간 절연막(42)이 형성되어 있고, 적층체(20)를 매립하고 있다.
층간 절연막(42) 내에는 플러그(43), 콘택트(44 내지 46)가 매립되어 있다. 플러그(43)는 실리콘 필러(39)의 바로 위 영역에 배치되어 있고, 실리콘 필러(39)에 접속되어 있다. 콘택트(44)는 선택 게이트(SG)의 X 방향의 일단부의 바로 위 영역에 배치되어 있고, 선택 게이트(SG)에 접속되어 있다. 콘택트(45)는 전술한 바와 같이, 전극막(18)(제어 게이트(CG))의 X 방향의 단부의 바로 위 영역에 배치되어 있고, 전극막(18)에 접속되어 있다. 콘택트(46)는 백 게이트 전극(14)에 접속되어 있다.
또한, 층간 절연막(42) 내에 있어서의 플러그(43), 콘택트(44 내지 46)보다도 상방의 부분에는 소스선(47), 플러그(48), 배선(49 및 50)이 매립되어 있다. 소스선(47)은 X 방향으로 연장되어 있고, U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 한쪽에 플러그(43)을 통하여 접속되어 있다. 플러그(48)는 U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 다른 쪽에 플러그(43)를 통하여 접속되어 있다. 배선(49 및 50)은 Y 방향으로 연장되어 있고, 각각 콘택트(44 및 45)에 접속되어 있다.
층간 절연막(42) 상에는 Y 방향으로 연장되는 비트선(51)이 설치되어 있고, 플러그(48)에 접속되어 있다. 또한, 층간 절연막(42) 상에는 배선(52)이 설치되어 있고, 플러그(53)를 통하여 배선(49)에 접속되어 있다. 층간 절연막(42) 상에는 비트선(51) 및 배선(52)을 매립하도록 실리콘 질화막(54) 및 층간 절연막(55)이 형성되어 있고, 소정의 배선 등이 매설되어 있다.
장치(1)에 있어서는, 제어 게이트(CG)와 실리콘 필러(39)의 교차 부분에 메모리 셀 트랜지스터가 형성되고, 선택 게이트(SG)와 실리콘 필러(39)의 교차 부분에 선택 트랜지스터가 형성된다. 이에 의해, 비트선(51)과 소스선(47)의 사이에 복수의 메모리 셀 트랜지스터가 서로 직렬로 접속되고, 그 양측에 선택 트랜지스터가 접속된 메모리 스트링이 구성된다.
이어서, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 6 내지 도 25는 본 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이고, 각 도면의 (a) 및 (b)는 서로 직교하는 단면을 나타내고, 도 26의 (a) 및 (b)는 도 21에 도시한 적층체의 가공 방법을 모식적으로 예시하는 사시도이고, (a) 1회째의 가공을 도시하고, (b) 2회째의 가공을 도시하고 있다.
본 실시 형태에 관한 반도체 기억 장치의 제조 방법은 대략 하기 (1) 내지 (6)의 단계로 나눌 수 있다.
(1) 논 도핑 실리콘층과 보론 도핑 실리콘층을 교대로 적층시켜 적층체를 형성한다(도 6).
(2) 적층체 내에 기둥 형상 부재를 형성한다(도 7 내지 도 9).
(3) 적층체의 단부에 더미 홀을 형성하고, 더미 홀을 개재하여 적층체의 단부로부터 논 도핑 실리콘층을 제거하고, 실리콘 산화물을 매립한다(도 10 내지 도 13).
(4) 적층체의 셀부에 메모리 홀을 형성하고, 메모리 홀을 통하여 셀부로부터 논 도핑 실리콘층을 제거하고, 메모리막 및 실리콘 필러를 매립함으로써 메모리 셀을 형성한다(도 14 내지 도 19).
(5) 적층체의 단부를 계단 형상으로 가공한다(도 20, 도 21).
(6) 콘택트 및 배선을 형성한다(도 22 내지 도 25).
또한 상기 (4)의 메모리 셀을 형성하는 단계는, 상기 (2)의 기둥 형상 부재를 형성하는 단계와 상기 (6)의 콘택트 등을 형성하는 단계의 사이이면, 임의의 타이밍으로 실시할 수 있다. 즉, 상기 (2)와 상기 (3)의 사이에 실시하여도 되고, 상기 (5)와 상기 (6)의 사이에 실시하여도 된다. 본 실시 형태에 있어서는 상기 (1) 내지 (6)을 이 순서대로 실시하는 예에 대하여 설명한다.
우선, 도 6의 (a) 및 (b)에 도시하는 바와 같이 실리콘 기판(11)을 준비한다. 그리고, 실리콘 기판(11)의 상층 부분에 STI(12)를 선택적으로 형성한다. 이어서, 실리콘 기판(11) 상면 상에 실리콘 산화막(13)을 형성한다. 이어서, 인이 도핑된 폴리실리콘으로 이루어지는 막을 성막하고, 패터닝함으로써, 백 게이트 전극(14)을 형성한다. 이어서, 포토리소그래피법에 의해 백 게이트 전극(14)의 상면에 Y 방향을 길이 방향으로 하는 직육면체 형상의 오목부(15)를 형성한다. 오목부(15)는 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열하도록 복수의 영역에 형성한다.
이어서, 오목부(15)의 내면 상에 실리콘 산화막(16)을 형성한다. 이어서, 불순물이 도입되어 있지 않은 실리콘(논 도핑 실리콘)을 전체 면에 퇴적시켜 전체 면 에칭을 행한다. 이에 의해, 논 도핑 실리콘을 백 게이트 전극(14)의 상면 상으로부터 제거함과 함께 오목부(15) 내에 잔류시킨다. 이 결과, 백 게이트 전극(14)의 상면에 있어서의 오목부(15) 사이의 영역이 노출됨과 함께 오목부(15) 내에 논 도핑 실리콘재(71)가 매립된다.
이어서, 백 게이트 전극(14) 상의 전체 면에 실리콘 산화막(17)을 성막한다. 실리콘 산화막(17)의 막 두께는, 백 게이트 전극(14)과, 후속 공정에 있어서 실리콘 산화막(17) 상에 형성되는 제어 게이트(CG)(도 1 참조) 중 최하단의 제어 게이트(CG)와의 사이에서 내압을 확보할 수 있는 정도의 막 두께로 한다.
이어서, 예를 들면 CVD(chemical vapor deposition:화학 기상 성장)법에 의해, 보론을 도프한 실리콘을 퇴적시킴으로써 도전층으로서의 보론 도핑 실리콘층(72)을 형성한다. 보론 도핑 실리콘층(72)은 장치(1)의 완성 후에 전극막(18)이 되는 층이기 때문에, 그 두께는 장치(1)의 제어 게이트(CG)로서의 기능을 발휘할 수 있는 정도의 두께로 한다. 이어서, 예를 들면 CVD법에 의해 논 도프의 실리콘을 퇴적시킴으로써 희생층으로서의 논 도핑 실리콘층(73)을 형성한다. 논 도핑 실리콘층(73)의 두께는 전극막(18) 사이의 내압을 확보할 수 있는 절연막의 두께에 상당하는 두께로 한다.
이후 마찬가지로, 보론 도핑 실리콘층(72) 및 논 도핑 실리콘층(73)을 교대로 적층시켜 적층체(20)를 형성한다. 보론 도핑 실리콘층(72)의 적층수는 예를 들면 24층으로 하고, 적층체(20)의 최상층은 보론 도핑 실리콘층(72)으로 한다. 그 후, 적층체(20) 상에 실리콘 산화막(26)을 형성하고, 그 위에 예를 들면 BSG(boron silicate glass:보론 첨가 실리콘 산화물)로 이루어지는 마스크 막(74)을 성막한다.
이어서, 도 7의 (a) 및 (b)에 도시하는 바와 같이, 마스크 막(74)을 포토리소그래피 및 RIE(reactive ion etching:반응성 이온 에칭)에 의해 패터닝하고, 기둥 형상 부재(21, 22 및 56)(도 1 및 도 2 참조)를 형성하는 예정의 영역에 슬릿(74a)을 형성한다. 이때, 기둥 형상 부재(21)에 대응하는 슬릿(74a)은 콘택트(44 내지 46) 중 4개의 콘택트가 형성되는 예정의 영역을 정점으로 하는 직사각형의 중앙을 포함하도록 형성한다. 또한, 기둥 형상 부재(22)에 대응하는 슬릿(74a)은 오목부(15)의 바로 위 영역을 통과하여 X 방향으로 연장되도록 형성한다. 또한, 기둥 형상 부재(56)에 대응하는 슬릿(74a)은 Z 방향으로부터 볼 때 완성 후의 장치(1)에 있어서 1개의 적층체(20)로서 구획되는 예정의 영역을 둘러싸도록 프레임 형상으로 형성한다.
이어서, 도 8의 (a) 및 (b)에 도시하는 바와 같이, 마스크 막(74)(도 7 참조)을 마스크로 하여 RIE를 실시하고, 적층체(20)에 슬릿(23)을 형성한다. 슬릿(23)은 슬릿(74a)의 바로 아래 영역에 형성되고, 적층체(20)를 Z 방향으로 관통한다. 그 후, 마스크 막(74)을 제거한다.
이어서, 도 9의 (a) 및 (b)에 도시하는 바와 같이, 전체 면에 실리콘 산화물 등의 절연 재료를 퇴적시킨다. 이때, 이 절연 재료는 슬릿(23) 내에도 매립된다. 그 후, 전체 면 에칭을 실시하여 적층체(20)의 상면 상으로부터 절연 재료를 제거함과 함께 슬릿(23) 내에 잔류시킨다. 이에 의해, 슬릿(23) 내에 실리콘 산화물로 이루어지는 기둥 형상 부재(21(도 2 참조), 22 및 56)가 형성된다.
이어서, 도 10의 (a) 및 (b)에 도시하는 바와 같이, 실리콘 산화막(26) 상에 BSG로 이루어지는 마스크 막(75)을 형성하고, 포토리소그래피 및 에칭에 의해 더미 홀(DH)(도 1 참조)이 형성되는 예정의 영역에 관통 구멍(75a)을 형성한다. 이때, 일부의 관통 구멍(75a)은 각 기둥 형상 부재(21)의 Y 방향 양측에 형성하고, 다른 관통 구멍(75a)은 기둥 형상 부재(56)의 내측면을 따라 형성한다.
이어서, 도 11의 (a) 및 (b)에 도시하는 바와 같이, 마스크 막(75)(도 10 참조)을 마스크로 하여 RIE를 실시하고, 적층체(20)의 단부(20a)에 적층체(20)를 Z 방향으로 관통하는 더미 홀(DH)을 형성한다. 그 후, 마스크 막(75)을 제거한다.
이어서, 도 12의 (a) 및 (b)에 도시하는 바와 같이, 더미 홀(DH)을 통하여 습식 에칭을 행하고, 논 도핑 실리콘층(73)의 일부를 제거한다. 이 습식 에칭은, 예를 들면 알칼리성의 에칭액을 사용하여 행한다. 이에 의해, 논 도핑 실리콘층(73) 중 적층체(20)의 단부(20a)에 배치되어 있는 부분이 제거된다. 이때, 단부(20a)에 있어서의 보론 도핑 실리콘층(72)은 기둥 형상 부재(21(도 2 참조) 및 56)에 의해 지지된다.
이어서, 도 13의 (a) 및 (b)에 도시하는 바와 같이, 전체 면에 실리콘 산화물을 퇴적시킨다. 이에 의해, 실리콘 산화물(30)이 논 도핑 실리콘층(73)의 일부가 제거된 후의 공간에 더미 홀(DH)을 통하여 침입함과 함께 더미 홀(DH) 내에도 매립된다. 논 도핑 실리콘층(73)의 일부가 제거된 후의 공간에 침입한 실리콘 산화물(30)은 절연막(19)을 형성한다. 이어서, 실리콘 산화막(26) 상에 보론 도핑 폴리실리콘막(76)을 성막하고, 그 위에 예를 들면 실리콘 산화물로 이루어지는 층간 절연막(77)을 성막한다.
이어서, 도 14의 (a) 및 (b)에 도시하는 바와 같이, 층간 절연막(77) 상에 마스크 막(78)을 형성한다. 이어서, 포토리소그래피 및 에칭에 의해 마스크 막(78) 및 층간 절연막(77)을 패터닝하여 메모리 홀(MH)(도 1 참조)을 형성하는 예정의 영역에 관통 구멍(78a 및 77a)을 형성한다.
이어서, 도 15의 (a) 및 (b)에 도시하는 바와 같이, 마스크 막(78)(도 14 참조)을 마스크로 하여 RIE를 실시함으로써, 보론 도핑 폴리실리콘막(76), 실리콘 산화막(26) 및 적층체(20)를 관통하도록 Z 방향으로 연장되는 복수개의 메모리 홀(MH)을 형성한다. 메모리 홀(MH)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시키고, Y 방향에서 인접하는 한 쌍의 메모리 홀(MH)을 오목부(15)의 Y 방향 양단부에 도달시킨다. 이에 의해, 1개의 오목부(15)의 양단에 한 쌍의 메모리 홀(MH)이 연통되어 U자 홀(31)이 형성된다. 단, 이 시점에서는 오목부(15) 내에 논 도핑 실리콘재(71)가 매립되어 있다. 그 후, 마스크 막(78)을 제거한다.
이어서, 도 16의 (a) 및 (b)에 도시하는 바와 같이, 메모리 홀(MH)을 통하여 습식 에칭을 행한다. 이 습식 에칭은, 예를 들면 알칼리성의 에칭액을 사용하여 행한다. 이에 의해, 오목부(15) 내의 논 도핑 실리콘재(71)(도 15(b) 참조)가 제거됨과 함께 논 도핑 실리콘층(73)(도 15(b) 참조)의 일부가 제거된다. 논 도핑 실리콘층(73)의 에칭은 메모리 홀(MH)을 기점으로 하여 개시되고, 논 도핑 실리콘층(73)의 중 적층체(20)의 셀부(20b)에 배치된 부분이 제거된다. 이때, 셀부(20b)에 있어서의 보론 도핑 실리콘층(72)은 기둥 형상 부재(22 및 56)에 의해 지지된다.
이어서, 도 17의 (a) 및 (b) 및 도 5에 도시하는 바와 같이, 예를 들면 ALD(atomic layer deposition:원자층 퇴적)법에 의해 실리콘 산화물을 퇴적시킨다. 이 실리콘 산화물은 U자 홀(31) 내에 침입하여 U자 홀(31)의 내면 상에 블록 절연층(35)을 형성한다. 이때, 실리콘 산화물은 메모리 홀(MH)을 통하여 논 도핑 실리콘층(73)이 제거된 후의 공간 내에도 침입하여 보론 도핑 실리콘층(72)의 상하면 상에 퇴적된다. 보론 도핑 실리콘층(72)의 상하면 상에 퇴적된 실리콘 산화물은 보론 도핑 실리콘층(72) 사이에 매립되어 절연막(19)을 형성한다. 또한, 에칭되지 않고 잔류한 보론 도핑 실리콘층(72)은 전극막(18)이 된다.
이어서, 도 18의 (a) 및 (b) 및 도 5에 도시하는 바와 같이, 전체 면에 실리콘 질화물을 퇴적시킨다. 이에 의해, 블록 절연층(35) 상에 전하 축적층(36)이 형성된다. 이때, 전극막(18) 사이는 블록 절연층(35)에 의해 매립되어 있기 때문에, 전하 축적층(36)은 전극막(18) 사이의 공간 내에는 침입하지 않고, U자 홀(31) 내에만 형성된다. 또한, 단부(20a)에 형성된 더미 홀(DH) 내에는 이미 실리콘 산화물(30)이 매립되어 있고, 보론 도핑 폴리실리콘막(76) 및 층간 절연막(77)에 의해 덮여 있기 때문에, 더미 홀(DH) 내에 실리콘 질화물이 침입하는 일은 없고, 따라서 전하 축적층(36)이 형성되는 일도 없다. 이어서, 전체 면 실리콘 산화물을 퇴적시킨다. 이에 의해, 전하 축적층(36) 상에 터널 절연층(37)이 형성된다. 블록 절연층(35), 전하 축적층(36) 및 터널 절연층(37)에 의해 메모리막(33)이 형성된다.
이어서, U자 홀(31) 내에 불순물, 예를 들면 인을 함유시킨 폴리실리콘을 매립한다. 이에 의해, U자 홀(31) 내에 U자 필러(38)가 형성된다. U자 필러(38) 중 메모리 홀(MH) 내에 배치된 부분이 Z 방향으로 연장되는 실리콘 필러(39)가 되고, 오목부(15) 내에 배치된 부분이 Y 방향으로 연장되는 접속 부재(40)가 된다. 그 후, 전체 면에 에칭을 실시하여 층간 절연막(77) 상에 퇴적된 폴리실리콘 및 메모리막(33)을 제거하여 층간 절연막(77)의 상면을 노출시킨다.
이어서, 도 19의 (a) 및 (b)에 도시하는 바와 같이, 실리콘 필러(39)의 상부에 대하여 불순물을 이온 주입한다. 이에 의해, 실리콘 필러(39)에 있어서의 층간 절연막(77) 내에 매립된 부분의 상부가 플러그(43)로 된다.
이어서, 도 20의 (a) 및 (b)에 도시하는 바와 같이, 층간 절연막(77) 상에 있어서의 적층체(20)의 셀부(20b)의 바로 위 영역에 레지스트막(도시 생략)을 형성한다. 이어서, 이 레지스트막을 마스크로 하여 에칭을 실시하고, 적층체(20)의 단부(20a)의 바로 위 영역으로부터 층간 절연막(77), 보론 도핑 폴리실리콘막(76) 및 실리콘 산화막(26)을 제거한다. 그 후, 레지스트막을 제거한다.
이어서, 도 21의 (a) 및 (b)에 도시하는 바와 같이, 적층체(20) 상에 레지스트막(81 및 82)(도 26 참조)을 형성하고, 이 레지스트막의 슬리밍과, 이 레지스트막을 마스크로 한 에칭을 교대로 행하고, 적층체(20)의 단부(20a)를 바둑판 눈의 계단 형상으로 가공한다. 이때, 도 26의 (a) 및 (b)에 도시하는 바와 같이, 단부(20a)의 가공은 2회로 나누어 행한다. 또한, 도 26의 (a) 및 (b)에 있어서는 단부(20a)는 그 외형만을 나타내고 있다.
우선, 도 26의 (a)에 도시하는 바와 같이, 적층체(20) 상에 레지스트막(81)을 형성하여 1회째의 가공을 행한다. 1회째의 가공의 슬리밍 공정에 있어서는, 단부(20a)의 바로 위 영역에서 레지스트막(81)의 단부 가장자리가 Y 방향으로 이동하도록 레지스트막(81)을 애싱하여 그 체적을 감소시킨다. 그리고, 에칭 공정에 있어서는 레지스트막(81)을 마스크로 하여 1회의 에칭 공정으로 각 1층의 전극막(18) 및 절연막(19)을 제거한다. 이에 의해, Y 방향을 따라 전극막(18)이 1층씩 증가 또는 감소하도록 단부(20a)가 가공된다. 이 슬리밍 공정 및 에칭 공정을 예를 들면 4회 반복한다.
이어서, 도 26 (b)에 도시하는 바와 같이, 적층체(20) 상에 레지스트막(82)을 형성하여 2회째의 가공을 행한다. 2회째의 가공의 슬리밍 공정에 있어서는, 단부(20a)의 바로 위 영역에서 레지스트막(82)의 단부 가장자리가 X 방향으로 이동하도록 레지스트막(82)을 애싱하여 그 체적을 감소시킨다. 그리고, 에칭 공정에 있어서는 레지스트막(82)을 마스크로 하여 1회의 에칭 공정으로 예를 들면 5층의 전극막(18) 및 절연막(19)을 제거한다. 이에 의해, X 방향을 따라 전극막(18)이 5층씩 증가 또는 감소하도록 단부(20a)가 가공된다.
이와 같이 하여 단부(20a)에 바둑판 눈 형상의 계단이 형성된다. 이때, 적층체(20)가 제거되는 부분에 매립된 기둥 형상 부재(21) 및 실리콘 산화물(30)도 절연막(19)과 함께 제거된다. 또한, 프레임 형상의 기둥 형상 부재(56)(도 20의 (a) 참조)에 있어서의 Y 방향으로 연장되는 부분도 절연막(19)과 함께 제거된다.
이어서, 도 22의 (a) 및 (b)에 도시하는 바와 같이, 전체 면에 실리콘 질화막(41)을 형성하고, 그 위에 층간 절연막(83)을 형성한다. 이어서, 실리콘 질화막(41)을 스토퍼로 하여 CMP(Chemical Mechanical Polishing:화학적 기계 연마)를 실시하여 실리콘 질화막(41)을 노출시킨다. 이에 의해, 적층체(20)의 단부(20a)가 층간 절연막(83)에 의해 매립된다.
이어서, 도 23의 (a) 및 (b)에 도시하는 바와 같이, 애싱을 행하여 적층체(20)의 상면 상으로부터 실리콘 질화막(41)을 제거한다. 이어서, 포토리소그래피 및 에칭을 행하고, 층간 절연막(77) 및 보론 도핑 폴리실리콘막(76)에 있어서의 셀부(20b)의 바로 위 영역에 배치된 부분의 내부에 X 방향으로 연장되는 슬릿(79)을 복수개 형성한다. 이때, 슬릿(79)은 X 방향으로 배열된 복수의 메모리 홀(MH)로 이루어지는 열 간에 형성한다. 슬릿(79)은 1개 걸러 기둥 형상 부재(22)의 바로 위 영역에 배치된다. 이에 의해, 보론 도핑 폴리실리콘막(76)이 X 방향으로 배열된 복수의 메모리 홀(MH)로 이루어지는 열마다 분단되고, X 방향으로 연장되는 복수개의 선택 게이트(SG)로 된다.
이어서, 도 24의 (a) 및 (b)에 도시하는 바와 같이, 전체 면에 실리콘 산화물(84)을 퇴적시킨다. 이때, 슬릿(79) 내에도 실리콘 산화물(84)이 매립된다.
이어서, 도 25의 (a) 및 (b)에 도시하는 바와 같이, 선택 게이트(SG)에 도달하도록, 단부(20a)의 바로 위 영역에 있어서 층간 절연막(77) 내에 콘택트 홀(80a)을 형성한다. 이때 동시에, 실리콘 질화막(41)을 스토퍼로 하여 층간 절연막(83) 내에 콘택트 홀(80b 및 80c)도 형성한다. 콘택트 홀(80b)은 각 단의 전극막(18)에 도달하도록 형성하고, 콘택트 홀(80c)은 백 게이트 전극(14)에 도달하도록 형성한다.
이어서, 도 1의 (a) 및 (b)에 도시한 바와 같이, 콘택트 홀(80a, 80b, 80c)(도 25 참조) 내에 예를 들면 텅스텐 등의 도전성 재료를 매립함으로써, 각각 콘택트(44, 45, 46)를 형성함과 함께, 통상의 방법에 의해 소스선(47), 플러그(48), 배선(49 및 50), 플러그(53), 비트선(51), 배선(52)을 형성한다. 그 후, 실리콘 질화막(54) 및 층간 절연막(55)을 형성하고, 소정의 배선 등을 형성한다. 이와 같이 하여 본 실시 형태에 관한 반도체 기억 장치(1)가 제조된다. 또한, 전술한 층간 절연막(77 및 83), 실리콘 산화물(84) 등은 완성 후의 장치(1)에 있어서 층간 절연막(42)을 구성한다.
이어서, 본 실시 형태의 작용 효과에 대하여 설명한다.
본 실시 형태에 있어서는 실리콘 기판(11) 상에 보론 도핑 실리콘층(72) 및 논 도핑 실리콘층(73)을 교대로 적층시켜 적층체(20)를 형성하고(도 6 참조), 그 후 적층체(20)의 셀부(20b)에 메모리 홀(MH)을 형성하고 있다(도 15 참조). 이와 같이 적층체(20)에 메모리 홀(MH)을 형성할 때에는 적층체(20)는 보론 도핑 실리콘층(72) 및 논 도핑 실리콘층(73)에 의해서만 구성되어 있어서 실리콘 산화막 등의 에칭이 어려운 막이 존재하지 않는다. 이 때문에, 메모리 홀(MH)의 내면을 거의 수직으로 형성할 수 있고, 메모리 홀(MH)의 하부가 상부와 비교하여 가늘어지는 일이 없다. 이에 의해, 메모리 홀(MH)의 끝이 가늘어지는 것을 예상하여 상부의 직경을 크게 형성해 둘 필요가 없어 장치(1)의 소형화를 도모할 수 있다. 또한, 적층체(20)의 상부에 형성되는 메모리 셀 트랜지스터와 하부에 형성되는 메모리 셀 트랜지스터에서, 메모리 홀(MH)의 직경을 거의 동등하게 할 수 있기 때문에, 메모리 셀 트랜지스터의 특성을 균일화하여 신뢰성을 높일 수 있다.
또한, 본 실시 형태에 있어서는 도 13에 도시한 공정에 있어서 적층체(20)의 단부(20a)로부터 논 도핑 실리콘층(73)을 제거하고, 실리콘 산화물(30)을 매립하고 있다. 이 때문에, 도 25에 도시한 콘택트 홀을 형성하는 공정에 있어서는, 보론 도핑 실리콘으로 이루어지는 전극막(18)의 사이에 실리콘 산화물로 이루어지는 절연막(19)이 형성되어 있다. 이 때문에, 실리콘 산화물에 맞춘 조건으로 에칭함으로써, 에칭을 전극막(18)에서 멈추는 것이 용이해진다. 또한, 가령 단부(20a)에 논 도핑 실리콘층(73)과 보론 도핑 실리콘층(72)이 적층된 상태에서 콘택트 홀을 형성하면, 콘택트 홀의 종단 제어가 어려워지고, 장치(1)의 신뢰성이 저하한다. 또한, 본 실시 형태에 있어서는 적층체(20)의 단부(20a)에 더미 홀(DH)을 형성함으로써, 전술한 논 도핑 실리콘층(73)의 제거 및 실리콘 산화물(30)의 매립이 용이해진다.
그리고, 본 실시 형태에 있어서는 더미 홀(DH)과 메모리 홀(MH)을 별도의 공정에서 형성하고 있다(도 11 및 도 15 참조). 그리고, 더미 홀(DH) 내에는 실리콘 산화물(30)을 매립하고(도 13 참조), 메모리 홀(MH) 내에는 블록 절연층(35), 전하 축적층(36), 터널 절연층(37) 및 실리콘 필러(39)를 매립하고 있다(도 17 및 도 18 참조). 이 때문에, 더미 홀(DH) 내에는 전하 축적층(36)이 형성되지 않는다.
전술한 바와 같이 전하 축적층(36)은 전하를 축적하는 능력이 있는 재료에 의해 형성할 필요가 있지만, 전극막(18) 및 절연막(19)에 전하가 축적되는 것은 바람직하지 않기 때문에, 전하 축적층(36)은 전극막(18) 및 절연막(19)과는 상이한 재료에 의해 형성할 필요가 있다. 따라서, 가령 더미 홀(DH) 내에 전하 축적층(36)이 형성되어 있으면, 도 21에 도시한 단부(20a)를 계단 형상으로 가공하는 공정에 있어서, 전극막(18)을 에칭하는 에칭 조건에 의해서도, 절연막(19)을 에칭하는 에칭 조건에 의해서도 더미 홀(DH) 내에 형성된 전하 축적층(36)을 에칭할 수 없어 단부(20a) 상에 전하 축적층(36)이 남는다. 그리고, 이 잔류한 전하 축적층(36)이 더스트로 되어 장치(1)의 신뢰성을 저하시킨다. 예를 들면, 전하 축적층(36)에 유래하는 더스트가 이후의 에칭시에 마스크로 되어 에칭의 가공 정밀도를 저하시킨다.
이에 대하여 본 실시 형태에 있어서는 더미 홀(DH) 내에 전하 축적층(36)이 형성되지 않기 때문에, 전하 축적층(36)에 유래하여 더스트가 발생하는 일이 없다. 더미 홀(DH) 내에는 실리콘 산화물(30)이 매립되어 있지만, 실리콘 산화물(30)은 동일한 실리콘 산화물로 이루어지는 절연막(19)을 에칭할 때에 함께 에칭되기 때문에 더스트로 되기 어렵다. 이 결과, 신뢰성이 높은 반도체 기억 장치(1)를 제조할 수 있다.
또한, 본 실시 형태에 있어서는 도 26에 도시한 방법에 의해 적층체(20)의 단부(20a)를 바둑판 눈 형상의 계단으로 가공하고 있다. 이에 의해, 단부(20a)의 가공에 사용하는 레지스트막의 막 두께를 억제하면서 단차 수를 많게 할 수 있다. 계단을 바둑판 눈 형상으로 형성하고, 각 단차에 1개의 콘택트를 접속하면, Z 방향으로부터 볼 때 콘택트는 매트릭스 형상으로 배열된다. 그리고, 본 실시 형태에 있어서는 기둥 형상 부재(21)를 4개의 콘택트가 이루는 직사각형의 중앙에 형성하고 있다. 이에 의해, 콘택트와 기둥 형상 부재(21)의 최단 거리를 일정값 이상으로 하여 신뢰성을 담보한 결과, 콘택트 및 기둥 형상 부재(21)의 배치 밀도를 높여 장치(1)의 고집적화를 도모할 수 있다.
또한, 본 실시 형태에 있어서는 더미 홀(DH)이 기둥 형상 부재(21)의 양측에 배치되어 있다. 이에 의해, 도 12에 도시한 공정에 있어서 기둥 형상 부재(21)에 방해받는 일이 없고, 논 도핑 실리콘층(73)의 넓은 부분을 습식 에칭에 의해 제거할 수 있다. 또한, 더미 홀(DH)을 기둥 형상 부재(21)의 근방에 배치함으로써, 더미 홀(DH)과 콘택트의 거리를 크게 할 수 있다. 이에 의해, 더미 홀(DH)과 콘택트의 최단 거리를 일정값 이상으로 확보한 결과, 장치(1)의 고집적화를 도모할 수 있다.
이상, 본 발명의 실시 형태를 설명하였으나, 이 실시 형태는 예로서 제시한 것이고, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이 신규의 실시 형태는, 그 외의 여러 가지 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이 실시 형태 및 그 변형은 발명의 범위나 요지에 포함됨과 함께 특허 청구 범위에 기재된 발명 및 그 등가물의 범위에 포함된다.
이상 설명한 실시 형태에 의하면, 신뢰성이 높은 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
1: 반도체 기억 장치
11: 실리콘 기판
12: STI
13: 실리콘 산화막
14: 백 게이트 전극
15: 오목부
16, 17: 실리콘 산화막
18: 전극막
19: 절연막
20: 적층체
20a: 단부
20b: 셀부
22: 기둥 형상 부재
26: 실리콘 산화막
30: 실리콘 산화물
31: U자 홀
33: 메모리막
38: U자 필러
39: 실리콘 필러
40: 접속 부재
41: 실리콘 질화막
42: 층간 절연막
43: 플러그
44, 45, 46: 콘택트
47: 소스선
48: 플러그
49, 50: 배선
51: 비트선
52: 배선
53: 플러그
54: 실리콘 질화막
55: 층간 절연막
56: 기둥 형상 부재

Claims (15)

  1. 전극막 및 절연막이 교대로 적층되고, 단부의 형상이 상기 전극막마다 단차(step)가 형성된 계단 형상인 적층체와,
    상기 단부의 상방으로부터 상기 전극막에 접속된 콘택트와,
    상기 적층체의 상기 단부 이외의 부분에 설치되고, 상기 적층체를 적층 방향으로 관통하는 반도체 부재와,
    상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층과,
    상기 단부를 상기 적층 방향으로 관통하는 관통 부재를 구비하고,
    상기 관통 부재에는 상기 전하 축적층을 형성하는 재료와 동종의 재료가 포함되어 있지 않은 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 적층체를 상기 적층 방향으로 관통하는 기둥 형상 부재를 더 구비하고,
    상기 적층 방향으로부터 볼 때 복수개의 상기 콘택트가 매트릭스 형상으로 배열되어 있고,
    상기 기둥 형상 부재는 4개의 상기 콘택트가 이루는 직사각형의 중앙을 포함하도록 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 적층 방향으로부터 볼 때 한 쌍의 상기 관통 부재는 상기 기둥 형상 부재의 양측에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 관통 부재에는 상기 절연막을 형성하는 재료와 동종의 재료가 포함되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 전하 축적층은 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  6. 전극막 및 절연막이 교대로 적층되고, 단부의 형상이 상기 전극막마다 단차가 형성된 계단 형상인 적층체와,
    상기 단부의 상방으로부터 상기 전극막에 각각 접속된 복수개의 콘택트와,
    상기 적층체를 적층 방향으로 관통하는 기둥 형상 부재와,
    상기 적층체의 상기 단부 이외의 부분에 설치되고, 상기 적층체를 상기 적층 방향으로 관통하는 반도체 부재와,
    상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층을 구비하고,
    상기 적층 방향으로부터 볼 때 상기 복수개의 콘택트는 매트릭스 형상으로 배열되어 있고,
    상기 기둥 형상 부재는 4개의 상기 콘택트가 이루는 직사각형의 중앙을 포함하도록 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 적층체를 관통하는 관통 부재를 더 구비하고,
    상기 관통 부재에는 상기 전하 축적층을 형성하는 재료와 동종의 재료가 포함되어 있지 않은 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 전하 축적층은 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항에 있어서, 상기 관통 부재에는 상기 절연막을 형성하는 재료와 동종의 재료가 포함되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  11. 제7항에 있어서, 상기 적층 방향으로부터 볼 때 한 쌍의 상기 관통 부재가 상기 기둥 형상 부재의 양측에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 도전층 및 희생층을 교대로 적층하여 적층체를 형성하는 공정과,
    상기 적층체를 적층 방향으로 관통하는 기둥 형상 부재를 형성하는 공정과,
    상기 적층체의 단부를 상기 적층 방향으로 관통하는 더미 홀을 형성하는 공정과,
    상기 더미 홀을 통하여 상기 희생층의 일부를 제거하는 공정과,
    상기 희생층의 일부가 제거된 후의 공간 내 및 상기 더미 홀 내에 절연 재료를 매립하는 공정과,
    상기 적층체에 있어서의 상기 단부 이외의 부분을 상기 적층 방향으로 관통하는 메모리 홀을 형성하는 공정과,
    상기 메모리 홀을 통하여 상기 희생층의 다른 일부를 제거하는 공정과,
    상기 희생층의 상기 다른 일부가 제거된 후의 공간에 절연 재료를 매립하는 공정과,
    상기 메모리 홀의 측면 상에 전하 축적층을 형성하는 공정과,
    상기 메모리 홀 내에 반도체 부재를 형성하는 공정과,
    상기 적층체의 상기 단부를 상기 전극막마다 단차가 형성된 계단 형상으로 가공하는 공정과,
    상기 단부를 덮는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 내에 각 상기 전극막에 각각 접속된 콘택트를 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서, 상기 더미 홀을 형성하는 공정을, 상기 계단 형상으로 가공하는 공정 전에 실시하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 제12항에 있어서, 상기 기둥 형상 부재를 형성하는 공정에 있어서, 적어도 1개의 상기 기둥 형상 부재를, 4개의 상기 콘택트가 형성되는 예정의 영역이 이루는 직사각형의 중앙을 포함하도록 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제14항에 있어서, 상기 더미 홀을 상기 기둥 형상 부재의 양측에 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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