JPH0713872B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713872B2 JPH0713872B2 JP62295517A JP29551787A JPH0713872B2 JP H0713872 B2 JPH0713872 B2 JP H0713872B2 JP 62295517 A JP62295517 A JP 62295517A JP 29551787 A JP29551787 A JP 29551787A JP H0713872 B2 JPH0713872 B2 JP H0713872B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、３トランジスタ型メモリセルを備えたダイ
ナミック型半導体記憶装置に関する。
ナミック型半導体記憶装置に関する。
［従来の技術］ 第９図は、シリアルアクセスメモリの一般的な構成を示
すブロック図である。
すブロック図である。
第９図において、メモリセルアレイ61は、ｌ行×ｍ列に
配列された複数の３トランジスタ型メモリセルからな
る。データを書込むべきメモリセルの選択は、書込行選
択リングポインタ62および書込列選択リングポインタ64
によって行なわれる。また、データを読出すべきメモリ
セルの選択は、読出行選択リングポインタ63および読出
列選択リングポインタ65によって行なわれる。なお、書
込列選択リングポインタ64には書込制御回路が含まれ、
読出列選択リングポインタ65には読出制御回路が含まれ
る。
配列された複数の３トランジスタ型メモリセルからな
る。データを書込むべきメモリセルの選択は、書込行選
択リングポインタ62および書込列選択リングポインタ64
によって行なわれる。また、データを読出すべきメモリ
セルの選択は、読出行選択リングポインタ63および読出
列選択リングポインタ65によって行なわれる。なお、書
込列選択リングポインタ64には書込制御回路が含まれ、
読出列選択リングポインタ65には読出制御回路が含まれ
る。
最初に、外部から与えられる書込リセット信号▲
▼および読出リセット信号▲▼に応答してそ
れぞれ書込行選択リングポインタ62、書込列選択リング
ポインタ64、読出行選択リングポインタ63および読出列
選択リングポインタ65がイニシャライズされる。これに
より、まず、メモリセルアレイ61の第１列の第１行が指
定される。以後、外部から与えられる書込クロックWCLK
および読出クロックRCLKにそれぞれ同期して、第１列の
第２行、第３行、…、第ｌ行が順に指定され、さらに、
第２列の第１行、第２行、…、第ｌ行が順に指定され
る。そして、第ｍ列の第ｌ行まで指定された後は、第１
列の第１行に戻り、以後、それぞれ書込リセット信号▲
▼および読出リセット信号▲▼が入力
されるまで同様のアドレス指定が繰返される。書込行選
択リングポインタ62および書込列選択リングポインタ64
により指定されたメモリセルに入力データDIが書込制御
回路により書込まれ、読出行選択リングポインタ63およ
び読出列選択リングポインタ65により指定されたメモリ
セル内の情報が読出制御回路から出力データDOとして読
出される。書込と読出とは互いに独立に行なわれる。
▼および読出リセット信号▲▼に応答してそ
れぞれ書込行選択リングポインタ62、書込列選択リング
ポインタ64、読出行選択リングポインタ63および読出列
選択リングポインタ65がイニシャライズされる。これに
より、まず、メモリセルアレイ61の第１列の第１行が指
定される。以後、外部から与えられる書込クロックWCLK
および読出クロックRCLKにそれぞれ同期して、第１列の
第２行、第３行、…、第ｌ行が順に指定され、さらに、
第２列の第１行、第２行、…、第ｌ行が順に指定され
る。そして、第ｍ列の第ｌ行まで指定された後は、第１
列の第１行に戻り、以後、それぞれ書込リセット信号▲
▼および読出リセット信号▲▼が入力
されるまで同様のアドレス指定が繰返される。書込行選
択リングポインタ62および書込列選択リングポインタ64
により指定されたメモリセルに入力データDIが書込制御
回路により書込まれ、読出行選択リングポインタ63およ
び読出列選択リングポインタ65により指定されたメモリ
セル内の情報が読出制御回路から出力データDOとして読
出される。書込と読出とは互いに独立に行なわれる。
第10図は、第９図のシリアルアクセスメモリの主要部の
構成を示す回路図である。
構成を示す回路図である。
メモリセルアレイ61の各列に対応して書込用ビット線WB
kおよび読出用ビット線RBkが設けられている。ここでｋ
は１〜ｍの整数である。各書込用ビット線WBkには書込
ドライバ11が接続され、各読出用ビット線RBkには読出
回路13が接続されている。また、メモリセルアレイ61の
各行に対応して、書込用ワード線WWLnおよび読出用ワー
ド線RWLnが設けられている。ここでｎは１〜ｌの整数で
ある。各メモリセル10に対応してANDゲートからなる書
込選択ゲート12が設けられている。第10図には、メモリ
セルアレイ61の第ｋ行および第ｋ＋１行における第ｎ
行、第ｎ＋１行および第ｎ＋２行のメモリセル10が示さ
れている。各メモリセル10は、トランジスタ１、トラン
ジスタ２およびトランジスタ３からなる３トランジスタ
型メモリセルである。各トランジスタ1,2,3はＮチャネ
ルMOS電界効果トランジスタからなる。４は記憶容量で
ある。
kおよび読出用ビット線RBkが設けられている。ここでｋ
は１〜ｍの整数である。各書込用ビット線WBkには書込
ドライバ11が接続され、各読出用ビット線RBkには読出
回路13が接続されている。また、メモリセルアレイ61の
各行に対応して、書込用ワード線WWLnおよび読出用ワー
ド線RWLnが設けられている。ここでｎは１〜ｌの整数で
ある。各メモリセル10に対応してANDゲートからなる書
込選択ゲート12が設けられている。第10図には、メモリ
セルアレイ61の第ｋ行および第ｋ＋１行における第ｎ
行、第ｎ＋１行および第ｎ＋２行のメモリセル10が示さ
れている。各メモリセル10は、トランジスタ１、トラン
ジスタ２およびトランジスタ３からなる３トランジスタ
型メモリセルである。各トランジスタ1,2,3はＮチャネ
ルMOS電界効果トランジスタからなる。４は記憶容量で
ある。
ここで、第ｋ列の第ｎ行のメモリセル10に注目すると、
トランジスタ３のゲートはトランジスタ１を介して書込
用ビット線WBkに接続され、ドレインはトランジスタ２
を介して読出用ビット線RBkに接続され、ソースは接地
されている。トランジスタ１のゲートは書込選択ゲート
12の出力に接続され、トランジスタ２のゲートは読出用
ワード線RWLnに接続されている。書込選択ゲート12の一
方の入力端子は書込用ワード線WWLnに接続されている。
書込用ワード線WWLnは、第９図に示した書込行選択リン
グポインタ62に接続され、各読出用ワード線RWLnは、読
出行選択リングポインタ63に接続されている。
トランジスタ３のゲートはトランジスタ１を介して書込
用ビット線WBkに接続され、ドレインはトランジスタ２
を介して読出用ビット線RBkに接続され、ソースは接地
されている。トランジスタ１のゲートは書込選択ゲート
12の出力に接続され、トランジスタ２のゲートは読出用
ワード線RWLnに接続されている。書込選択ゲート12の一
方の入力端子は書込用ワード線WWLnに接続されている。
書込用ワード線WWLnは、第９図に示した書込行選択リン
グポインタ62に接続され、各読出用ワード線RWLnは、読
出行選択リングポインタ63に接続されている。
各列の書込選択ゲート12の他方の入力端子には、書込列
リングポインタ64により書込列選択信号WBSkが共通に与
えられる。また、各列の読出回路13には、読出列選択リ
ングポインタ65により読出列選択信号RBSkが与えられ
る。
リングポインタ64により書込列選択信号WBSkが共通に与
えられる。また、各列の読出回路13には、読出列選択リ
ングポインタ65により読出列選択信号RBSkが与えられ
る。
次に、このシリアルアクセスメモリの書込動作を説明す
る。
る。
たとえば、第９図に示した書込行選択リングポインタ62
および書込列選択リングポインタ64により第ｋ＋１列の
第ｎ行のメモリセル10が選択される場合は、書込用ワー
ド線WWLnの電位が「Ｈ」レベルに立上がり、かつ、書込
列選択信号WBSk+1が「Ｈ」レベルに立上がる。これによ
り、第ｋ＋１列の第ｎ行の書込選択ゲート12の出力が
「Ｈ」レベルとなり、トランジスタ１がオンする。その
結果、書込ドライバ11によってバッファされた入力デー
タDIが書込用ビット線WBk+1を介してメモリセル10の記
憶容量４に書込まれる。
および書込列選択リングポインタ64により第ｋ＋１列の
第ｎ行のメモリセル10が選択される場合は、書込用ワー
ド線WWLnの電位が「Ｈ」レベルに立上がり、かつ、書込
列選択信号WBSk+1が「Ｈ」レベルに立上がる。これによ
り、第ｋ＋１列の第ｎ行の書込選択ゲート12の出力が
「Ｈ」レベルとなり、トランジスタ１がオンする。その
結果、書込ドライバ11によってバッファされた入力デー
タDIが書込用ビット線WBk+1を介してメモリセル10の記
憶容量４に書込まれる。
このとき、第ｋ＋１列以外の書込列選択信号WBSおよび
第ｎ行以外の書込ワード線WWLの電位は「Ｌ」レベルと
なっているので、第ｋ＋１列の第ｎ行の書込選択ゲート
12以外の書込選択ゲート12の出力は「Ｌ」レベルとなっ
ている。したがって、第ｋ＋１列の第ｎ行以外のメモリ
セル10のトランジスタ１はすべてオフしており、そのメ
モリセル10に記憶されている情報は破壊されない。
第ｎ行以外の書込ワード線WWLの電位は「Ｌ」レベルと
なっているので、第ｋ＋１列の第ｎ行の書込選択ゲート
12以外の書込選択ゲート12の出力は「Ｌ」レベルとなっ
ている。したがって、第ｋ＋１列の第ｎ行以外のメモリ
セル10のトランジスタ１はすべてオフしており、そのメ
モリセル10に記憶されている情報は破壊されない。
次に、このシリアルアクセスメモリの読出動作を説明す
る。
る。
たとえば、第９図に示した読出行選択リングポインタ63
および読出列選択リングポインタ65により第ｋ＋１列の
第ｎ行のメモリセル10が選択される場合は、読出用ワー
ド線RWLnの電位が「Ｈ」レベルに立上がる。このとき、
第ｎ行のメモリセル10に記憶された情報はすべて読出用
ビット線RB1〜RBmに読出されるが、読出列選択信号RBSk
+1により選択された第ｋ＋１列の読出回路13のみから情
報が出力される。
および読出列選択リングポインタ65により第ｋ＋１列の
第ｎ行のメモリセル10が選択される場合は、読出用ワー
ド線RWLnの電位が「Ｈ」レベルに立上がる。このとき、
第ｎ行のメモリセル10に記憶された情報はすべて読出用
ビット線RB1〜RBmに読出されるが、読出列選択信号RBSk
+1により選択された第ｋ＋１列の読出回路13のみから情
報が出力される。
なお、３トランジスタ型メモリセルを用いたFIFOメモリ
（first in first out）メモリについては、Introdu
ction to NMOS and CMOS VLSI System Designの
p.268〜273に記載されている。また、１トランジスタ型
メモリセルを用いたDRAMの折返しビット線構造について
は、米国特許出願No.4,044,340に記載されている。さら
に、折返しビット線構造による64K DRAMの設計につい
ては、“Ａ 5V−Only 64K Dynamic RAM Based on
High S/N Design"IEEE Journal of Solid Stat
e Circuits,vol.SC−15,No.5,October 1980,pp.846〜
854に記載されている。
（first in first out）メモリについては、Introdu
ction to NMOS and CMOS VLSI System Designの
p.268〜273に記載されている。また、１トランジスタ型
メモリセルを用いたDRAMの折返しビット線構造について
は、米国特許出願No.4,044,340に記載されている。さら
に、折返しビット線構造による64K DRAMの設計につい
ては、“Ａ 5V−Only 64K Dynamic RAM Based on
High S/N Design"IEEE Journal of Solid Stat
e Circuits,vol.SC−15,No.5,October 1980,pp.846〜
854に記載されている。
［発明が解決しようとする問題点］ ３トランジスタ型メモリセルからなる上記の従来の半導
体記憶装置においては、情報を書込むメモリセルを選択
するためにゲート回路が必要であるので、このゲート回
路により回路規模が大きくなり、占有面積が増大すると
いう問題点があった。また、ゲート回路をCMOSにより構
成した場合には、ラッチアップを起こす原因となる可能
性があった。
体記憶装置においては、情報を書込むメモリセルを選択
するためにゲート回路が必要であるので、このゲート回
路により回路規模が大きくなり、占有面積が増大すると
いう問題点があった。また、ゲート回路をCMOSにより構
成した場合には、ラッチアップを起こす原因となる可能
性があった。
この発明の主たる目的は、ゲート回路を用いることなく
書込動作が正常に行なわれ、占有面積が小さく大容量化
が可能な、３トランジスタ型メモリセルからなる半導体
記憶装置を得ることである。
書込動作が正常に行なわれ、占有面積が小さく大容量化
が可能な、３トランジスタ型メモリセルからなる半導体
記憶装置を得ることである。
［問題点を解決するための手段］ 上記目的を達成するためにこの発明に係る半導体記憶装
置は、少なくとも１列に配列され情報を記憶するための
複数のメモリセル、複数のメモリセルの各列に対応して
設けられ複数のメモリセルに情報を書込むための少なく
とも１組の書込用ビット線対、複数のメモリセルの各列
に対応して設けられ複数のメモリセルに記憶される情報
を読出すための少なくとも１本の読出用ビット線、各列
の各メモリセルに対応して設けられた複数の第１の選択
線、各列の各メモリセルに対応して設けられた複数の第
２の選択線、複数の第１の選択線のいずれかに第１の選
択信号を与える第１の選択手段、および複数の第２の選
択線のいずれかに第２の選択信号を与える第２の選択手
段を備えている。そして、各メモリセルは、情報を蓄積
するための第１のトランジスタ、書込用ビット線対のい
ずれか一方と第１のトランジスタとの間に接続される第
２のトランジスタ、および読出用ビット線と第１のトラ
ンジスタとの間に接続される第３のトランジスタを含
む。第２のトランジスタは、書込用ビット線対の一方を
介して与えられる情報を第１の選択線に与えられる第１
の選択信号に応答して第１のトランジスタに転送するも
のである。第３のトランジスタは、第１のトランジスタ
に蓄えられた情報を第２の選択線に与えられる第２の選
択信号に応答して読出用ビット線に転送するものであ
る。
置は、少なくとも１列に配列され情報を記憶するための
複数のメモリセル、複数のメモリセルの各列に対応して
設けられ複数のメモリセルに情報を書込むための少なく
とも１組の書込用ビット線対、複数のメモリセルの各列
に対応して設けられ複数のメモリセルに記憶される情報
を読出すための少なくとも１本の読出用ビット線、各列
の各メモリセルに対応して設けられた複数の第１の選択
線、各列の各メモリセルに対応して設けられた複数の第
２の選択線、複数の第１の選択線のいずれかに第１の選
択信号を与える第１の選択手段、および複数の第２の選
択線のいずれかに第２の選択信号を与える第２の選択手
段を備えている。そして、各メモリセルは、情報を蓄積
するための第１のトランジスタ、書込用ビット線対のい
ずれか一方と第１のトランジスタとの間に接続される第
２のトランジスタ、および読出用ビット線と第１のトラ
ンジスタとの間に接続される第３のトランジスタを含
む。第２のトランジスタは、書込用ビット線対の一方を
介して与えられる情報を第１の選択線に与えられる第１
の選択信号に応答して第１のトランジスタに転送するも
のである。第３のトランジスタは、第１のトランジスタ
に蓄えられた情報を第２の選択線に与えられる第２の選
択信号に応答して読出用ビット線に転送するものであ
る。
［作用］ この発明に係る半導体記憶装置においては、書込用ビッ
ト線が折返しビット線構造となっているので、ゲート回
路を用いることなく、書込動作が正確に行なわれる。し
たがって、占有面積が小さくなり、大容量化が可能とな
る。また、３トランジスタ型メモリセルからなるので、
高速動作が可能となる。
ト線が折返しビット線構造となっているので、ゲート回
路を用いることなく、書込動作が正確に行なわれる。し
たがって、占有面積が小さくなり、大容量化が可能とな
る。また、３トランジスタ型メモリセルからなるので、
高速動作が可能となる。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。
第１図は、この発明の一実施例によるシリアルアクセス
メモリの主要部の構成を示す回路図である。
メモリの主要部の構成を示す回路図である。
このシリアルアクセスメモリ全体の構成は、第９図に示
したシリアルアクセスメモリと同様である。すなわち、
このシリアルアクセスメモリは、ｌ行×ｍ列に配列され
た複数のメモリセルからなるメモリセルアレイ61、書込
行選択リングポインタ62、書込列選択リングポインタ6
4、読出行選択リングポインタ63および読出列選択リン
グポインタ65からなる。
したシリアルアクセスメモリと同様である。すなわち、
このシリアルアクセスメモリは、ｌ行×ｍ列に配列され
た複数のメモリセルからなるメモリセルアレイ61、書込
行選択リングポインタ62、書込列選択リングポインタ6
4、読出行選択リングポインタ63および読出列選択リン
グポインタ65からなる。
第１図において、メモリセル10は、第10図に示した従来
のシリアルアクセスメモリと同様に、トランジスタ1,2,
3および記憶容量４からなる。メモリセルアレイの各列
に対応して書込用ビット線対WB1k,WB2kおよび読出用ビ
ット線RBkが設けられている。ここで、ｋは１〜ｍの整
数である。また、メモリセルアレイの各行に対応して書
込用ワード線WWLnおよび読出用ワード線RWLnが設けられ
ている。ここで、ｎは１〜ｌの整数である。第１図にお
いて、第ｋ列の第ｎ行のメモリセル10に注目すると、ト
ランジスタ３のゲートはトランジスタ１を介して書込用
ビット線WB1kに接続され、ドレインはトランジスタ２を
介して読出用ビット線RBkに接続され、ソースは接地さ
れている。トランジスタ１のゲートは書込用ワード線WW
Lnに接続され、トランジスタ２のゲートは読出用ワード
線RWLnに接続されている。
のシリアルアクセスメモリと同様に、トランジスタ1,2,
3および記憶容量４からなる。メモリセルアレイの各列
に対応して書込用ビット線対WB1k,WB2kおよび読出用ビ
ット線RBkが設けられている。ここで、ｋは１〜ｍの整
数である。また、メモリセルアレイの各行に対応して書
込用ワード線WWLnおよび読出用ワード線RWLnが設けられ
ている。ここで、ｎは１〜ｌの整数である。第１図にお
いて、第ｋ列の第ｎ行のメモリセル10に注目すると、ト
ランジスタ３のゲートはトランジスタ１を介して書込用
ビット線WB1kに接続され、ドレインはトランジスタ２を
介して読出用ビット線RBkに接続され、ソースは接地さ
れている。トランジスタ１のゲートは書込用ワード線WW
Lnに接続され、トランジスタ２のゲートは読出用ワード
線RWLnに接続されている。
第ｋ列の第ｎ＋１行のメモリセル10においても同様に接
続されているが、トランジスタ３のゲートはトランジス
タ１を介して書込用ビット線WB2kに接続されている。す
なわち、各列の奇数行目のメモリセル10は書込用ビット
線対WB1k,WB2kの一方に接続され、各列の偶数行目のメ
モリセル10は書込用ビット線対WB1k,WB2kの他方に接続
されている。このように、書込用ビット線WB1k,WB2kは
折返しビット線構造となっている。
続されているが、トランジスタ３のゲートはトランジス
タ１を介して書込用ビット線WB2kに接続されている。す
なわち、各列の奇数行目のメモリセル10は書込用ビット
線対WB1k,WB2kの一方に接続され、各列の偶数行目のメ
モリセル10は書込用ビット線対WB1k,WB2kの他方に接続
されている。このように、書込用ビット線WB1k,WB2kは
折返しビット線構造となっている。
各行の書込用ビット線対WB1k,WB2kには、書込ドライバ2
0およびセンスアンプ30が接続されている。書込ドライ
バ20は入力データDIを書込用ビット線対WB1k,WB2kに書
込むためのものであり、センスアンプ30は各列のメモリ
セル10をリフレッシュするためのものである。また、各
列の読出用ビット線RBkには読出回路40が接続されてい
る。この読出回路40は読出用ビット線RBk上に読出され
た情報を検知・増幅して外部に出力するためのものであ
る。これらの書込ドライバ20、センスアンプ30および読
出回路40はタイミング発生回路50により制御される。
0およびセンスアンプ30が接続されている。書込ドライ
バ20は入力データDIを書込用ビット線対WB1k,WB2kに書
込むためのものであり、センスアンプ30は各列のメモリ
セル10をリフレッシュするためのものである。また、各
列の読出用ビット線RBkには読出回路40が接続されてい
る。この読出回路40は読出用ビット線RBk上に読出され
た情報を検知・増幅して外部に出力するためのものであ
る。これらの書込ドライバ20、センスアンプ30および読
出回路40はタイミング発生回路50により制御される。
第２図は、第１図における書込ドライバ20の回路図であ
る。
る。
第２図において、データ入力端子ａは、第１のトライス
テートバッファ21を介して書込ビット線WB1に接続され
かつ第２のトライステートバッファ22を介して書込ビッ
ト線WB2に接続されている。第１のトライステートバッ
ファ21および第２のトライステートバッファ22はいずれ
もライトイネーブル信号WEにより制御される。ライトイ
ネーブル信号WEが「Ｈ」レベルのときには、第１および
第２のトライステートバッファ21および22は導通状態と
なり、データ入力端子ａに与えられている入力データDI
が書込ビット線対WB1,WB2に入力される。ライトイネー
ブル信号WEが「Ｌ」レベルのときには、第１および第２
のトライステートバッファ21および22は高インピーダン
ス状態となる。
テートバッファ21を介して書込ビット線WB1に接続され
かつ第２のトライステートバッファ22を介して書込ビッ
ト線WB2に接続されている。第１のトライステートバッ
ファ21および第２のトライステートバッファ22はいずれ
もライトイネーブル信号WEにより制御される。ライトイ
ネーブル信号WEが「Ｈ」レベルのときには、第１および
第２のトライステートバッファ21および22は導通状態と
なり、データ入力端子ａに与えられている入力データDI
が書込ビット線対WB1,WB2に入力される。ライトイネー
ブル信号WEが「Ｌ」レベルのときには、第１および第２
のトライステートバッファ21および22は高インピーダン
ス状態となる。
第３図は、第１図におけるセンスアンプ30の回路図であ
る。
る。
このセンスアンプ30は、ＰチャネルMOSトランジスタ31,
32,33およびＮチャネルMOSトランジスタ34,35,36からな
るラッチ回路と、イコライズ用のＮチャネルMOSトラン
ジスタ37とからなる。トランジスタ31はノードN1と書込
用ビット線WB2との間に接続され、トランジスタ32はノ
ードN1と書込用ビット線WB1との間に接続されている。
トランジスタ34はノードN2と書込用ビット線WB2との間
に接続され、トランジスタ35はノードN2と書込用ビット
線WB1との間に接続されている。トランジスタ31および3
4のゲートは書込用ビット線WB1に接続され、トランジス
タ32および35のゲートは書込用ビット線WB2に接続され
ている。ノードN1はトランジスタ33を介して電源電位V
CCに結合され、ノードN2はトランジスタ36を介して接地
されている。トランジスタ36のゲートにセンスイネーブ
ル信号WSEが与えられ、トランジスタ33のゲートにセン
スイネーブル信号WSEの反転信号▲▼が与えられ
る。また、イコライズ用トランジスタ37は、書込用ビッ
ト線WB1と書込用ビット線WB2との間に接続され、そのゲ
ートにはイコライズ信号EQが与えられる。
32,33およびＮチャネルMOSトランジスタ34,35,36からな
るラッチ回路と、イコライズ用のＮチャネルMOSトラン
ジスタ37とからなる。トランジスタ31はノードN1と書込
用ビット線WB2との間に接続され、トランジスタ32はノ
ードN1と書込用ビット線WB1との間に接続されている。
トランジスタ34はノードN2と書込用ビット線WB2との間
に接続され、トランジスタ35はノードN2と書込用ビット
線WB1との間に接続されている。トランジスタ31および3
4のゲートは書込用ビット線WB1に接続され、トランジス
タ32および35のゲートは書込用ビット線WB2に接続され
ている。ノードN1はトランジスタ33を介して電源電位V
CCに結合され、ノードN2はトランジスタ36を介して接地
されている。トランジスタ36のゲートにセンスイネーブ
ル信号WSEが与えられ、トランジスタ33のゲートにセン
スイネーブル信号WSEの反転信号▲▼が与えられ
る。また、イコライズ用トランジスタ37は、書込用ビッ
ト線WB1と書込用ビット線WB2との間に接続され、そのゲ
ートにはイコライズ信号EQが与えられる。
このセンスアンプ30は、センスイネーブル信号WSEが
「Ｈ」レベルになると、書込用ビット線対WB1,WB2間の
電位差を増幅してラッチし、センスイネーブル信号WSE
が「Ｌ」レベルになると高インピーダンス状態となる。
また、イコライズ信号EQが「Ｈ」レベルになるとトラン
ジスタ37がオンし、書込用ビット線対WB1,WB2の電位がV
CC/2レベルにイコライズされる。
「Ｈ」レベルになると、書込用ビット線対WB1,WB2間の
電位差を増幅してラッチし、センスイネーブル信号WSE
が「Ｌ」レベルになると高インピーダンス状態となる。
また、イコライズ信号EQが「Ｈ」レベルになるとトラン
ジスタ37がオンし、書込用ビット線対WB1,WB2の電位がV
CC/2レベルにイコライズされる。
第４図は、第１図における読出回路40の回路図である。
第４図において、読出用ビット線RBは、プリチャージ用
のＮチャネルMOSトランジスタ41を介して電源電位VCCに
結合されている。このトランジスタ41のゲートにはプリ
チャージ信号PCが与えられる。また、読出用ビット線RB
はセンスラッチ42およびトライステートバッファ43を介
してデータ出力端子ｂに接続されている。センスラッチ
42は、ＮチャネルMOSトランジスタ44、２つのインバー
タ45,46およびＰチャネルMOSトランジスタ47からなる。
インバータ45および46は直列に接続され、インバター45
の入力とインバータ46の出力との間にトランジスタ47が
接続されている。インバータ45の入力と読出用ビット線
RBとの間にトランジスタ44が接続され、インバータ46の
出力はトライステートバッファ43の入力に接続されてい
る。トランジスタ44および47のゲートにはセンスイネー
ブル信号RSEが与えられる。また、トライステートバッ
ファ43の制御端子には読出列選択信号RBSが与えられ
る。
のＮチャネルMOSトランジスタ41を介して電源電位VCCに
結合されている。このトランジスタ41のゲートにはプリ
チャージ信号PCが与えられる。また、読出用ビット線RB
はセンスラッチ42およびトライステートバッファ43を介
してデータ出力端子ｂに接続されている。センスラッチ
42は、ＮチャネルMOSトランジスタ44、２つのインバー
タ45,46およびＰチャネルMOSトランジスタ47からなる。
インバータ45および46は直列に接続され、インバター45
の入力とインバータ46の出力との間にトランジスタ47が
接続されている。インバータ45の入力と読出用ビット線
RBとの間にトランジスタ44が接続され、インバータ46の
出力はトライステートバッファ43の入力に接続されてい
る。トランジスタ44および47のゲートにはセンスイネー
ブル信号RSEが与えられる。また、トライステートバッ
ファ43の制御端子には読出列選択信号RBSが与えられ
る。
プリチャージ信号PCが「Ｈ」レベルになると、トランジ
スタ41がオンし、読出用ビット線RBは電源電位VCC−VTH
にプリチャージされる。ここで、VTHはトランジスタ41
のしきい値電圧である。一方、センスイネーブル信号RS
Eが「Ｈ」レベルに立上がると、読出用ビット線RBの電
位がセンスラッチ42により増幅される。さらに、読出列
選択信号RBSが「Ｈ」レベルになると、トライステート
バッファ43が導通状態となり、センスラッチ42の出力が
トライステートバッファ43からデータ出力端子ｂに導出
される。読出列選択信号RBSが「Ｌ」レベルになると、
トライステートバッファ43は高インピーダンス状態とな
る。
スタ41がオンし、読出用ビット線RBは電源電位VCC−VTH
にプリチャージされる。ここで、VTHはトランジスタ41
のしきい値電圧である。一方、センスイネーブル信号RS
Eが「Ｈ」レベルに立上がると、読出用ビット線RBの電
位がセンスラッチ42により増幅される。さらに、読出列
選択信号RBSが「Ｈ」レベルになると、トライステート
バッファ43が導通状態となり、センスラッチ42の出力が
トライステートバッファ43からデータ出力端子ｂに導出
される。読出列選択信号RBSが「Ｌ」レベルになると、
トライステートバッファ43は高インピーダンス状態とな
る。
第５図は、タイミング発生回路50を示す回路図である。
このタイミング発生回路50は、書込クロックWCLKおよび
書込列選択リングポインタ64により与えられる書込列選
択信号WBSに応答して、所定のタイミングでライトイネ
ーブル信号WE、イコライズ信号EQおよびセンスイネーブ
ル信号WSEを発生し、読出クロックRCLKおよび読出列選
択リングポインタ65により与えられる読出列選択信号RB
Sに応答して、所定のタイミングでプリチャージ信号P
C、センスイネーブル信号RSEおよび読出列選択信号RBS
を発生するものである。
このタイミング発生回路50は、書込クロックWCLKおよび
書込列選択リングポインタ64により与えられる書込列選
択信号WBSに応答して、所定のタイミングでライトイネ
ーブル信号WE、イコライズ信号EQおよびセンスイネーブ
ル信号WSEを発生し、読出クロックRCLKおよび読出列選
択リングポインタ65により与えられる読出列選択信号RB
Sに応答して、所定のタイミングでプリチャージ信号P
C、センスイネーブル信号RSEおよび読出列選択信号RBS
を発生するものである。
次に、このシリアルアクセスメモリの書込動作、リレッ
シュ動作および読出動作を説明する。
シュ動作および読出動作を説明する。
まず、書込動作を第１図〜第３図を参照しながら説明す
る。書込動作は書込クロックWCLKに同期して行なわれ
る。予め、イコライズ信号EQが「Ｈ」レベルになること
により、書込用ビット線対WB1,WB2がイコライズされて
いる（第３図）。たとえば、第９図に示す書込行選択リ
ングポインタ62および書込列選択リングポインタ64によ
ってメモリセルアレイ61の第ｋ＋１列の第ｎ行が選択さ
れるものとする。まず、書込クロックWCLKが立上がった
後、ライトイネーブル信号WEが「Ｈ」レベルに立上がっ
て入力データDIが書込用ビット線対WB1k+1,WB2k+1に書
込まれる（第１図および第２図）。さらに、書込用ワー
ド線WWLnの電位が「Ｈ」レベルに立上がることによりメ
モリセル10のトランジスタ１がオンし、書込用ビット線
WB1k+1上の情報がメモリセル10の記憶容量４に書込まれ
る。このとき書込用ワード線WWLnに接続される他の列の
メモリセル10に対しては、リフレッシュが行なわれる。
る。書込動作は書込クロックWCLKに同期して行なわれ
る。予め、イコライズ信号EQが「Ｈ」レベルになること
により、書込用ビット線対WB1,WB2がイコライズされて
いる（第３図）。たとえば、第９図に示す書込行選択リ
ングポインタ62および書込列選択リングポインタ64によ
ってメモリセルアレイ61の第ｋ＋１列の第ｎ行が選択さ
れるものとする。まず、書込クロックWCLKが立上がった
後、ライトイネーブル信号WEが「Ｈ」レベルに立上がっ
て入力データDIが書込用ビット線対WB1k+1,WB2k+1に書
込まれる（第１図および第２図）。さらに、書込用ワー
ド線WWLnの電位が「Ｈ」レベルに立上がることによりメ
モリセル10のトランジスタ１がオンし、書込用ビット線
WB1k+1上の情報がメモリセル10の記憶容量４に書込まれ
る。このとき書込用ワード線WWLnに接続される他の列の
メモリセル10に対しては、リフレッシュが行なわれる。
次に、リフレッシュ動作を第１図〜第３図および第６図
を参照しながら説明する。
を参照しながら説明する。
予め、イコライズ信号EQが「Ｈ」レベルになることによ
り、書込用ビット線対WB1,WB2が1/2VCCレベルにイコラ
イズされている。まず、書込クロックWCLKが「Ｈ」レベ
ルに立上がった後、イコライズ信号EQが「Ｌ」レベルに
立下がり、さらに、書込用ワード線WWLnの電位が「Ｈ」
レベルに立上がる（第１図および第６図）。これによ
り、第ｎ行のメモリセル10に記憶されている情報が各列
の書込用ビット線WB1に読出される。メモリセル10に
「Ｈ」レベルの情報が記憶されている場合には、メモリ
セル10のストレージノードがVCC−VTH（VTHはトランジ
スタ３のしきい値電圧）にチャージアップされている。
このストレージノードの電荷が書込用ビット線WB1上に
移動し、書込用ビット線WB1の電位が1/2VCCレベルより
も少し上昇する。逆に、メモリセル10に「Ｌ」レベルの
情報が記憶されている場合には、書込用ビット線WB1上
の電荷がメモリセル10のストレージノードに移動し、ビ
ット線WB1の電位が1/2VCCレベルよりも少し低下する。
このとき、他方の書込用ビット線WB2の電位は1/2VCCレ
ベルを維持する。そして、センスアンプ30に与えられる
センスイネーブル信号WSEが「Ｈ」レベルに立上がる
と、センスアンプ30のトランジスタ33および36がオン
し、センスアンプ30が動作する（第３図）。書込用ビッ
ト線WB1の電位が書込用ビット線WB2の電位よりも高い場
合には、書込用ビット線WB1の電位がVCCレベルに上昇
し、書込用ビット線WB2の電位が接地レベルに降下し、
これらの電位がトランジスタ31,32,34,35よりなるイン
バータカップルによりラッチされる。このため、メモリ
セル10のストレージノードもVCCレベルに上昇する。こ
のようにして、リフレッシュ動作が行なわれる。このと
き、他の行の書込用ワード線WWLの電位はすべて「Ｌ」
レベルになっているので、書込用ビット線対WB1,WB2の
電位が変化しても他の行のメモリセル10には影響しな
い。
り、書込用ビット線対WB1,WB2が1/2VCCレベルにイコラ
イズされている。まず、書込クロックWCLKが「Ｈ」レベ
ルに立上がった後、イコライズ信号EQが「Ｌ」レベルに
立下がり、さらに、書込用ワード線WWLnの電位が「Ｈ」
レベルに立上がる（第１図および第６図）。これによ
り、第ｎ行のメモリセル10に記憶されている情報が各列
の書込用ビット線WB1に読出される。メモリセル10に
「Ｈ」レベルの情報が記憶されている場合には、メモリ
セル10のストレージノードがVCC−VTH（VTHはトランジ
スタ３のしきい値電圧）にチャージアップされている。
このストレージノードの電荷が書込用ビット線WB1上に
移動し、書込用ビット線WB1の電位が1/2VCCレベルより
も少し上昇する。逆に、メモリセル10に「Ｌ」レベルの
情報が記憶されている場合には、書込用ビット線WB1上
の電荷がメモリセル10のストレージノードに移動し、ビ
ット線WB1の電位が1/2VCCレベルよりも少し低下する。
このとき、他方の書込用ビット線WB2の電位は1/2VCCレ
ベルを維持する。そして、センスアンプ30に与えられる
センスイネーブル信号WSEが「Ｈ」レベルに立上がる
と、センスアンプ30のトランジスタ33および36がオン
し、センスアンプ30が動作する（第３図）。書込用ビッ
ト線WB1の電位が書込用ビット線WB2の電位よりも高い場
合には、書込用ビット線WB1の電位がVCCレベルに上昇
し、書込用ビット線WB2の電位が接地レベルに降下し、
これらの電位がトランジスタ31,32,34,35よりなるイン
バータカップルによりラッチされる。このため、メモリ
セル10のストレージノードもVCCレベルに上昇する。こ
のようにして、リフレッシュ動作が行なわれる。このと
き、他の行の書込用ワード線WWLの電位はすべて「Ｌ」
レベルになっているので、書込用ビット線対WB1,WB2の
電位が変化しても他の行のメモリセル10には影響しな
い。
その後、書込用ワード線WWLnの電位が「Ｌ」レベルに立
下がることにより、データがメモリセル10内に保持され
る。そして、センスイネーブル信号WSEが立下がった
後、イコライズ信号EQが「Ｈ」レベルに立上がって、書
込用ビット線対WB1,WB2がイコライズされる。
下がることにより、データがメモリセル10内に保持され
る。そして、センスイネーブル信号WSEが立下がった
後、イコライズ信号EQが「Ｈ」レベルに立上がって、書
込用ビット線対WB1,WB2がイコライズされる。
このように、書込動作の際に、書込が行なわれるメモリ
セルと同一行の他のメモリセルに対してはリフレッシュ
が行なわれる。
セルと同一行の他のメモリセルに対してはリフレッシュ
が行なわれる。
次に、読出動作を第１図、第４図および第７図を参照し
ながら説明する。
ながら説明する。
読出動作は読出クロックRCLKに同期して行なわれる。予
め、プリチャージ信号PCが「Ｈ」レベルになることによ
り、読出用ビット線RBは電源電位VCC−VTHにプリチャー
ジされている（第４図）。たとえば、第９図に示す読出
行選択リングポインタ63および読出列選択リングポイン
タ65によってメモリセルアレイ61の第ｋ＋１列の第ｎ行
が選択されるものとする。まず、読出クロックRCLKが立
上がった後、プリチャージ信号PCが「Ｌ」レベルに立下
がり、さらに読出用ワード線RWLnの電位が「Ｈ」レベル
に立上がる。これにより、第ｎ行のすべてのメモリセル
10内の情報が各読出用ビット線RB上に読出される（第１
図および第７図）。第ｋ＋１列の第ｎ行のメモリセル10
に「Ｈ」の情報が記憶されていると、トランジスタ２お
よび３が導通状態になり、読出用ビット線RBk+1の電荷
が引き抜かれる。それにより、読出用ビット線RBk+1の
電位が「Ｌ」レベルに低下する。逆に、このメモリセル
10に「Ｌ」の情報が記憶されていると、トランジスタ３
は非導通状態となるので、読出用ビット線RBk+1の電荷
は引き抜かれない。したがって、読出用ビット線RBk+1
の電位は「Ｈ」レベルを維持する。すなわち、メモリセ
ル10に書込まれた情報と相補的な情報が読出用ビット線
RBk+1上に現われることになる。これは、インバータ等
により反転すれば問題はない。
め、プリチャージ信号PCが「Ｈ」レベルになることによ
り、読出用ビット線RBは電源電位VCC−VTHにプリチャー
ジされている（第４図）。たとえば、第９図に示す読出
行選択リングポインタ63および読出列選択リングポイン
タ65によってメモリセルアレイ61の第ｋ＋１列の第ｎ行
が選択されるものとする。まず、読出クロックRCLKが立
上がった後、プリチャージ信号PCが「Ｌ」レベルに立下
がり、さらに読出用ワード線RWLnの電位が「Ｈ」レベル
に立上がる。これにより、第ｎ行のすべてのメモリセル
10内の情報が各読出用ビット線RB上に読出される（第１
図および第７図）。第ｋ＋１列の第ｎ行のメモリセル10
に「Ｈ」の情報が記憶されていると、トランジスタ２お
よび３が導通状態になり、読出用ビット線RBk+1の電荷
が引き抜かれる。それにより、読出用ビット線RBk+1の
電位が「Ｌ」レベルに低下する。逆に、このメモリセル
10に「Ｌ」の情報が記憶されていると、トランジスタ３
は非導通状態となるので、読出用ビット線RBk+1の電荷
は引き抜かれない。したがって、読出用ビット線RBk+1
の電位は「Ｈ」レベルを維持する。すなわち、メモリセ
ル10に書込まれた情報と相補的な情報が読出用ビット線
RBk+1上に現われることになる。これは、インバータ等
により反転すれば問題はない。
次に、センスラッチ42に与えられるセンスイネーブル信
号RSEが「Ｈ」レベルに立上がることにより、読出用ビ
ット線RBk+1上の情報が増幅される（第４図）。このと
き、第ｋ＋１列の読出列選択信号RBSは「Ｈ」レベルと
なっているので、トライステートバッファ43は導通状態
となっている。したがって、センスラッチ42により増幅
された読出用ビット線RBk+1の情報が、データ出力端子
ｂに出力データDOとして導出される。
号RSEが「Ｈ」レベルに立上がることにより、読出用ビ
ット線RBk+1上の情報が増幅される（第４図）。このと
き、第ｋ＋１列の読出列選択信号RBSは「Ｈ」レベルと
なっているので、トライステートバッファ43は導通状態
となっている。したがって、センスラッチ42により増幅
された読出用ビット線RBk+1の情報が、データ出力端子
ｂに出力データDOとして導出される。
他の列においては、読出列選択信号RBSが「Ｌ」レベル
となっているので、トライステートバッファ43は高イン
ピーダンス状態となっている。したがって、他の列の読
出用ビット線RBの情報はデータ出力端子ｂに導出されな
い。
となっているので、トライステートバッファ43は高イン
ピーダンス状態となっている。したがって、他の列の読
出用ビット線RBの情報はデータ出力端子ｂに導出されな
い。
その後、センスイネーブル信号RSEが「Ｌ」レベルに立
下がり、これに応答して読出用ワード線WBLnの電位が
「Ｌ」レベルに立下がる。そして、プリチャージ信号PC
が「Ｈ」レベルに立上がることにより、読出用ビット線
WBがプリチャージされる。
下がり、これに応答して読出用ワード線WBLnの電位が
「Ｌ」レベルに立下がる。そして、プリチャージ信号PC
が「Ｈ」レベルに立上がることにより、読出用ビット線
WBがプリチャージされる。
以上のように、この実施例のシリアルアクセスメモリに
おいては、ゲート回路を使用せずに書込動作が正常に行
なわれる。したがって、占有面積が小さくなり、大容量
化が図られる。
おいては、ゲート回路を使用せずに書込動作が正常に行
なわれる。したがって、占有面積が小さくなり、大容量
化が図られる。
なお、上記実施例においては、この発明をシリアルアク
セスメモリに適用した場合について説明したが、第９図
における書込行選択リングポインタ62、読出行選択リン
グポインタ63、書込列選択リングポインタ64および読出
列選択リングポインタ65の代わりに、第８図に示される
ように、それぞれ書込行デコーダ72、読出行デコーダ7
3、書込列デコーダ74および読出列デコーダ75を用いる
と、ランダムアクセス可能なメモリが実現される。この
ランダムアクセス可能なメモリは、３トランジスタ型の
メモリセルからなるので、１トランジスタ型のメモリセ
ルからなるランダムアクセスメモリよりも高速動作が可
能となる。
セスメモリに適用した場合について説明したが、第９図
における書込行選択リングポインタ62、読出行選択リン
グポインタ63、書込列選択リングポインタ64および読出
列選択リングポインタ65の代わりに、第８図に示される
ように、それぞれ書込行デコーダ72、読出行デコーダ7
3、書込列デコーダ74および読出列デコーダ75を用いる
と、ランダムアクセス可能なメモリが実現される。この
ランダムアクセス可能なメモリは、３トランジスタ型の
メモリセルからなるので、１トランジスタ型のメモリセ
ルからなるランダムアクセスメモリよりも高速動作が可
能となる。
なお、上記実施例では、一般的な書込ドライバ、センス
アンプおよび読出回路が用いられているが、同様の動作
を行なうものであれば他の回路であってもよい。
アンプおよび読出回路が用いられているが、同様の動作
を行なうものであれば他の回路であってもよい。
［発明の効果］ 以上のようにこの発明によれば、占有面積が小さくかつ
ラッチアップの可能性が少ない大容量の半導体記憶装置
が得られる。
ラッチアップの可能性が少ない大容量の半導体記憶装置
が得られる。
第１図はこの発明の一実施例によるシリアルアクセスメ
モリの主要部の構成を示す回路図、第２図は第１図にお
ける書込ドライバの回路図、第３図は第１図におけるセ
ンスアンプの回路図、第４図は第１図における読出回路
の回路図、第５図は第１図におけるタイミング発生回路
を示す図、第６図は第１図のシリアルアクセスメモリの
リフレッシュ動作を説明するためのタイミングチャー
ト、第７図は第１図のシリアルアクセスメモリの読出動
作を説明するためのタイミングチャート、第８図はこの
発明の他の実施例によるランダムアクセス型半導体記憶
装置の構成を示すブロック図、第９図はシリアルアクセ
スメモリの一般的な構成を示すブロック図、第10図は従
来のシリアルアクセスメモリの主要部の構成を示す図で
ある。 図において、1,2,3はＮチャネルMOSトランジスタ、４は
記憶容量、10はメモリセル、20は書込ドライバ、30はセ
ンスアンプ、40は読出回路、50はタイミング発生回路、
61はメモリセルアレイ、62は書込行選択リングポイン
タ、63は読出行選択リングポインタ、64は書込列選択リ
ングポインタ、65は読出列選択リングポインタ、72は書
込列デコーダ、73は読出列デコーダ、74は書込列デコー
ダ、75は読出列デコーダ、WB1,WB2は書込用ビット線
対、RBは読出用ビット線、WWLは書込用ワード線、RWLは
読出用ワード線である。 なお、各図中、同一符号は同一または相当部分を示す。
モリの主要部の構成を示す回路図、第２図は第１図にお
ける書込ドライバの回路図、第３図は第１図におけるセ
ンスアンプの回路図、第４図は第１図における読出回路
の回路図、第５図は第１図におけるタイミング発生回路
を示す図、第６図は第１図のシリアルアクセスメモリの
リフレッシュ動作を説明するためのタイミングチャー
ト、第７図は第１図のシリアルアクセスメモリの読出動
作を説明するためのタイミングチャート、第８図はこの
発明の他の実施例によるランダムアクセス型半導体記憶
装置の構成を示すブロック図、第９図はシリアルアクセ
スメモリの一般的な構成を示すブロック図、第10図は従
来のシリアルアクセスメモリの主要部の構成を示す図で
ある。 図において、1,2,3はＮチャネルMOSトランジスタ、４は
記憶容量、10はメモリセル、20は書込ドライバ、30はセ
ンスアンプ、40は読出回路、50はタイミング発生回路、
61はメモリセルアレイ、62は書込行選択リングポイン
タ、63は読出行選択リングポインタ、64は書込列選択リ
ングポインタ、65は読出列選択リングポインタ、72は書
込列デコーダ、73は読出列デコーダ、74は書込列デコー
ダ、75は読出列デコーダ、WB1,WB2は書込用ビット線
対、RBは読出用ビット線、WWLは書込用ワード線、RWLは
読出用ワード線である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (9)
- 【請求項１】少なくとも１列に配列され、情報を記憶す
るための複数のメモリセル、 前記複数のメモリセルの各列に対応して設けられ、前記
複数のメモリセルに情報を書込むための少なくとも１組
の書込用ビット線対、 前記複数のメモリセルの各列に対応して設けられ、前記
複数のメモリセルに記憶される情報を読出すための少な
くとも１本の読出用ビット線、 前記各列の前記各メモリセルに対応して設けられた複数
の第１の選択線、 前記各列の前記各メモリセルに対応して設けられた複数
の第２の選択線、 前記複数の第１の選択線のいずれかに第１の選択信号を
与える第１の選択手段、および 前記複数の第２の選択線のいずれかに第２の選択信号を
与える第２の選択手段を備え、 前記各メモリセルは、 情報を蓄積するための第１のトランジスタ、 前記書込用ビット線対のいずれか一方と前記第１のトラ
ンジスタとの間に接続され、前記第１の選択線に与えら
れる前記第１の選択信号に応答して、前記書込用ビット
線対の前記一方を介して与えられる情報を前記第１のト
ランジスタに転送する第２のトランジスタ、および 前記読出用ビット線と前記第１のトランジスタとの間に
接続され、前記第２の選択線に与えられる前記第２の選
択信号に応答して、前記第１のトランジスタに蓄えられ
た情報を前記読出用ビット線に転送する第３のトランジ
スタを含む半導体記憶装置。 - 【請求項２】前記第１のトランジスタは、所定の電位に
結合される一方導通端子と、他方導通端子と、制御端子
とを備え、 前記第２のトランジスタは、前記書込用ビット線対のい
ずれか一方に接続される一方導通端子と、前記第１のト
ランジスタの前記制御端子に接続される他方導通端子
と、前記第１の選択線に接続される制御端子とを備え、 前記第３のトランジスタは、前記読出用ビット線に接続
される一方導通端子と、前記第１のトランジスタの前記
他方導通端子に接続される他方導通端子と、前記第２の
選択線に接続される制御端子とを備える特許請求の範囲
第１項記載の半導体記憶装置。 - 【請求項３】前記第１のトランジスタ、前記第２のトラ
ンジスタおよび前記第３のトランジスタはMOS電界効果
トランジスタである特許請求の範囲第１項または第２項
記載の半導体記憶装置。 - 【請求項４】前記第１の選択手段は、前記複数の第１の
選択線に順に前記第１の選択信号を与える第１の順次選
択手段であり、前記第２の選択手段は、前記複数の第２
の選択線に順に前記第２の選択信号を与える第２の順次
選択手段である特許請求の範囲第１項ないし第３項のい
ずれかに記載の半導体記憶装置。 - 【請求項５】前記第１の順次選択手段および前記第２の
順次選択手段はリングポインタからなる特許請求の範囲
第１項ないし第４項のいずれかに記載の半導体記憶装
置。 - 【請求項６】前記各書込用ビット線対に接続され、その
書込用ビット線対上の情報を増幅するリフレッシュ用セ
ンスアンプをさらに備える特許請求の範囲第１項ないし
第５項のいずれかに記載の半導体記憶装置。 - 【請求項７】前記各列のメモリセルのうち奇数番目のメ
モリセルは前記書込用ビット線対の一方に接続され、前
記各列のメモリセルのうち偶数番目のメモリセルは前記
書込用ビット線対の他方に接続される特許請求の範囲第
１項ないし第６項のいずれかに記載の半導体記憶装置。 - 【請求項８】前記各書込用ビット線対に接続される書込
用ドライバをさらに備える特許請求の範囲第１項ないし
第７項のいずれかに記載の半導体記憶装置。 - 【請求項９】前記第１の選択手段は、外部から与えられ
る第１のアドレス信号に応答して前記第１の選択線のい
ずれかに前記第１の選択信号を与える第１のデコーダで
あり、前記第２の選択手段は、外部から与えられる第２
のアドレス信号に応答して前記第２の選択線のいずれか
に前記第２の選択信号を与える第２のデコーダである特
許請求の範囲第１項ないし第３項のいずれかに記載の半
導体記憶装置。
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