JP2001203277A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】キャパシタを含むゲインセルにおいて、記憶ノ
ードとなる導電層に対し電位変動をもたらす種々の容量
結合を抑止し、誤動作を有効に防止する。 【解決手段】ビット線と記憶ノードとの間に接続された
書き込みトランジスタと、電源電圧の供給線とビット線
との間に接続され、制御電極が記憶ノードに接続された
読み出しトランジスタＴＲａ，ＴＲｂと、記憶ノードと
ワード線との間に接続されたキャパシタＣＡＰａ，ＣＡ
Ｐｂとを有する。駆動信号に基づいて電位変動する第１
導電層１１ａと、記憶ノードとなる第２導電層８ｂ（お
よび７ｂ，３ｂ）との間に、導電材料からなるシールド
層ＳＨＬが配置されている。シールド層ＳＨＬは、第１
導電層１１ａと、記憶ノードとなる導電層に対し誘電膜
を挟んで容量結合している第２導電層１１ｂとの間にも
延在する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるゲインセ
ルの一種である２トランジスタ−１キャパシタ型のメモ
リセルを有する半導体記憶装置と、その駆動方法に関す
る。

【０００２】

【従来の技術】ゲインセルと称されるメモリセルには幾
つかの回路構成（セル方式）があるが、いずれのセル方
式においても、ビット線と電源電圧の供給線との間に接
続された読み出しトランジスタのオン／オフを、電荷蓄
積ノード（記憶ノード）における電荷の有無または蓄積
量に応じて制御する。したがって、ゲインセルでは、ビ
ット線に電位変化を与える読み出し電流を外部電源から
供給でき、セルを微細化してもビット線電位変化を大き
くとれる。ゲインセルの幾つかあるセル方式のうち、２
トランジスタ−１キャパシタ型のメモリセルでは、トラ
ンジスタ数が少なくキャパシタも上層配線で形成できる
ことから、ロジック部と整合性が高い製造プロセスを採
用した場合にセル面積を最も小さくできる。

【０００３】図１７は、２トランジスタ−１キャパシタ
型メモリセルの回路図である。このメモリセル１００
は、書き込みトランジスタＴＷ、読み出しトランジスタ
ＴＲおよびキャパシタＣＡＰから構成される。書き込み
トランジスタＴＷは、ゲートが書き込みワード線ＷＷＬ
に接続され、ソース，ドレインの一方がビット線ＢＬに
接続されている。読み出しトランジスタＴＲは、ゲート
が書き込みトランジスタＴＷのソース，ドレインの他方
に接続され、ソースがビット線ＢＬに接続され、ドレイ
ンが電源電圧Ｖ_DDの供給線に接続されている。キャパシ
タＣＡＰは、一方電極が読み出しトランジスタＴＲと書
き込みトランジスタＴＷの接続中点に接続され、他方電
極が読み出しワード線ＲＷＬに接続されている。このキ
ャパシタＣＡＰの一方電極、および、これに接続された
読み出しトランジスタＴＲと書き込みトランジスタＴＷ
の接続中点が、当該メモリセルＭＣの記憶ノードＳＮを
なす。

【０００４】このメモリセル１００では、記憶ノードＳ
Ｎの電荷蓄積量を変えることによって、読み出しトラン
ジスタＴＲのゲート電極のバイアス値を変化させる。た
とえば、記憶ノードＳＮの電荷蓄積量がゼロ、または、
読み出し時の所定バイアス条件下で読み出しトランジス
タＴＲがオンしない程度に少ない状態を記憶データの
“０”に対応させ、読み出しトランジスタＴＲがオンす
るほど電荷蓄積量が多い状態を記憶データの“１”に対
応させる。

【０００５】データ保持時には、書き込みトランジスタ
ＴＷおよび読み出しトランジスタＴＲを共にオフさせ
て、記憶ノードＳＮをフローティング状態にする。

【０００６】書き込み時には、書き込みワード線ＷＷＬ
を活性化して書き込みトランジスタＴＷをオンさせて、
ビット線ＢＬの設定電位に応じて上記した記憶ノードＳ
Ｎの電荷蓄積量を変更する。

【０００７】また、読み出し時には、記憶データ“１”
の場合、上記した記憶ノードＳＮの電荷蓄積量が相対的
に多いので、読み出しワード線ＲＷＬを活性化しキャパ
シタＣＡＰを介して記憶ノードＳＮをブーストしたとき
に、読み出しトランジスタＴＲがオンする。これによ
り、電荷が電源電圧Ｖ_DDの供給線からビット線ＢＬに供
給され、その電位が上昇する。一方、記憶データ“０”
の場合、記憶ノードＳＮの電荷蓄積量がゼロまたは相対
的に少ないので記憶ノードＳＮをブーストしても読み出
しトランジスタＴＲはオフのままを維持する。したがっ
て、ビット線ＢＬに電位変化は生じない。この記憶デー
タに応じたビット線ＢＬの電位変化を、図示しないセン
スアンプで検出し、記憶データとして判別する。

【０００８】

【発明が解決しようとする課題】２トランジスタ−１キ
ャパシタ型メモリセルでは、読み出しトランジスタＴＲ
のゲート電位（記憶ノード電位）をブーストするための
キャパシタＣＡＰの面積は、通常、メモリセル面積の６
割程度が必要とされている。キャパシタ電極は、上層配
線層を利用して形成されるが、メモリセルアレイ全体で
は同一階層に、たとえば矩形状の電極層が行列状に多数
配置される。このため、メモリセルの微細化とともにキ
ャパシタ電極間の距離が短くなり、キャパシタ電極間の
容量結合が問題となってくる。

【０００９】図１８は、このキャパシタ電極間の容量結
合を説明するための図である。この図では、キャパシタ
と読み出しトランジスタの接続部分のみ示し、他は省略
されている。また、図１８の左側に選択セルを、右側に
ビット線方向に隣接する非選択セルを示す。

【００１０】図１８において、読み出しトランジスタＴ
Ｒ１，ＴＲ２のゲート電極層１０１、プラグ１０２およ
び下部電極層１０３は、相互接続されて記憶ノードＳＮ
を構成する。また、下部電極層１０３、誘電膜１０４お
よび上部電極層１０５により、キャパシタＣＡＰが構成
されている。下部電極層１０３は、メモリセルごとに孤
立した矩形パターンを有するが、上部電極層１０５は図
と垂直な方向にセル間を貫いて長く配線され、読み出し
ワード線ＲＷＬを兼用する。

【００１１】キャパシタ電極間の容量結合として、図示
のように、（１）上部電極層１０５同士の結合（容量Ｃ
１）、（２）上部電極層１０５と下部電極層１０３との
結合（容量Ｃ２）、および、（３）下部電極層１０３同
士の結合（容量Ｃ３）の３態様が存在する。

【００１２】読み出し時に、選択セルが接続された読み
出しワード線ＲＷＬ１に電源電圧Ｖ_DDを印加すると、結
合容量Ｃ１を介して非選択の読み出しワード線ＲＷＬ２
が電位変動し、その結果、非選択セルの記憶ノードＳＮ
２の電位が変動する。また、この読み出しワード線ＲＷ
Ｌ１に電源電圧Ｖ_DDが印加されたときに、結合容量Ｃ２
を介して直接、非選択セルの記憶ノードＳＮ２の電位を
変動させてしまう。さらに、読み出しワード線ＲＷＬ１
に電源電圧Ｖ_DDが印加されると、セル内のキャパシタ容
量を介してキャパシタＣＡＰ１の下部電極１０３がブー
ストされ、その結果、近接する非選択セルの下部電極１
０３が結合容量Ｃ３を介して電位変動されてしまう。

【００１３】このような態様で隣接した非選択セルの記
憶ノードＳＮ２が電位変動すると、非選択セル内の読み
出しトランジスタＴＲ２が誤ってオンするおそれがあ
る。とくに選択セルと同じビット線に接続された非選択
セルが、このようなメカニズムでオンすると、選択セル
の保持データが“０”であるにもかかわらず、ビット線
ＢＬがハイレベルとなることがある。この場合、ビット
線ＢＬに接続されたセンスアンプによって、読み出しデ
ータが“１”であると判定され、誤動作してしまう。

【００１４】このような誤動作は、キャパシタ電極間の
容量結合のみならず、記憶ノードとなる導電層に近接し
た他の配線層との容量結合によっても引き起こされる。
たとえば、ビット線ＢＬあるいは書き込みトランジスタ
ＴＷの制御線（書き込みワード線ＷＷＬ）は電源電圧Ｖ
_DDでフルスイングするため、これらの配線層が非選択セ
ルの記憶ノードとなる導電層に容量結合すると、上述し
たと同様に誤動作の原因となる。

【００１５】本発明の目的は、キャパシタ電極間の容量
結合、あるいは記憶ノードとなる導電層と他の配線層と
の容量結合による誤動作を有効に防止できるメモリセル
構造の半導体記憶装置と、その駆動方法を提供すること
にある。

【００１６】

【課題を解決するための手段】本発明の第１の観点に係
る半導体記憶装置は、ビット線と記憶ノードとの間に接
続された書き込みトランジスタと、電源電圧の供給線と
ビット線との間に接続され、制御電極が上記記憶ノード
に接続された読み出しトランジスタと、上記記憶ノード
とワード線との間に接続されたキャパシタとを有するメ
モリセルが複数、行列状に配置された半導体記憶装置で
あって、駆動信号に基づいて電位変動する第１導電層
と、上記記憶ノードとなる第２導電層との間に、導電材
料からなるシールド層が配置されている。

【００１７】上記第１および第２導電層にキャパシタの
第１電極（たとえば、下部電極）を含む場合に、上記シ
ールド層は、少なくとも下部電極間に配置された第１キ
ャパシタ間シールド層を含む。これに加えて、シールド
層は、下部電極に接続するプラグ間に形成されたプラグ
間シールド層を含む、さらにプラグに接続する読み出し
トランジスタの制御電極間に形成されたトランジスタ間
シールド層を含む構成としてもよい。あるいは、第１導
電層が隣接するメモリセルのキャパシタの第２電極（上
部電極）である場合に、上記シールド層は、第１キャパ
シタ間シールド層に加え、上部電極間に形成された第２
キャパシタ間シールド層を含む構成としてもよい。さら
に、第１導電層は、ビット線または書き込みトランジス
タの制御線である場合も本発明の適用範囲である。

【００１８】誤動作を引き起こす容量結合はビット線方
向に隣接するセル間で生じることから、上記シールド層
はワード線（キャパシタの第２電極）間のスペース内に
配置するのが望ましい。また、その形状は、ワード線と
同様なストライプとしてもよく、また、セルごとに分離
させたものでもよい。セルごとに分離させた場合、個々
のシールド層を、セルアレイ内または外部で接続配線層
により連結する構成が望ましい。この構成では、シール
ド層の配置を、これと同じ階層の他の配線層などを回避
して行うことが可能となり、配線利用の自由度が高い。
シールド層は、導電材料からなることから電位固定しな
くてもある程度までならシールド効果が得られるが、好
ましくは、一定電位に固定するとよい。一定電位の供給
方法としては、メモリセルアレイ外部から行ってもよい
が、電源電圧の供給線としてセル間を貫いている半導体
不純物領域に接続する方法が採用できる。また、半導体
不純物領域により、上記接続配線層を実現してもよい。

【００１９】本発明の第２の観点に係る半導体記憶装置
は、ビット線と記憶ノードとの間に接続された書き込み
トランジスタと、電源電圧の供給線とビット線との間に
接続され、制御電極が上記記憶ノードに接続された読み
出しトランジスタと、上記記憶ノードとワード線との間
に接続されたキャパシタとを有するメモリセルが複数、
行列状に配置された半導体記憶装置であって、駆動信号
に基づいて電位変動する第１導電層と、上記記憶ノード
となる導電層に対し誘電膜を挟んで容量結合している第
２導電層との間に、導電材料からなるシールド層が配置
されている。

【００２０】第１および第２導電層を隣接するワード線
とした場合、シールド層に、ワード線間に形成されたキ
ャパシタ間シールド層を含む構成とするとよい。これに
加えて、シールド層は、上部電極（第２電極）に接続す
るプラグ間に形成されたプラグ間シールド層を含む、さ
らにプラグに接続する配線層間に接続された配線間シー
ルド層を含む構成としてもよい。

【００２１】半導体記憶装置のメモリセルに駆動信号が
印加され、その駆動信号に基づいて第１導電層が電位変
化すると、第２導電層と容量結合してその電位を変動さ
せようとするが、本発明に係る半導体記憶装置では、両
導電層間に導電材料からなるシールド層が配置されてい
ることから、当該シールド層に電気力線が吸収され、第
２導電層側の電界が緩和される。このため、第２導電層
の電位変動が防止され、あるいは大幅に低減される。第
２導電層が記憶ノードとなる導電層の場合と、当該記憶
ノードとなる導電層に対し更に容量結合した導電層の場
合があるが、何れの場合も、シールド層の介在により記
憶ノードの電位変動が防止あるいは低減される。

【００２２】本発明の第３の観点に係る半導体記憶装置
の駆動方法は、メモリセルが、メモリセルアレイ内に行
列状に複数配列され、複数のワード線それぞれに、複数
の上記メモリセルが接続され、各メモリセル内に、ビッ
ト線と記憶ノードとの間に接続された書き込みトランジ
スタと、電源電圧の供給線とビット線との間に接続さ
れ、制御電極が上記記憶ノードに接続された読み出しト
ランジスタと、上記記憶ノードと上記ワード線との間に
接続されたキャパシタとを有し、隣接するメモリセルの
キャパシタ間に、導電材料からなるシールド層が配置さ
れている半導体記憶装置の駆動方法であって、書き込み
または読み出し時に、アクセス対象のメモリセルが接続
された選択ワード線に隣接する非選択ワード線を、一定
電位で保持する。好適に、上記一定電位は接地電位であ
る。

【００２３】この半導体記憶装置の駆動方法では、半導
体記憶装置内にシールド層が設けられているうえ、非選
択ワード線を電位固定することから、これと容量結合す
る第１電極は、さらに電位変動しずらくなる。

【００２４】

【発明の実施の形態】第１実施形態 図１は、本発明の実施形態に係る半導体装置のメモリセ
ルアレイの回路図である。このメモリセルアレイ内に、
メモリセル（ゲインセル）ＭＣがマトリックス状に配置
されている。

【００２５】各メモリセルＭＣは、書き込みトランジス
タＴＷ、読み出しトランジスタＴＲおよびキャパシタＣ
ＡＰから構成される。書き込みトランジスタＴＷは、ゲ
ートが書き込みワード線ＷＷＬ１，ＷＷＬ２またはＷＷ
Ｌ３に接続され、ソース，ドレインの一方がビット線Ｂ
Ｌ１またはＢＬ２に接続されている。読み出しトランジ
スタＴＲは、ゲートが書き込みトランジスタＴＷのソー
ス，ドレインの他方に接続され、ソースがビット線ＢＬ
１またはＢＬ２に接続され、ドレインが電源電圧Ｖ_DDの
供給線に接続されている。キャパシタＣＡＰは、一方電
極（第１電極）が読み出しトランジスタＴＲと書き込み
トランジスタＴＷの接続中点に接続され、他方電極（第
２電極）が読み出しワード線ＲＷＬ１，ＲＷＬ２または
ＲＷＬ３に接続されている。このキャパシタＣＡＰの第
１電極、および、これに接続された読み出しトランジス
タＴＲと書き込みトランジスタＴＷの接続中点が、当該
メモリセルＭＣの記憶ノードＳＮをなす。

【００２６】図２〜図６に、隣接する２つのメモリセル
ＭＣａ，ＭＣｂにおいて、その読み出しトランジスタと
キャパシタの積層部分を製造工程順に断面図で示す。

【００２７】図６に示すように、ｐ型半導体基板（また
はｐウエル）１の表面に素子分離絶縁層１ａが形成さ
れ、その周囲の能動領域上に酸化シリコンなどからなる
ゲート絶縁膜２が成膜されている。ゲート絶縁膜２上
に、ｎ型不純物が導入されたポリシリコンなどからゲー
ト電極３ａ，３ｂが形成されている。このゲート電極３
ａ，３ｂ周囲の半導体基板１の表面部分に、ｎ型不純物
が導入され、ソース不純物領域４とドレイン不純物領域
５が形成されている。ソース不純物領域４は、図示しな
い箇所で上層のビット線に接続され、ドレイン不純物領
域５は電源電圧Ｖ_DDの供給線として機能する。

【００２８】このようにして構成された読み出しトラン
ジスタＴＲａ，ＴＲｂは、第１層間絶縁膜６内に埋め込
まれている。第１層間絶縁膜６内に、記憶ノードコンタ
クト用のプラグ７ａ，７ｂが埋め込まれている。プラグ
７ａ，７ｂは、たとえば絶縁膜との界面にＴｉ系の密着
層を薄く介在させたタングステンなどからなり、それぞ
れゲート電極３ａ，３ｂ上に接している。

【００２９】このプラグ７ａ，７ｂ上に、それぞれＭＩ
Ｍ構造のキャパシタＣＡＰａ，ＣＡＰｂの下部電極が形
成されている。すなわち、プラグ７ａ上に接続したキャ
パシタの下部電極８ａと、プラグ７ｂ上に接続したキャ
パシタの下部電極８ｂが、それぞれ第１層間絶縁膜６上
に形成されている。下部電極８ａ，８ｂは、たとえばポ
リシリコン、タングステン、アルミニウムまたは銅など
からなり、矩形パターンにて個々のメモリセルごとに孤
立して配置されている。

【００３０】下部電極８ａ，８ｂ上に第２層間絶縁膜９
が形成され、この第２層間絶縁膜９に、下部電極８ａ，
８ｂの各上面に対し周縁部に合わせ余裕を残してほぼ全
面を開口させる開口部９ａ，９ｂが形成さている。この
ようにパターンニングされた第２層間絶縁膜９、およ
び、開口部９ａ，９ｂにより露出した下部電極８ａ，８
ｂの表面がキャパシタ誘電膜１０で被膜されている。そ
して、このキャパシタ誘電膜１０を介して、第２層間絶
縁膜９の開口部９ａ，９ｂよりも合わせ余裕だけ一回り
大きなパターンにて、キャパシタＣＡＰａ，ＣＡＰｂの
上部電極１１ａ，１１ｂが形成されている。上部電極１
１ａ，１１ｂは、たとえばポリシリコン、タングステ
ン、アルミニウムまたは銅などから形成され、読み出し
ワード線ＲＷＬとして機能し、図６の断面と直交する方
向に平行ストライプ状に配置されている。

【００３１】以上の構成は従来と同様であるが、本実施
形態では、互いに隣接する２つのメモリセルのキャパシ
タＣＡＰａ，ＣＡＰｂ間にシールド層ＳＨＬが形成され
ている。図６に示すシールド層ＳＨＬは、素子分離絶縁
層１ａ上でセル境界に沿って形成され、下層から順に、
トランジスタ間シールド層１２、プラグ間シールド層１
３、第１キャパシタ間シールド層１４および第２キャパ
シタ間シールド層１５からなる。各シールド層は、メモ
リセルを構成する層と同じ導電材料から同時形成され
る。すなわち、トランジスタ間シールド層１２はゲート
電極３ａ，３ｂと、プラグ間シールド層１３はプラグ７
ａ，７ｂと、第１キャパシタ間シールド層１４は下部電
極８ａ，８ｂと、第２キャパシタ間シールド層１５は上
部電極１１ａ，１１ｂと、それぞれ同じ導電材料を用い
て同時形成される。

【００３２】このような構成のメモリセルの製造では、
まず、図２に示すように、半導体基板１に素子分離絶縁
層１ａを形成し、ゲート絶縁膜２として、たとえば、酸
化シリコンの薄い膜を数ｎｍ〜十数ｎｍほど熱酸化法に
より形成する。続けて、ポリシリコンをＣＶＤ法により
堆積する。この堆積の最中に、あるいはその後のイオン
注入により、不純物をポリシリコンに添加する。ポリシ
リコン膜をパターンニングしてゲート電極３ａ，３ｂお
よびトランジスタ間シールド層１２を一括して形成す
る。このパターンニングに用いたレジストを残したま
ま、ゲート電極３ａ，３ｂの両側の半導体基板１の表面
領域に不純物をイオン注入法により導入する。レジスト
を除去後に活性化アニーリングを行うと、ソース不純物
領域４およびドレイン不純物領域５が形成され、読み出
しトランジスタＴＲａ，ＴＲｂが完成する。

【００３３】図３の工程では、読み出しトランジスタＴ
Ｒａ，ＴＲｂを埋め込むように第１層間絶縁膜６をＣＶ
Ｄ法により堆積し、必要に応じて表面を平坦化する。第
１層間絶縁膜６に、ゲート電極３ａ，３ｂ上に達する記
憶ノード開口部６ａ，６ｂと、トランジスタ間シールド
層１２に達するシールド開口部６ｃを一括して形成す
る。これらの開口部６ａ〜６ｂを完全に埋め込むよう
に、ポリシリコンまたはタングステンなどの導電物質を
全面に堆積し、表面から全面エッチング（エッチバッ
ク）を行って、第１層間絶縁膜６上の不要部分を除去す
る。これにより、個々の記憶ノード開口部６ａ，６ｂに
埋め込まれたプラグ７ａ，７ｂ、および、シールド開口
部６ｃに埋め込まれたプラグ間シールド層１３が完成す
る。形成したプラグ７ａ，７ｂ，プラグ間シールド層１
３の上端面を含む第１層間絶縁膜上の全面に、たとえば
ポリシリコン、タングステン、アルミニウムまたは銅な
どからなる導電膜を堆積する。この導電膜をパターンニ
ングし、下部電極８ａ，８ｂおよび第１キャパシタ間シ
ールド層１４を一括して形成する。

【００３４】図４の工程では、下部電極８ａ，８ｂおよ
び第１キャパシタ間シールド層１４を覆って第２層間絶
縁膜９を堆積し、必要に応じて表面を平坦化する。下部
電極８ａの上で開口する開口部９ａおよび下部電極８ｂ
上で開口する開口部９ｂを、第２層間絶縁膜９に形成す
る。全面に、すなわち開口部９ａ，９ｂ内壁を含む第２
層間絶縁膜９の表面、および開口部９ａ，９ｂにより露
出した下部電極８ａ，８ｂの表面を覆って、たとえば、
酸化シリコン、窒化シリコンまたは酸化タンタルからな
るキャパシタ誘電膜１０を、３０〜７０ｎｍほどＣＶＤ
法により成膜する。

【００３５】図５の工程では、シールド層部分で開口す
るレジストパターンを形成し、このレジストパターンを
マスクとしてキャパシタ誘電膜１０および第２層間絶縁
膜９をエッチングする。これにより、開口部９ｃが形成
され、第１キャパシタ間シールド層１４の上面が露出す
る。

【００３６】レジストパターンを除去後、全面に、たと
えばポリシリコン、タングステン、アルミニウムまたは
銅などからなる導電膜をＣＶＤにより堆積する。この導
電膜を、第２層間絶縁膜９の開口部９ａ，９ｂより一回
り大きい幅を有する平行ストライプ状にパターンニング
して、図６に示す上部電極１１ａ，１１ｂ（読み出しワ
ード線ＲＷＬ）を形成する。このとき同時に、第２キャ
パシタ間シールド層１５が、開口部９ｃを介して第１キ
ャパシタ間シールド層１４上に接続して形成される。

【００３７】つぎに、このような構成のメモリセルの動
作例を説明する。データ保持時には、すべての書き込み
ワード線ＷＷＬ１，…およびすべての読み出しワード線
ＲＷＬ１，…を接地電位で保持する。また、図示しない
ディスチャージ回路によりビット線ＢＬ１，…を接地電
位に保持させる。

【００３８】読み出しのとき、ローレベルで保持されて
いた読み出しワード線（たとえばＲＷＬ２）にハイレベ
ルの読み出し電圧（たとえば、電源電圧Ｖ_DD）を印加
し、他の非選択の読み出しワード線（たとえばＲＷＬ
１，ＲＷＬ３）が接地される。これにより、読み出しワ
ード線ＲＷＬ２に接続された全てのメモリセルにおい
て、読み出しトランジスタＴＲのゲート電位変化によっ
てブーストされた記憶ノードＳＮの電位により、読み出
しトランジスタＴＲがオンまたはオフする。たとえば、
“１”データ保持の場合のみ、読み出しトランジスタＴ
Ｒがオンして、ビット線ＢＬ１またはＢＬ２が電源電圧
Ｖ_DDにより充電される。“０”データ保持の場合、読み
出しトランジスタＴＲがオフのままでビット線に電位変
化はない。また、非選択ワード線を接地することによ
り、これに連なる非選択メモリセルが誤動作することが
ない。

【００３９】この保持データに応じたビット線ＢＬ１ま
たはＢＬ２の電位変化がある程度生じた段階で、図示し
ないセンスアンプが活性化される。これにより、たとえ
ば、図示しないビット補線の電圧を参照電圧として、ビ
ット線の電位差が電源電圧Ｖ_DDの振幅いっぱいまで急激
に開いて信号増幅が行われる。センスアンプにより読み
出されたデータは、図示しない列デコーダにより選択さ
れたものだけがデータ入出力線に送出され、外部に出力
される。

【００４０】リフレッシュ動作では、読み出しワード線
ＲＷＬ１，ＲＷＬ２をローレベルにし、続いて書き込み
ワード線ＷＷＬ１，ＷＷＬ２をハイレベルにする。する
と、たとえば、センスアンプで増幅されラッチされてい
る信号が、そのまま書き込みデータとして、オン状態の
書き込みトランジスタＴＷを介して記憶ノードＳＮに再
書込みされる。

【００４１】データ書き換えのためには、書き込みワー
ド線ＷＷＬ１またはＷＷＬ２をハイレベルにして書き込
みトランジスタＴＷをオンさせる必要があるが、このと
き選択セルと同一書き込みワード線（たとえば、ＷＷＬ
２）に接続された全てのセル内で書き込みトランジスタ
ＴＷがオンしてしまう。したがって、これら選択セルと
同一行の非選択セルの記憶データを再現するには、新し
いデータを選択セルに書き込む前に、まず同一行のセル
全てのデータを、上記した方法で読み出す必要がある。
読み出されたデータは、たとえば、センスアンプに元デ
ータとしてラッチされる。

【００４２】読み出し後、読み出しワード線（たとえ
ば、ＲＷＬ２）をハイレベルからローレベルに推移させ
る。その後、選択セルが接続されたビット線（たとえ
ば、ＢＬ１）のみ行デコーダで選択して、図示しない書
き込み用のラッチ回路に保持されていた新データを、強
制的に選択ビット線ＢＬ１に設定してラッチする。続い
て、書き込みワード線ＷＷＬ２をローレベルからハイレ
ベルに設定して、ビット線ＢＬ１，ＢＬ２にラッチされ
ていたデータを選択セルと同一行のセル全てに対し一斉
に書き込む。これにより、非選択セルでは元データが再
書き込みされ、選択セルは新データに書き換えられる。

【００４３】なお、メモリセルＭＣは図１に示すものに
限定されない。たとえば、ラッチデータを強制反転させ
る機能を有する場合、読み出しトランジスタＴＲを電源
電圧Ｖ_DDの共通線ではなく接地線に接続させてもよい。
また、読み出しトランジスタＴＲおよび書き込みトラン
ジスタＴＷの少なくとも一方をｐＭＯＳとしてもよい。
さらに、ビット線を書き込み用と読み出し用に２本対で
設けてもよいし、ワード線を１本にする構成でもよい。
ここでは詳細は省略するが、これらの変形例それぞれに
適した制御を行う。

【００４４】シールド層ＳＨＬの構造は、図６に限定さ
れない。本発明では少なくとも導電層間の距離が最も近
い箇所のシールド層、すなわち第１キャパシタ間シール
ド層１４および／または第２キャパシタ間シールド層１
５が存在すればよく、トランジスタ間シールド層１２お
よびプラグ間シールド層１３は省略可能である。この第
１および第２キャパシタ間シールド層１４，１５は、そ
の平面上のパターンにおいて、読み出しワード線ＲＷＬ
間のスペースにワード線に沿ってセル間を貫いて長くな
るように形成してもよい。また、第１および第２キャパ
シタ間シールド層１４，１５を個々のセル境界辺ごとに
分離し、この個々に分離された導電層を、たとえばトラ
ンジスタ間シールド層１２およびプラグ間シールド層１
３を用いて電気的に相互接続する構成でもよい。

【００４５】本実施形態では、キャパシタ電極がＭＩＭ
構造であることからロジックプロセスとの整合性が高い
という一般的な利点に加え、シールド層ＳＨＬの存在に
より、非選択な隣接メモリセルが誤って動作するような
ことがない。

【００４６】たとえば読み出し時に、選択された読み出
しワード線ＲＷＬに読み出し信号が印加され、それによ
って上部電極１１ａが電位変化すると、これが容量結合
する隣りの読み出しワード線（上部電極１１ｂ）におい
て、その電位を変動させようとする。本実施形態におい
て、この２つの上部電極１１ａ，１１ｂ間に第２キャパ
シタ間シールド層１５が配置されていることから、当該
シールド層１５に電気力線が吸収され、このため、隣り
の非選択の読み出しワード線（上部電極１１ｂ）の電位
変動が防止され、あるいは大幅に低減される。

【００４７】また、選択され読み出し信号が印加された
読み出しワード線（上部電極１１ａ）に対しキャパシタ
誘電膜１０を介して容量結合した下部電極８ａがブース
トされると、この電位変動により、容量結合する隣りの
下部電極８ｂの電位が上昇しようとする。本実施形態に
おいて、この２つの下部電極８ａ，８ｂ間に第１キャパ
シタ間シールド層１４が配置されていることから、当該
シールド層１４に電気力線が吸収され、このため、隣り
の非選択セル内の記憶ノード（下部電極８ｂ）の電位変
動が防止され、あるいは大幅に低減される。さらに、本
実施形態ではプラグ間シールド層１３およびトランジス
タ間シールド層１２が設けられていることから、第１キ
ャパシタ間シールド層１４の下方を回り込むような電界
が遮蔽され、さらに高いシールディング効果が得られ
る。以上の結果、本実施形態に係る不揮発性メモリ装置
では、非選択セルの誤動作が有効に防止されるという利
点がある。

【００４８】第２実施形態 図７〜図１０は、第２実施形態に係るメモリセルの構造
および製造工程を、隣接する２つのメモリセルＭＣａ，
ＭＣｂの読み出しトランジスタとキャパシタの積層部分
において示す断面図である。

【００４９】図１０に示す第２実施形態に係るメモリセ
ルでは、下部電極が２層となっている。つまり、第１実
施形態と同様なパターンで第１層目の下部電極８ａ，８
ｂが設けられ、第１層目の下部電極８ａ上に接して第２
層目の下部電極８ｃが形成され、第１層目の下部電極８
ｂ上に接して第２層目の下部電極８ｄが形成されてい
る。第２層目の下部電極８ｃ，８ｄは、その周縁部が第
２層間絶縁膜９の開口部の内壁から上面にまで延在して
いる。

【００５０】第２実施形態においても、第１実施形態と
同様に、４つの層１２〜１５からなるシールド層ＳＨＬ
がセル境界部に設けられている。上記したように、記憶
ノードＳＮを構成する導電層の一つとして、第２層目の
下部電極８ｃ，８ｄが第２層間絶縁膜９の上面にまで達
していることから、第１，第２キャパシタ間シールド層
１４，１５の一方のみでは、十分なシールディング効果
が得られない。第１実施形態では、第１，第２キャパシ
タ間シールド層１４，１５の一方のみで効果があった
が、第２実施形態では、少なくとも、第１および第２キ
ャパシタ間シールド層１４，１５の双方を設ける必要が
ある。

【００５１】このような構成の不揮発性メモリ装置の製
造では、図７に示すように、第１実施形態と同様に、下
部電極８ａ，８ｂおよび第１キャパシタ間シールド層１
４の形成、第２層間絶縁膜９の成膜と開口部９ａ，９ｂ
の形成までを行う。本実施形態では、図８に示す工程に
おいて、たとえばチタン，チタン窒化膜，タンタル，タ
ンタル窒化膜，タングステン，アルミニウムまたは銅な
どからなる導電膜を成膜する。この導電膜は、第２層間
絶縁膜９の開口部９ａ，９ｂを完全に被膜することがで
きる程度の厚さが必要である。つぎに、導電膜を開口部
９ａ，９ｂよりも一回り大きなパターンにて保護し周囲
をエッチング除去する。これにより、第２層目の下部電
極８ｃ，８ｄが形成される。

【００５２】その後は、図９に示すように、全面にキャ
パシタ誘電膜１０を成膜した後、開口部９ｃを形成して
第１キャパシタ間シールド層１４の上面を表出させる。
また、図１０に示すように、上部電極１１ａ，１１ｂお
よび第２キャパシタ間シールド層１５を一括して形成す
る。

【００５３】第２実施形態に係る不揮発性メモリ装置で
は、第１実施形態と同様な効果が得られ、また、第１実
施形態と同様な変形が可能である。

【００５４】第３実施形態 図１１〜図１３は、第３実施形態に係るメモリセルの構
造および製造工程を、隣接する２つのメモリセルＭＣ
ａ，ＭＣｂの読み出しトランジスタとキャパシタの積層
部分において示す断面図である。

【００５５】図１３に示すように、第３実施形態に係る
メモリセルでは、キャパシタ電極が配線層をそのまま利
用したものでなく、配線層間の薄い導電膜を利用して形
成され、プラグを介して配線層に接続されている。すな
わち、キャパシタＣＡＰａが、下部電極２０ａ，キャパ
シタ誘電膜２１および上部電極２２ａの３層構造を有
し、プラグ７ａ上に形成されたセルごとの孤立パターン
にて形成されている。上部電極２２ａが、第２層間絶縁
膜９内に形成された第２層目のプラグ２３ａを介して、
上層の読み出しワード線ＲＷＬａに接続されている。同
様に、キャパシタＣＡＰｂが、下部電極２０ｂ，キャパ
シタ誘電膜２１および上部電極２２ｂの３層構造を有
し、プラグ７ｂ上に形成されたセルごとの孤立パターン
にて形成されている。上部電極２２ｂが、第２層間絶縁
膜９内に形成された第２層目のプラグ２３ｂを介して、
上層の読み出しワード線ＲＷＬｂに接続されている。

【００５６】これら下部電極２０ａ，２０ｂおよび上部
電極２２ａ，２２ｂは、たとえば、ポリシリコン、タン
グステン、アルミニウム、銅、チタン（Ｔｉ）、窒化チ
タン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（Ｔ
ａＮ）、あるいはＴｉＮとＴｉとの積層膜、ＴａＮとＴ
ａとの積層膜などの群から選択される材料からなる。下
部電極２０ａ，２０ｂおよび上部電極２２ａ，２２ｂ
は、上記材料のうち、たとえばアルミニウムの場合、絶
縁膜との密着性を確保するために、Ｔｉ、ＴｉＮ、Ｔ
ａ、ＴａＮ、ＴｉＮとＴｉとの積層膜、あるいはＴａＮ
とＴａとの積層膜などを薄く介在させた２層構造として
もよい。これらの電極２０ａ，２０ｂ，２２ａ，２２ｂ
は、たとえば１００ｎｍ程度の膜厚とする。

【００５７】第３実施形態においては、第１，第２実施
形態と同様に、第１層間絶縁膜６に埋め込まれた状態で
積層された、トランジスタ間シールド層１２およびプラ
グ間シールド層１３を有する。第３実施形態では、第
１，第２キャパシタ間シールド層の双方を兼用するシー
ルド層として、第２層目のプラグ間シールド層２３ｃを
有することが、第１，第２実施形態と異なる。第２層目
のプラグ間シールド層２３ｃは、第２層間絶縁膜９を膜
厚方向に貫いて、第１層目のプラグ間シールド層１３
を、上層の接地電位の配線ＧＮＤに接続させている。

【００５８】このような構成の不揮発性メモリ装置の製
造では、第１実施形態と同様に第１層目のプラグ７ａ，
７ｂおよびプラグ間シールド層１３の形成を行った後、
図１１に示す工程において、キャパシタＣＡＰａ，ＣＡ
Ｐｂの形成を行う。具体的には、下部電極となる膜、キ
ャパシタ誘電膜および上部電極となる膜を、この順で成
膜した後、この積層膜上にキャパシタ部分を保護するマ
スク層（不図示）を形成して、そのマスク層周囲の積層
膜を上層の膜から順にエッチング除去する。

【００５９】図１２の工程では、第２層間絶縁膜９を堆
積した後、上部電極２２ａ，２２ｂ上に接するプラグ２
３ａ，２３ｂおよび第２層目のプラグ間シールド層２３
ｃを、第１層目のプラグ形成時と同様な方法によって一
括して形成する。

【００６０】その後、図１３に示すように、プラグ２３
ａ，２３ｂおよびプラグ間シールド層２３ｃ上のそれぞ
れに接触させて、読み出しワード線ＲＷＬａ，ＲＷＬｂ
および接地電位の配線ＧＮＤを、たとえばアルミニウム
などから一括して形成する。

【００６１】このように形成されたメモリセルにおい
て、第２層目のプラグ間シールド層２３ｃおよび接地電
位の配線ＧＮＤは、第１，第２実施形態における第１，
第２キャパシタ間シールド層１４，１５と同様な効果を
奏する。また、同様な変形も可能である。このとき、と
くに第３実施形態では、下部電極２０ａ，２０ｂおよび
上部電極２２ａ，２２ｂの膜厚が薄くできるので、その
分、キャパシタ間の結合容量を低減できる利点がある。
なお、第２層目のプラグ間シールド層２３ｃは、第２層
目のプラグ２３ａ，２３ｂと一括して形成できるので、
特別な工程は不要である。

【００６２】変形例 上記第１〜第３実施形態に共通に適用できる他の変形例
を、以下に説明する。

【００６３】図１４および図１５は、シールド層への一
定電圧供給に関する変形例を、第２実施形態に係るメモ
リセル構造を例として示す断面図である。図１４，図１
５に示す変形例では、第１〜第３実施形態におけるトラ
ンジスタ間シールド層１２が省略され、プラグ間シール
ド層１３が半導体基板に達するように形成されている。
このプラグ間シールド層１３が接する半導体基板部分に
は、図１４では、素子分離絶縁層１ｂの下にトランジス
タの不純物領域とは別に不純物領域３０が設けられてい
る。また、図１５では、トランジスタのドレイン不純物
領域５が電源電圧Ｖ_DDの供給線として２セル間で共通に
設けられ、この電源電圧Ｖ_DDの供給線に対しプラグ間シ
ールド層１３が接触している。

【００６４】シールド層ＳＨＬは電位固定されることが
望ましく、接地電位０Ｖで固定する場合は図１４の構成
を、電源電圧Ｖ_DDで固定する場合は図１５の構成を採用
できる。これにより、容易にシールド層ＳＨＬの電位固
定ができる。

【００６５】図１６に示す変形例は、シールド層ＳＨＬ
をキャパシタ間ではなく、キャパシタ電極を含む記憶ノ
ードに電位変動をもたらすような配線層とキャパシタと
の間に配置した場合である。

【００６６】図１６において、キャパシタＣＡＰは第３
層目の層間絶縁膜４３に埋め込まれて形成され、その下
部電極２０と、読み出しトランジスタＴＲのゲート電極
３との間に、下層側から、第１層目のプラグ７，第２層
目の配線層４０および第２層目のプラグ４１が積層され
ている。これらゲート電極３，プラグ７，４１，配線層
４０および下部電極２０によって、記憶ノードが構成さ
れる。この記憶ノードとなる導電層の近くに、たとえば
ビット線または電源電圧Ｖ_DDの供給線など、高い電圧が
印加される配線４２が通っている。本例では、この配線
４２と記憶ノードとなる導電層との間に、図示のような
積層構造のシールド層ＳＨＬが配置されている。この変
形例においても、シールド層ＳＨＬの存在によって記憶
ノードの電位変動が抑止または抑制され、その結果、誤
動作が有効に防止される。

【００６７】

【発明の効果】本発明に係る半導体記憶装置によれば、
シールド層の存在により、セル内あるいは隣接セル内で
電位変化する第１導電層の影響を受けてフローティング
状態にある記憶ノードが電位変動することがなくなる
か、あるいは電位変動幅が小さくなる。このため、当該
記憶ノードにゲートが接続された読み出しトランジスタ
の動作が原因で誤動作が発生することが有効に防止さ
れ、高い動作信頼性を得ることができる。また、本発明
に係る半導体記憶装置の駆動方法では、上記シールド層
を設けた効果に加え、記憶ノードに容量結合する非選択
ワード線を電位固定することでさらに電位変動しにくく
なり、動作信頼性をより高くできる。

【図面の簡単な説明】

【図１】実施形態に係る半導体メモリ装置におけるメモ
リセルアレイの回路図である。

【図２】第１実施形態に係る半導体メモリ装置の隣接す
る２つのメモリセルにおいて、読み出しトランジスタの
形成後の断面図である。

【図３】図２に続く、下部電極形成後の断面図である。

【図４】図３に続く、キャパシタ誘電膜の成膜後の断面
図である。

【図５】図４に続く、シールド開口部の形成後の断面図
である。

【図６】図５に続く、キャパシタ形成後の断面図であ
る。

【図７】第２実施形態に係る半導体メモリ装置の隣接す
る２つのメモリセルにおいて、キャパシタ開口部の形成
後の断面図である。

【図８】図７に続く、第２層目の下部電極の形成後の断
面図である。

【図９】図８に続く、シールド開口部の形成後の断面図
である。

【図１０】図９に続く、キャパシタ形成後の断面図であ
る。

【図１１】第３実施形態に係る半導体メモリ装置の隣接
する２つのメモリセルにおいて、キャパシタ形成後の断
面図である。

【図１２】図１１に続く、第２層目のプラグ形成後の断
面図である。

【図１３】図１２に続く、上層配線の形成後の断面図で
ある。

【図１４】第１変形例を示す断面図である。

【図１５】第２変形例を示す断面図である。

【図１６】第３変形例を示す断面図である。

【図１７】２トランジスタ−１キャパシタ型メモリセル
の回路図である。

【図１８】従来技術の解決課題として、キャパシタ電極
間の容量結合を説明するための図である。

【符号の説明】

１…半導体基板、１ａ…素子分離絶縁層、２…ゲート絶
縁膜、３，３ａ，３ｂ…ゲート電極、４…ソース不純物
領域、５…ドレイン不純物領域（電源電圧の供給線）、
６…第１層間絶縁膜、６ａ，６ｂ…記憶ノード開口部、
６ｃ…シールド開口部、７ａ，７ｂ，２３ａ，２３ｂ，
４１…プラグ…プラグ（第１，第２キャパシタ間シール
ド層）、８，８ａ，８ｂ，８ｃ，８ｄ，２０，２０ａ，
２０ｂ…下部電極（第１電極）、９…第２層間絶縁膜、
１０，２１…キャパシタ誘電膜、１１ａ，１１ｂ，２
２，２２ａ，２２ｂ…上部電極（第２電極）、１２…ト
ランジスタ間シールド層、１３，２３ｃ…プラグ間シー
ルド層、１４…第１キャパシタ間シールド層、１５…第
２キャパシタ間シールド層、３０…不純物領域、４０，
４２…配線層、４３…第３層目の層間絶縁膜、ＭＣ…ゲ
インセル（メモリセル）、ＴＷ…書き込みトランジス
タ、ＴＲ，ＴＲａ，ＴＲｂ…読み出しトランジスタ、Ｃ
ＡＰ，ＣＡＰａ，ＣＡＰｂ…キャパシタ、ＷＷＬ１等…
書き込みワード線、ＲＷＬ１等…読み出しワード線、Ｂ
Ｌ１等…ビット線、ＳＮ…記憶ノード、ＳＨＬ…シール
ド層、ＧＮＤ…接地電位の配線、Ｖ_DD…電源電圧。

Claims (20)

【特許請求の範囲】
1. 【請求項１】ビット線と記憶ノードとの間に接続された
   書き込みトランジスタと、電源電圧の供給線とビット線
   との間に接続され、制御電極が上記記憶ノードに接続さ
   れた読み出しトランジスタと、上記記憶ノードとワード
   線との間に接続されたキャパシタとを有するメモリセル
   が複数、行列状に配置された半導体記憶装置であって、 駆動信号に基づいて電位変動する第１導電層と、上記記
   憶ノードとなる第２導電層との間に、導電材料からなる
   シールド層が配置されている半導体記憶装置。
2. 【請求項２】上記第１および第２導電層は、上記キャパ
   シタの第１電極を含み、 上記シールド層は、上記キャパシタの第１電極間に形成
   された第１キャパシタ間シールド層を含む請求項１に記
   載の半導体記憶装置。
3. 【請求項３】上記第１および第２導電層は、上記キャパ
   シタの第１電極、当該第１電極に接続されたプラグを含
   み、 上記シールド層は、上記キャパシタの第１電極間に形成
   された第１キャパシタ間シールド層、上記プラグ間に形
   成されたプラグ間シールド層を含む請求項１に記載の半
   導体記憶装置。
4. 【請求項４】上記第１および第２導電層は、上記キャパ
   シタの第１電極、当該第１電極に接続されたプラグ、当
   該プラグに接続された読み出しトランジスタの制御電極
   を含み、 上記シールド層は、上記キャパシタの第１電極間に形成
   された第１キャパシタ間シールド層、上記プラグ間に形
   成されたプラグ間シールド層、上記制御電極間に形成さ
   れたトランジスタ間シールド層を含む請求項１に記載の
   半導体記憶装置。
5. 【請求項５】上記第２導電層は、上記キャパシタの第１
   電極を含み、 上記第１導電層は、隣接するメモリセルの上記キャパシ
   タの第２電極であり、 上記シールド層は、上記キャパシタの第１電極間に形成
   された第１キャパシタ間シールド層、上記第２電極間に
   形成された第２キャパシタ間シールド層を含む請求項１
   に記載の半導体記憶装置。
6. 【請求項６】上記第１導電層は上記ビット線である請求
   項１に記載の半導体記憶装置。
7. 【請求項７】上記第１導電層は上記書き込みトランジス
   タの制御線である請求項１に記載の半導体記憶装置。
8. 【請求項８】上記キャパシタの第２電極が、メモリセル
   アレイ内で一方方向に配線された上記ワード線を兼用
   し、 当該ワード線間のスペース側に、上記シールド層が配置
   されている請求項１に記載の半導体記憶装置。
9. 【請求項９】上記シールド層は、上記ワード線と並行し
   セル間を一方方向に貫いたストライプ形状を有する請求
   項８に記載の半導体記憶装置。
10. 【請求項１０】上記シールド層は、上記ワード線のスペ
    ース側で、セル境界辺ごとに分離して形成されている請
    求項８に記載の半導体記憶装置。
11. 【請求項１１】上記セル境界辺ごとに分離して形成され
    たシールド層同士を接続する接続配線層をさらに有する
    請求項１０に記載の半導体記憶装置。
12. 【請求項１２】上記接続配線層が、半導体基板内または
    基板に支持された半導体層内に形成された不純物領域か
    らなる請求項１１に記載の半導体記憶装置。
13. 【請求項１３】上記不純物領域は、上記電源電圧の供給
    線を兼用する請求項１２に記載の半導体記憶装置。
14. 【請求項１４】上記シールド層は、上記電源電圧の供給
    線に接続されている請求項１に記載の半導体記憶装置。
15. 【請求項１５】ビット線と記憶ノードとの間に接続され
    た書き込みトランジスタと、電源電圧の供給線とビット
    線との間に接続され、制御電極が上記記憶ノードに接続
    された読み出しトランジスタと、上記記憶ノードとワー
    ド線との間に接続されたキャパシタとを有するメモリセ
    ルが複数、行列状に配置された半導体記憶装置であっ
    て、 駆動信号に基づいて電位変動する第１導電層と、上記記
    憶ノードとなる導電層に対し誘電膜を挟んで容量結合し
    ている第２導電層との間に、導電材料からなるシールド
    層が配置されている半導体記憶装置。
16. 【請求項１６】上記記憶ノードとなる導電層は、上記キ
    ャパシタの第１電極を含み、 上記キャパシタの第２電極が、メモリセルアレイ内で一
    方方向に配線された上記ワード線を兼用し、 上記第１導電層は、アクセス対象のメモリセルが接続さ
    れた選択ワード線であり、 上記第２導電層は、上記選択ワード線に隣り合う非選択
    ワード線であり、 上記シールド層に、ワード線間に形成されたキャパシタ
    間シールド層を含む請求項１５に記載の半導体記憶装
    置。
17. 【請求項１７】上記記憶ノードとなる導電層は、上記キ
    ャパシタの第１電極を含み、 上記第１導電層は、アクセス対象のメモリセルが接続さ
    れた選択ワード線、当該選択ワード線上に接続されたプ
    ラグを含み、 上記第２導電層は、上記選択ワード線に隣り合う非選択
    ワード線、当該非選択ワード線上に接続されたプラグを
    含み、 上記シールド層に、ワード線間に形成されたキャパシタ
    間シールド層、上記プラグ間に接続されたプラグ間シー
    ルド層を含む請求項１５に記載の半導体記憶装置。
18. 【請求項１８】上記記憶ノードとなる導電層は、上記キ
    ャパシタの第１電極を含み、 上記第１導電層は、アクセス対象のメモリセルが接続さ
    れた選択ワード線、当該選択ワード線上に接続されたプ
    ラグ、当該プラグ上に接続された配線層を含み、 上記第２導電層は、上記選択ワード線に隣り合う非選択
    ワード線、当該非選択ワード線上に接続されたプラグ、
    当該プラグ上に接続された配線層を含み、 上記シールド層に、ワード線間に形成されたキャパシタ
    間シールド層、上記プラグ間に接続されたプラグ間シー
    ルド層、上記配線層間に接続された配線間シールド層を
    含む請求項１５に記載の半導体記憶装置。
19. 【請求項１９】メモリセルが、メモリセルアレイ内に行
    列状に複数配列され、 複数のワード線それぞれに、複数の上記メモリセルが接
    続され、 各メモリセル内に、ビット線と記憶ノードとの間に接続
    された書き込みトランジスタと、電源電圧の供給線とビ
    ット線との間に接続され、制御電極が上記記憶ノードに
    接続された読み出しトランジスタと、上記記憶ノードと
    上記ワード線との間に接続されたキャパシタとを有し、 隣接するメモリセルのキャパシタ間に、導電材料からな
    るシールド層が配置されている半導体記憶装置の駆動方
    法であって、 書き込みまたは読み出し時に、アクセス対象のメモリセ
    ルが接続された選択ワード線に隣接する非選択ワード線
    を、一定電位で保持する半導体記憶装置の駆動方法。
20. 【請求項２０】上記一定電位は、接地電位である請求項
    １９に記載の半導体記憶装置の駆動方法。