JPS6127684A - 接合ゲ−ト型電界効果トランジスタ - Google Patents
接合ゲ−ト型電界効果トランジスタInfo
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- JPS6127684A JPS6127684A JP14904284A JP14904284A JPS6127684A JP S6127684 A JPS6127684 A JP S6127684A JP 14904284 A JP14904284 A JP 14904284A JP 14904284 A JP14904284 A JP 14904284A JP S6127684 A JPS6127684 A JP S6127684A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板と、この半導体基板に形成されて
いるチャネル領域と、このチャネル領域とｐｎ接合を形
成しているゲート領域とをそれぞれ具備する接合ゲート
型電界効果トランジスタに関する。
いるチャネル領域と、このチャネル領域とｐｎ接合を形
成しているゲート領域とをそれぞれ具備する接合ゲート
型電界効果トランジスタに関する。
従来の技術
従来、Ｇａ’Ａｓ Ｉ Ｃを構成する能動素子として
、例えば第５図に示すような接合ゲート型電界効果トラ
ンジスタ（以下Ｊ−ＦＥＴと称する）が用いられている
。この第５図に示すＪ−ＦＥＴにおいては、半絶縁性の
ＧａＡｓ基板】にｎ型のチャネル領域２が形成され、こ
のチャネル領域２中にはＧａＡＳ基板１上に形成されて
いる５ｉＪ４膜３の開口３ａに対応してｐ゛型のゲート
領域４が形成されている。またこのゲートＷ域４上には
、上記開口３ａを通じて電極５が形成されている。この
第５図に示すＪ−ＦＥＴにおいては、ｐ４型のグー）６
Ｎ域４とｎ型のチャネル領域２とで形成されるｐｎ接合
６の近傍に生じる空乏層７の広がりを電極５に印加する
電圧により制御することによってドレイン電流を変ａｔ
！、１するようになっ−ζいる。
、例えば第５図に示すような接合ゲート型電界効果トラ
ンジスタ（以下Ｊ−ＦＥＴと称する）が用いられている
。この第５図に示すＪ−ＦＥＴにおいては、半絶縁性の
ＧａＡｓ基板】にｎ型のチャネル領域２が形成され、こ
のチャネル領域２中にはＧａＡＳ基板１上に形成されて
いる５ｉＪ４膜３の開口３ａに対応してｐ゛型のゲート
領域４が形成されている。またこのゲートＷ域４上には
、上記開口３ａを通じて電極５が形成されている。この
第５図に示すＪ−ＦＥＴにおいては、ｐ４型のグー）６
Ｎ域４とｎ型のチャネル領域２とで形成されるｐｎ接合
６の近傍に生じる空乏層７の広がりを電極５に印加する
電圧により制御することによってドレイン電流を変ａｔ
！、１するようになっ−ζいる。
上述の第５図に示ずＪ−ＦＥＴのゲート領域４は、通常
５ｉＪＪ］Ｐ３の開口３ａを通してＧａＡｓ基板１にＺ
ｎ、 ｈ、 ８０等のｐ型不純物を拡散法またはイオン
注入法によりトープすることによって形成されている。
５ｉＪＪ］Ｐ３の開口３ａを通してＧａＡｓ基板１にＺ
ｎ、 ｈ、 ８０等のｐ型不純物を拡散法またはイオン
注入法によりトープすることによって形成されている。
このうち特に拡散法によりゲート領域４を形成する場合
には、Ｊ−ＦＥＴのしきい値電圧ＶＴの制御をより高精
度に行うため、チャネル領域２を形成するためのＳｉ等
のｎ型不純物のイオン注入は比較的深［１（例えば加速
エネルギー］３０ＫｅＶ程度でイオン注入を行う）に行
われている。
には、Ｊ−ＦＥＴのしきい値電圧ＶＴの制御をより高精
度に行うため、チャネル領域２を形成するためのＳｉ等
のｎ型不純物のイオン注入は比較的深［１（例えば加速
エネルギー］３０ＫｅＶ程度でイオン注入を行う）に行
われている。
このためｐｎ接合６の下方のチャネル領域２の厚さをあ
まり薄くすることができないので、Ｊ−ＦＥＴのトラン
ス・コンダクタンスｇｍを十分に大きくするのがＩｔシ
いという欠点があった。
まり薄くすることができないので、Ｊ−ＦＥＴのトラン
ス・コンダクタンスｇｍを十分に大きくするのがＩｔシ
いという欠点があった。
上述のｇｍは、チャネル領域２を形成するためのｎ型不
純物のドーズ量を高く （例えばドーズ量４、ＯＸｌ０
１２ｃｍ−２）すれは同一・の■１で比較した時のｐｎ
接合６の下方のチャネル領域２の厚さを薄くすることが
できるので、ある程門大きくすることが可能である。と
ころが、この場合にはＶ。の制御が難しくなるばかりで
なく、ゲート領域４の側壁部の接合容量が増加するため
、ｇｌを増大させた効果がＡＣ特性に現れないおそれが
ある。またチャネル領域２中のｎ型不純物のプロファイ
ルをシャープにしてｇｍを増大させようとする場合には
、チャネル領域２を形成するためのｎ型不純物のイオン
化Ｊ５の加速エネルギーを低くすると共に、このイオン
注入後に行う不純物の活性化のためのアニールの時間を
短くする必要があるが、この場合にはｖＴの制御が極め
て困難である。
純物のドーズ量を高く （例えばドーズ量４、ＯＸｌ０
１２ｃｍ−２）すれは同一・の■１で比較した時のｐｎ
接合６の下方のチャネル領域２の厚さを薄くすることが
できるので、ある程門大きくすることが可能である。と
ころが、この場合にはＶ。の制御が難しくなるばかりで
なく、ゲート領域４の側壁部の接合容量が増加するため
、ｇｌを増大させた効果がＡＣ特性に現れないおそれが
ある。またチャネル領域２中のｎ型不純物のプロファイ
ルをシャープにしてｇｍを増大させようとする場合には
、チャネル領域２を形成するためのｎ型不純物のイオン
化Ｊ５の加速エネルギーを低くすると共に、このイオン
注入後に行う不純物の活性化のためのアニールの時間を
短くする必要があるが、この場合にはｖＴの制御が極め
て困難である。
発明が解決しようとする問題点
本発明は、上述の間１趙にかんがみ、従来のＪ−ＦＥＴ
が有する１−述のような欠点を是正した接合ケート型電
界効果トランジスタを提供することを目的と゛づる。
が有する１−述のような欠点を是正した接合ケート型電
界効果トランジスタを提供することを目的と゛づる。
問題点を解決するための手段
本発明Ｇ、二係る接合ケート型電界効果トランジスタは
、半勇一体基板（例えば半絶縁性のＧａＡｓ基板１）と
、この半導体基板に形成されているチャネル領域（例え
はｒｌ型のチャネルＷ域２）と、このチャネル領域、と
ｌ） ｎ 、Ｉ’ｕ合を形成しているゲート領域（例工
ｌ；ｆ ｐ ’型のケート領域４）とをそれぞれ具備す
る接合デー１〜型電界効果トランジスタにおいて、上記
゛１乙勇体基板上に形成されている半導体層（例えばｐ
゛型のＧａＡｓ層）により上記ゲート領域を構成してい
る。
、半勇一体基板（例えば半絶縁性のＧａＡｓ基板１）と
、この半導体基板に形成されているチャネル領域（例え
はｒｌ型のチャネルＷ域２）と、このチャネル領域、と
ｌ） ｎ 、Ｉ’ｕ合を形成しているゲート領域（例工
ｌ；ｆ ｐ ’型のケート領域４）とをそれぞれ具備す
る接合デー１〜型電界効果トランジスタにおいて、上記
゛１乙勇体基板上に形成されている半導体層（例えばｐ
゛型のＧａＡｓ層）により上記ゲート領域を構成してい
る。
作用
このように構成することによって、トランス・コンダク
タンスｇ０を大きくすることが可能であると共に、ゲー
ト領域の側壁部の接合容量がなくなるので高速動作が可
能である。
タンスｇ０を大きくすることが可能であると共に、ゲー
ト領域の側壁部の接合容量がなくなるので高速動作が可
能である。
実施例
以下本発明に係る接合ゲート型電界効果トランジスタの
実施例を図面を参照しながら説明する。
実施例を図面を参照しながら説明する。
第１図は本発明の第１実施例によるＪ −ＦＥ Ｔを示
す断面図である。この、Ｊ −Ｆ Ｅ Ｔにおいては、
まず半絶縁性のＧａＡｓ基板１にＳｉ、 Ｓｅ等のｎ型
不純物を比較的低いエネルギーでかつ比較的高いドーズ
量（例えば加速エネルギ″−５０ＫｅＶ、ドーズ量１．
９ ＸＩＯ”ｃｍ−”）の条件でイオン注入し、次いで
アニールを行うことにより、シャープな不純物プロファ
イルを有しかつ浅いｎ型のチャネル領域２を形成する。
す断面図である。この、Ｊ −Ｆ Ｅ Ｔにおいては、
まず半絶縁性のＧａＡｓ基板１にＳｉ、 Ｓｅ等のｎ型
不純物を比較的低いエネルギーでかつ比較的高いドーズ
量（例えば加速エネルギ″−５０ＫｅＶ、ドーズ量１．
９ ＸＩＯ”ｃｍ−”）の条件でイオン注入し、次いで
アニールを行うことにより、シャープな不純物プロファ
イルを有しかつ浅いｎ型のチャネル領域２を形成する。
次にＧ ａ Ａ ｓ基板１の全面にＭＯＣＶＤ法、ＭＢ
Ｅ法等により例えば不純物深度が１×１０１９ｃｍ−’
で膜厚が１０００〜３０００八程度のｐ゛型のＧａＡｓ
層を形成し、次いでこのｂａＡｓ層上に例えばスパッタ
法によりＷ Ｓ ｉ層を形成した後、これらのＧａＡｓ
層及びＷ Ｓ ｉ層を反応性イオンエツチング（ＲＩＥ
）等によりＧ、ｌＡｓ基板基板表面と垂直な方向に順次
異方性エツチングを行って、ｐ゛型の ＧａＡｓ層から
成るゲート領域４及びＷ Ｓ ｉ層から成る電極５をそ
れぞれ形成する。次に例えばＣＶＤ法により全面に５ｉ
Ｊ−膜（またはＳｉＯ□膜）を被着形成し、次いで上述
と同様なＲＩＢにより上記ｓｉ、Ｎ４膜３を形成する。
Ｅ法等により例えば不純物深度が１×１０１９ｃｍ−’
で膜厚が１０００〜３０００八程度のｐ゛型のＧａＡｓ
層を形成し、次いでこのｂａＡｓ層上に例えばスパッタ
法によりＷ Ｓ ｉ層を形成した後、これらのＧａＡｓ
層及びＷ Ｓ ｉ層を反応性イオンエツチング（ＲＩＥ
）等によりＧ、ｌＡｓ基板基板表面と垂直な方向に順次
異方性エツチングを行って、ｐ゛型の ＧａＡｓ層から
成るゲート領域４及びＷ Ｓ ｉ層から成る電極５をそ
れぞれ形成する。次に例えばＣＶＤ法により全面に５ｉ
Ｊ−膜（またはＳｉＯ□膜）を被着形成し、次いで上述
と同様なＲＩＢにより上記ｓｉ、Ｎ４膜３を形成する。
この後、全面にＡｕ−Ｇｅ合金膜及びＮ】膜を順次被着
形成し、次いでこのＮｉ膜上にフォトレジストを〈裏布
し７た後、上述と同様なＲＩＥにより異方性エツチング
を行ってＡｕＧｅ／Ｎｉ膜から成るソース電極８及びト
レイン電極９を形成する。
形成し、次いでこのＮｉ膜上にフォトレジストを〈裏布
し７た後、上述と同様なＲＩＥにより異方性エツチング
を行ってＡｕＧｅ／Ｎｉ膜から成るソース電極８及びト
レイン電極９を形成する。
上述の第１実施例によるＪ−ＦＥＴにおいては、ゲート
領域４がＧ ａ Ａ ｓ基板１上に形成されているので
、次のような利点がある。ずなわら、ゲート領域４が第
５図に示す従来のＪ−ＦＥＴのようにＧａＡｓ基板１中
に形成されておらず、ＧａＡｓ基板１上に形成されてい
るので、第１図に示すようにチャネル領域２の１７さを
従来に比べて極めて小さくすることができ、このためｇ
ｏを従来に比べて極めて大きくすることができる。また
ゲート領域４がＧａＡｓ基板１上に形成されているので
、第４図に示すように、空乏層７はＧａＡｓ基板１の表
面近傍にのみ形成され、このため第５図に示す従来のＪ
−ＦＢ、Ｔのようにゲート領域４の側壁に形成される空
乏層７ａによる接合容量がセロとなっている。従って、
ｐｎ接合６の接合容量を従来に比べて極めて小さくする
ことができるので、上述のようなｇ、増大の効果がＡＣ
特性に十分に現れ、このためＪ−ＦＥＴの高速動作が可
能である。
領域４がＧ ａ Ａ ｓ基板１上に形成されているので
、次のような利点がある。ずなわら、ゲート領域４が第
５図に示す従来のＪ−ＦＥＴのようにＧａＡｓ基板１中
に形成されておらず、ＧａＡｓ基板１上に形成されてい
るので、第１図に示すようにチャネル領域２の１７さを
従来に比べて極めて小さくすることができ、このためｇ
ｏを従来に比べて極めて大きくすることができる。また
ゲート領域４がＧａＡｓ基板１上に形成されているので
、第４図に示すように、空乏層７はＧａＡｓ基板１の表
面近傍にのみ形成され、このため第５図に示す従来のＪ
−ＦＢ、Ｔのようにゲート領域４の側壁に形成される空
乏層７ａによる接合容量がセロとなっている。従って、
ｐｎ接合６の接合容量を従来に比べて極めて小さくする
ことができるので、上述のようなｇ、増大の効果がＡＣ
特性に十分に現れ、このためＪ−ＦＥＴの高速動作が可
能である。
第１図に示ずＪ−ＦＥＴて得られるｇ、の値の具体例を
挙げれば、第５図に示す従来の、１−ＦＥＴでは、チャ
ネル領域２を形成するためのイオン注入条件を１３０Ｋ
ｅＶ 、４．ＯＸ１０１２ｃｍ−２、ソース−ゲート間
抵抗Ｒｓ、ゲート−トル１４７間抵抗Ｒｄをそれぞれ９
０Ω（ただしゲート幅Ｗｃ−１０μｍ）、ｐｎ接合６の
深さを１２００人程度とした場合、ｇｌｌｌは１８０＋
ｎＳ／ ｍ程度であるのに対して、第１図に示す第１実
施例によるＪ−ＦＥＴでは、チャネル領域２を形成する
ためのイオン注入条件を既述のように５０ ＫｅＶ 、
１，９ Ｘ１０１２ｃｍ−”、Ｒｓ、 Ｒｄをそれぞれ
３０Ω、ｐｎ接合６の深さを０人とした場合、２８０ｍ
５／ｍｍ程度の極めて大きいｇｍを得ることができる。
挙げれば、第５図に示す従来の、１−ＦＥＴでは、チャ
ネル領域２を形成するためのイオン注入条件を１３０Ｋ
ｅＶ 、４．ＯＸ１０１２ｃｍ−２、ソース−ゲート間
抵抗Ｒｓ、ゲート−トル１４７間抵抗Ｒｄをそれぞれ９
０Ω（ただしゲート幅Ｗｃ−１０μｍ）、ｐｎ接合６の
深さを１２００人程度とした場合、ｇｌｌｌは１８０＋
ｎＳ／ ｍ程度であるのに対して、第１図に示す第１実
施例によるＪ−ＦＥＴでは、チャネル領域２を形成する
ためのイオン注入条件を既述のように５０ ＫｅＶ 、
１，９ Ｘ１０１２ｃｍ−”、Ｒｓ、 Ｒｄをそれぞれ
３０Ω、ｐｎ接合６の深さを０人とした場合、２８０ｍ
５／ｍｍ程度の極めて大きいｇｍを得ることができる。
なお上述のｇｌｌの値は、■Ｔ〜Ｏｖに対する値である
。またゲート長し、は、第５図に示す従来のＪ−ＦＥＴ
では１．２μｍ、第１図に示す第１実施例によるＪ−Ｆ
ＥＴでは１．０μｍである。
。またゲート長し、は、第５図に示す従来のＪ−ＦＥＴ
では１．２μｍ、第１図に示す第１実施例によるＪ−Ｆ
ＥＴでは１．０μｍである。
まな上述の第１実施例によるＪ−ＦＥＴによれば、Ｇａ
Ａｓ５板１上に形成されたｐ“型のＧａＡｓ層をＲＴＥ
によりエツチングすることによりゲート領域４を形成し
ているため、ゲート長Ｌｃをサブミクロン程度に微細化
することが可能であり、従って短チヤネル化が可能であ
る。−例を挙げれば、ＬＧ ＝０．７ μｍ程度にする
ことが可能であり、この場合にはチャネル領域２を形成
するためのイオン注入条件を上述と同様に５０ＫｅＶ
、 １．９ Ｘ１０１２ｃｍ−”、Ｒｓ、 Ｒｄをそれ
ぞれ３０Ω（ただしＷＧ−１０μｍ）とすると、■Ｔ〜
Ｏｖに対し７ ｇ ｍ ’＝ ３８０ｍＳ／＋ｎを得る
ことが可能である。このｇ、ｈの値は、第５図に示ず従
来のＪ−ＦＥＴで得られるｇイの典型的な値である３８
０ｍ５／ｍｍに比べて２倍以上であり、極めて大きい値
である。
Ａｓ５板１上に形成されたｐ“型のＧａＡｓ層をＲＴＥ
によりエツチングすることによりゲート領域４を形成し
ているため、ゲート長Ｌｃをサブミクロン程度に微細化
することが可能であり、従って短チヤネル化が可能であ
る。−例を挙げれば、ＬＧ ＝０．７ μｍ程度にする
ことが可能であり、この場合にはチャネル領域２を形成
するためのイオン注入条件を上述と同様に５０ＫｅＶ
、 １．９ Ｘ１０１２ｃｍ−”、Ｒｓ、 Ｒｄをそれ
ぞれ３０Ω（ただしＷＧ−１０μｍ）とすると、■Ｔ〜
Ｏｖに対し７ ｇ ｍ ’＝ ３８０ｍＳ／＋ｎを得る
ことが可能である。このｇ、ｈの値は、第５図に示ず従
来のＪ−ＦＥＴで得られるｇイの典型的な値である３８
０ｍ５／ｍｍに比べて２倍以上であり、極めて大きい値
である。
さらに上述の第１実施例によれば、グーＨ，Ｉ域４及び
電極５の側壁に形成されたＳｉ、、Ｎ４膜３の厚さだけ
離れた位置にソース電極８及びドレイン電極９をセルフ
ァラインで形成することができる。
電極５の側壁に形成されたＳｉ、、Ｎ４膜３の厚さだけ
離れた位置にソース電極８及びドレイン電極９をセルフ
ァラインで形成することができる。
またゲートｆ＋Ｊｆ域４とソース電極８及びドレイン電
極９とが５ｉＪ４膜３で絶縁されているので、この５ｉ
３Ｎｓ膜３の厚さを十分に小さく選ぶことによってソー
ス電極８及びドレイン電極９とゲート領域４との間隔を
極め°ζ小さくすることができ、従ってこれによっても
短チヤネル化が可能である。
極９とが５ｉＪ４膜３で絶縁されているので、この５ｉ
３Ｎｓ膜３の厚さを十分に小さく選ぶことによってソー
ス電極８及びドレイン電極９とゲート領域４との間隔を
極め°ζ小さくすることができ、従ってこれによっても
短チヤネル化が可能である。
次に本発明の第２実施例につき第２図を参照して説明す
る。この第２図に示す第２実施例によるＪ−ＦＥＴにお
いては、まず半絶縁性のＧａＡｓ基板ｌに第１実施例履
同様にｎ型のチャネル領域２を形成する。次にＧａＡｓ
１板１上にダミーゲート（図示せず）を形成し、ついで
このダミーゲートをマスクとしてｎ型不純物をＧａＡｓ
１板１に高濃度にイオン注入した後、所定のアニールを
行ってｎ４型のソース領域１０及びドレイン領域１１を
形成する。次に全面に５ｉＪ４膜を被着形成し、次いで
このＳｉ：＋Ｎ４膜の所定部分をエツチング除去して所
定形状のＳｉ＋＋ＮＪＩＫ３を形成した後、第１実施例
と同様にＡｕＧｅ／Ｎｉ ＩＩりから成るソース電極８
及びドレイン電極９を形成する。次に上記ダミーゲート
をエツチング除去した後、第１実施例と同様にして全面
にｐ゛型のＧａＡｓ層及びＷ Ｓ ｉ層を順次形成し、
次いでこれらのＧａＡｓ層及びＷ Ｓ ｉ層をＲＩＥに
より順次エツチング除去して、所定形状のｐ゛型ＧａＡ
ｓ層から成るゲート領域４及び電極５を形成する。
る。この第２図に示す第２実施例によるＪ−ＦＥＴにお
いては、まず半絶縁性のＧａＡｓ基板ｌに第１実施例履
同様にｎ型のチャネル領域２を形成する。次にＧａＡｓ
１板１上にダミーゲート（図示せず）を形成し、ついで
このダミーゲートをマスクとしてｎ型不純物をＧａＡｓ
１板１に高濃度にイオン注入した後、所定のアニールを
行ってｎ４型のソース領域１０及びドレイン領域１１を
形成する。次に全面に５ｉＪ４膜を被着形成し、次いで
このＳｉ：＋Ｎ４膜の所定部分をエツチング除去して所
定形状のＳｉ＋＋ＮＪＩＫ３を形成した後、第１実施例
と同様にＡｕＧｅ／Ｎｉ ＩＩりから成るソース電極８
及びドレイン電極９を形成する。次に上記ダミーゲート
をエツチング除去した後、第１実施例と同様にして全面
にｐ゛型のＧａＡｓ層及びＷ Ｓ ｉ層を順次形成し、
次いでこれらのＧａＡｓ層及びＷ Ｓ ｉ層をＲＩＥに
より順次エツチング除去して、所定形状のｐ゛型ＧａＡ
ｓ層から成るゲート領域４及び電極５を形成する。
次に本発明の第３実施例につき第３図を参照して説明す
る。この第３図に示す第３実施例によるＪ−ＦＥＴにお
いては、まず第１実施例及び第２実施例と同様に半絶縁
性のＧａＡＪ板１にｎ型のチャネル領域２を形成し、次
いで全面にｐ゛型のＧａＡｓ層及びＷ Ｓ ｉ Ｎを形
成した後、このＷ Ｓ ｉ層の所定部分をＲＩＥにより
エツチング除去して所定形状の電極５を形成する。次に
この電極５をマスクとして上記ＧａＡｓ層をサイドエツ
チングして電極５よりも幅の狭いゲート領域４を形成し
、次いで上記電極５をマスクとしてＧａＡｓＪ５板１に
ｎ型不純物を高濃度にイオン注入した後、所定のアニー
ルを行ってｎ゛型のソース領域１０及びドレイン領域１
１を形成する。次に全面に５ｉＪａ膜を被着形成し、次
いでこの５１３Ｎ４膜の所定部分をエツチング除去して
所定形状の５ｉ３Ｎａ膜３を形成した後、第１及び第２
実施例と同様に＾ｕＧｅ／Ｎｉ膜から成るソース電極８
及びドレイン電極９を形成する。
る。この第３図に示す第３実施例によるＪ−ＦＥＴにお
いては、まず第１実施例及び第２実施例と同様に半絶縁
性のＧａＡＪ板１にｎ型のチャネル領域２を形成し、次
いで全面にｐ゛型のＧａＡｓ層及びＷ Ｓ ｉ Ｎを形
成した後、このＷ Ｓ ｉ層の所定部分をＲＩＥにより
エツチング除去して所定形状の電極５を形成する。次に
この電極５をマスクとして上記ＧａＡｓ層をサイドエツ
チングして電極５よりも幅の狭いゲート領域４を形成し
、次いで上記電極５をマスクとしてＧａＡｓＪ５板１に
ｎ型不純物を高濃度にイオン注入した後、所定のアニー
ルを行ってｎ゛型のソース領域１０及びドレイン領域１
１を形成する。次に全面に５ｉＪａ膜を被着形成し、次
いでこの５１３Ｎ４膜の所定部分をエツチング除去して
所定形状の５ｉ３Ｎａ膜３を形成した後、第１及び第２
実施例と同様に＾ｕＧｅ／Ｎｉ膜から成るソース電極８
及びドレイン電極９を形成する。
上述の第２及び第３実施例によるＪ−ＦＥＴによれば、
既述の第１実施例と同様な利点の他、ゲート領域４に対
してソース領域１０及びドレイン領域１１をセルファラ
インで形成することができるためＲｓ、 Ｒｄを極めて
小さくすることが可能であるという利点がある。
既述の第１実施例と同様な利点の他、ゲート領域４に対
してソース領域１０及びドレイン領域１１をセルファラ
インで形成することができるためＲｓ、 Ｒｄを極めて
小さくすることが可能であるという利点がある。
本発明は上述の第１〜第３実施例に限定されるものでは
なく、本発明の技術的思想に基づく種々の変形が可能で
ある。例えば、上述の３つの実施例で用いた数値、材質
、専電型等璧必要に応じて変更することが可能である。
なく、本発明の技術的思想に基づく種々の変形が可能で
ある。例えば、上述の３つの実施例で用いた数値、材質
、専電型等璧必要に応じて変更することが可能である。
また上述の実施例で述べた製造方法吉は異なる方法によ
りＪ−ＦＥＴを製造するごとも可能である。
りＪ−ＦＥＴを製造するごとも可能である。
発明の効果
本発明に係る接合グーＩ〜型電界効果トランジスタによ
れば、半勇体基板上に形成されている半導体層によりり
−１−領域を構成しているので、チャネル領域を浅（す
ることが可能であり、このためトランス・コンダクタン
スｇ１を大きくすることが可能であると共に、ゲート領
域の側壁部の接合容量がないのでｐｎ接合の接合容量が
極めて小さく、従っ−（高速動作か可能である。
れば、半勇体基板上に形成されている半導体層によりり
−１−領域を構成しているので、チャネル領域を浅（す
ることが可能であり、このためトランス・コンダクタン
スｇ１を大きくすることが可能であると共に、ゲート領
域の側壁部の接合容量がないのでｐｎ接合の接合容量が
極めて小さく、従っ−（高速動作か可能である。
第１図〜第３図はそれぞれ本発明に係る接合ゲート型電
界効果トランジスタの第１〜第３実施例を示す断面図、
第４図は第１図に示す接合ゲート型電界効果トランジス
タのゲート領域付近の断面図、第５図は従来の接合ゲー
ト型電界効果トランジスタを示す断面し１である。
界効果トランジスタの第１〜第３実施例を示す断面図、
第４図は第１図に示す接合ゲート型電界効果トランジス
タのゲート領域付近の断面図、第５図は従来の接合ゲー
ト型電界効果トランジスタを示す断面し１である。
Claims (1)
- 半導体基板と、この半導体基板に形成されているチャ
ネル領域と、このチャネル領域とｐｎ接合を形成してい
るゲート領域とをそれぞれ具備する接合ゲート型電界効
果トランジスタにおいて、上記半導体基板上に形成され
ている半導体層により上記ゲート領域を構成したことを
特徴とする接合ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14904284A JPS6127684A (ja) | 1984-07-18 | 1984-07-18 | 接合ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14904284A JPS6127684A (ja) | 1984-07-18 | 1984-07-18 | 接合ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6127684A true JPS6127684A (ja) | 1986-02-07 |
Family
ID=15466375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14904284A Pending JPS6127684A (ja) | 1984-07-18 | 1984-07-18 | 接合ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-07-18 JP JP14904284A patent/JPS6127684A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
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