JPS6127684A - 接合ゲ−ト型電界効果トランジスタ - Google Patents
接合ゲ−ト型電界効果トランジスタInfo
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- JPS6127684A JPS6127684A JP14904284A JP14904284A JPS6127684A JP S6127684 A JPS6127684 A JP S6127684A JP 14904284 A JP14904284 A JP 14904284A JP 14904284 A JP14904284 A JP 14904284A JP S6127684 A JPS6127684 A JP S6127684A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板と、この半導体基板に形成されて
いるチャネル領域と、このチャネル領域とpn接合を形
成しているゲート領域とをそれぞれ具備する接合ゲート
型電界効果トランジスタに関する。
いるチャネル領域と、このチャネル領域とpn接合を形
成しているゲート領域とをそれぞれ具備する接合ゲート
型電界効果トランジスタに関する。
従来の技術
従来、Ga’As I Cを構成する能動素子として
、例えば第5図に示すような接合ゲート型電界効果トラ
ンジスタ(以下J−FETと称する)が用いられている
。この第5図に示すJ−FETにおいては、半絶縁性の
GaAs基板】にn型のチャネル領域2が形成され、こ
のチャネル領域2中にはGaAS基板1上に形成されて
いる5iJ4膜3の開口3aに対応してp゛型のゲート
領域4が形成されている。またこのゲートW域4上には
、上記開口3aを通じて電極5が形成されている。この
第5図に示すJ−FETにおいては、p4型のグー)6
N域4とn型のチャネル領域2とで形成されるpn接合
6の近傍に生じる空乏層7の広がりを電極5に印加する
電圧により制御することによってドレイン電流を変at
!、1するようになっ−ζいる。
、例えば第5図に示すような接合ゲート型電界効果トラ
ンジスタ(以下J−FETと称する)が用いられている
。この第5図に示すJ−FETにおいては、半絶縁性の
GaAs基板】にn型のチャネル領域2が形成され、こ
のチャネル領域2中にはGaAS基板1上に形成されて
いる5iJ4膜3の開口3aに対応してp゛型のゲート
領域4が形成されている。またこのゲートW域4上には
、上記開口3aを通じて電極5が形成されている。この
第5図に示すJ−FETにおいては、p4型のグー)6
N域4とn型のチャネル領域2とで形成されるpn接合
6の近傍に生じる空乏層7の広がりを電極5に印加する
電圧により制御することによってドレイン電流を変at
!、1するようになっ−ζいる。
上述の第5図に示ずJ−FETのゲート領域4は、通常
5iJJ]P3の開口3aを通してGaAs基板1にZ
n、 h、 80等のp型不純物を拡散法またはイオン
注入法によりトープすることによって形成されている。
5iJJ]P3の開口3aを通してGaAs基板1にZ
n、 h、 80等のp型不純物を拡散法またはイオン
注入法によりトープすることによって形成されている。
このうち特に拡散法によりゲート領域4を形成する場合
には、J−FETのしきい値電圧VTの制御をより高精
度に行うため、チャネル領域2を形成するためのSi等
のn型不純物のイオン注入は比較的深[1(例えば加速
エネルギー]30KeV程度でイオン注入を行う)に行
われている。
には、J−FETのしきい値電圧VTの制御をより高精
度に行うため、チャネル領域2を形成するためのSi等
のn型不純物のイオン注入は比較的深[1(例えば加速
エネルギー]30KeV程度でイオン注入を行う)に行
われている。
このためpn接合6の下方のチャネル領域2の厚さをあ
まり薄くすることができないので、J−FETのトラン
ス・コンダクタンスgmを十分に大きくするのがItシ
いという欠点があった。
まり薄くすることができないので、J−FETのトラン
ス・コンダクタンスgmを十分に大きくするのがItシ
いという欠点があった。
上述のgmは、チャネル領域2を形成するためのn型不
純物のドーズ量を高く (例えばドーズ量4、OXl0
12cm−2)すれは同一・の■1で比較した時のpn
接合6の下方のチャネル領域2の厚さを薄くすることが
できるので、ある程門大きくすることが可能である。と
ころが、この場合にはV。の制御が難しくなるばかりで
なく、ゲート領域4の側壁部の接合容量が増加するため
、glを増大させた効果がAC特性に現れないおそれが
ある。またチャネル領域2中のn型不純物のプロファイ
ルをシャープにしてgmを増大させようとする場合には
、チャネル領域2を形成するためのn型不純物のイオン
化J5の加速エネルギーを低くすると共に、このイオン
注入後に行う不純物の活性化のためのアニールの時間を
短くする必要があるが、この場合にはvTの制御が極め
て困難である。
純物のドーズ量を高く (例えばドーズ量4、OXl0
12cm−2)すれは同一・の■1で比較した時のpn
接合6の下方のチャネル領域2の厚さを薄くすることが
できるので、ある程門大きくすることが可能である。と
ころが、この場合にはV。の制御が難しくなるばかりで
なく、ゲート領域4の側壁部の接合容量が増加するため
、glを増大させた効果がAC特性に現れないおそれが
ある。またチャネル領域2中のn型不純物のプロファイ
ルをシャープにしてgmを増大させようとする場合には
、チャネル領域2を形成するためのn型不純物のイオン
化J5の加速エネルギーを低くすると共に、このイオン
注入後に行う不純物の活性化のためのアニールの時間を
短くする必要があるが、この場合にはvTの制御が極め
て困難である。
発明が解決しようとする問題点
本発明は、上述の間1趙にかんがみ、従来のJ−FET
が有する1−述のような欠点を是正した接合ケート型電
界効果トランジスタを提供することを目的と゛づる。
が有する1−述のような欠点を是正した接合ケート型電
界効果トランジスタを提供することを目的と゛づる。
問題点を解決するための手段
本発明G、二係る接合ケート型電界効果トランジスタは
、半勇一体基板(例えば半絶縁性のGaAs基板1)と
、この半導体基板に形成されているチャネル領域(例え
はrl型のチャネルW域2)と、このチャネル領域、と
l) n 、I’u合を形成しているゲート領域(例工
l;f p ’型のケート領域4)とをそれぞれ具備す
る接合デー1〜型電界効果トランジスタにおいて、上記
゛1乙勇体基板上に形成されている半導体層(例えばp
゛型のGaAs層)により上記ゲート領域を構成してい
る。
、半勇一体基板(例えば半絶縁性のGaAs基板1)と
、この半導体基板に形成されているチャネル領域(例え
はrl型のチャネルW域2)と、このチャネル領域、と
l) n 、I’u合を形成しているゲート領域(例工
l;f p ’型のケート領域4)とをそれぞれ具備す
る接合デー1〜型電界効果トランジスタにおいて、上記
゛1乙勇体基板上に形成されている半導体層(例えばp
゛型のGaAs層)により上記ゲート領域を構成してい
る。
作用
このように構成することによって、トランス・コンダク
タンスg0を大きくすることが可能であると共に、ゲー
ト領域の側壁部の接合容量がなくなるので高速動作が可
能である。
タンスg0を大きくすることが可能であると共に、ゲー
ト領域の側壁部の接合容量がなくなるので高速動作が可
能である。
実施例
以下本発明に係る接合ゲート型電界効果トランジスタの
実施例を図面を参照しながら説明する。
実施例を図面を参照しながら説明する。
第1図は本発明の第1実施例によるJ −FE Tを示
す断面図である。この、J −F E Tにおいては、
まず半絶縁性のGaAs基板1にSi、 Se等のn型
不純物を比較的低いエネルギーでかつ比較的高いドーズ
量(例えば加速エネルギ″−50KeV、ドーズ量1.
9 XIO”cm−”)の条件でイオン注入し、次いで
アニールを行うことにより、シャープな不純物プロファ
イルを有しかつ浅いn型のチャネル領域2を形成する。
す断面図である。この、J −F E Tにおいては、
まず半絶縁性のGaAs基板1にSi、 Se等のn型
不純物を比較的低いエネルギーでかつ比較的高いドーズ
量(例えば加速エネルギ″−50KeV、ドーズ量1.
9 XIO”cm−”)の条件でイオン注入し、次いで
アニールを行うことにより、シャープな不純物プロファ
イルを有しかつ浅いn型のチャネル領域2を形成する。
次にG a A s基板1の全面にMOCVD法、MB
E法等により例えば不純物深度が1×1019cm−’
で膜厚が1000〜3000八程度のp゛型のGaAs
層を形成し、次いでこのbaAs層上に例えばスパッタ
法によりW S i層を形成した後、これらのGaAs
層及びW S i層を反応性イオンエツチング(RIE
)等によりG、lAs基板基板表面と垂直な方向に順次
異方性エツチングを行って、p゛型の GaAs層から
成るゲート領域4及びW S i層から成る電極5をそ
れぞれ形成する。次に例えばCVD法により全面に5i
J−膜(またはSiO□膜)を被着形成し、次いで上述
と同様なRIBにより上記si、N4膜3を形成する。
E法等により例えば不純物深度が1×1019cm−’
で膜厚が1000〜3000八程度のp゛型のGaAs
層を形成し、次いでこのbaAs層上に例えばスパッタ
法によりW S i層を形成した後、これらのGaAs
層及びW S i層を反応性イオンエツチング(RIE
)等によりG、lAs基板基板表面と垂直な方向に順次
異方性エツチングを行って、p゛型の GaAs層から
成るゲート領域4及びW S i層から成る電極5をそ
れぞれ形成する。次に例えばCVD法により全面に5i
J−膜(またはSiO□膜)を被着形成し、次いで上述
と同様なRIBにより上記si、N4膜3を形成する。
この後、全面にAu−Ge合金膜及びN】膜を順次被着
形成し、次いでこのNi膜上にフォトレジストを〈裏布
し7た後、上述と同様なRIEにより異方性エツチング
を行ってAuGe/Ni膜から成るソース電極8及びト
レイン電極9を形成する。
形成し、次いでこのNi膜上にフォトレジストを〈裏布
し7た後、上述と同様なRIEにより異方性エツチング
を行ってAuGe/Ni膜から成るソース電極8及びト
レイン電極9を形成する。
上述の第1実施例によるJ−FETにおいては、ゲート
領域4がG a A s基板1上に形成されているので
、次のような利点がある。ずなわら、ゲート領域4が第
5図に示す従来のJ−FETのようにGaAs基板1中
に形成されておらず、GaAs基板1上に形成されてい
るので、第1図に示すようにチャネル領域2の17さを
従来に比べて極めて小さくすることができ、このためg
oを従来に比べて極めて大きくすることができる。また
ゲート領域4がGaAs基板1上に形成されているので
、第4図に示すように、空乏層7はGaAs基板1の表
面近傍にのみ形成され、このため第5図に示す従来のJ
−FB、Tのようにゲート領域4の側壁に形成される空
乏層7aによる接合容量がセロとなっている。従って、
pn接合6の接合容量を従来に比べて極めて小さくする
ことができるので、上述のようなg、増大の効果がAC
特性に十分に現れ、このためJ−FETの高速動作が可
能である。
領域4がG a A s基板1上に形成されているので
、次のような利点がある。ずなわら、ゲート領域4が第
5図に示す従来のJ−FETのようにGaAs基板1中
に形成されておらず、GaAs基板1上に形成されてい
るので、第1図に示すようにチャネル領域2の17さを
従来に比べて極めて小さくすることができ、このためg
oを従来に比べて極めて大きくすることができる。また
ゲート領域4がGaAs基板1上に形成されているので
、第4図に示すように、空乏層7はGaAs基板1の表
面近傍にのみ形成され、このため第5図に示す従来のJ
−FB、Tのようにゲート領域4の側壁に形成される空
乏層7aによる接合容量がセロとなっている。従って、
pn接合6の接合容量を従来に比べて極めて小さくする
ことができるので、上述のようなg、増大の効果がAC
特性に十分に現れ、このためJ−FETの高速動作が可
能である。
第1図に示ずJ−FETて得られるg、の値の具体例を
挙げれば、第5図に示す従来の、1−FETでは、チャ
ネル領域2を形成するためのイオン注入条件を130K
eV 、4.OX1012cm−2、ソース−ゲート間
抵抗Rs、ゲート−トル147間抵抗Rdをそれぞれ9
0Ω(ただしゲート幅Wc−10μm)、pn接合6の
深さを1200人程度とした場合、glllは180+
nS/ m程度であるのに対して、第1図に示す第1実
施例によるJ−FETでは、チャネル領域2を形成する
ためのイオン注入条件を既述のように50 KeV 、
1,9 X1012cm−”、Rs、 Rdをそれぞれ
30Ω、pn接合6の深さを0人とした場合、280m
5/mm程度の極めて大きいgmを得ることができる。
挙げれば、第5図に示す従来の、1−FETでは、チャ
ネル領域2を形成するためのイオン注入条件を130K
eV 、4.OX1012cm−2、ソース−ゲート間
抵抗Rs、ゲート−トル147間抵抗Rdをそれぞれ9
0Ω(ただしゲート幅Wc−10μm)、pn接合6の
深さを1200人程度とした場合、glllは180+
nS/ m程度であるのに対して、第1図に示す第1実
施例によるJ−FETでは、チャネル領域2を形成する
ためのイオン注入条件を既述のように50 KeV 、
1,9 X1012cm−”、Rs、 Rdをそれぞれ
30Ω、pn接合6の深さを0人とした場合、280m
5/mm程度の極めて大きいgmを得ることができる。
なお上述のgllの値は、■T〜Ovに対する値である
。またゲート長し、は、第5図に示す従来のJ−FET
では1.2μm、第1図に示す第1実施例によるJ−F
ETでは1.0μmである。
。またゲート長し、は、第5図に示す従来のJ−FET
では1.2μm、第1図に示す第1実施例によるJ−F
ETでは1.0μmである。
まな上述の第1実施例によるJ−FETによれば、Ga
As5板1上に形成されたp“型のGaAs層をRTE
によりエツチングすることによりゲート領域4を形成し
ているため、ゲート長Lcをサブミクロン程度に微細化
することが可能であり、従って短チヤネル化が可能であ
る。−例を挙げれば、LG =0.7 μm程度にする
ことが可能であり、この場合にはチャネル領域2を形成
するためのイオン注入条件を上述と同様に50KeV
、 1.9 X1012cm−”、Rs、 Rdをそれ
ぞれ30Ω(ただしWG−10μm)とすると、■T〜
Ovに対し7 g m ’= 380mS/+nを得る
ことが可能である。このg、hの値は、第5図に示ず従
来のJ−FETで得られるgイの典型的な値である38
0m5/mmに比べて2倍以上であり、極めて大きい値
である。
As5板1上に形成されたp“型のGaAs層をRTE
によりエツチングすることによりゲート領域4を形成し
ているため、ゲート長Lcをサブミクロン程度に微細化
することが可能であり、従って短チヤネル化が可能であ
る。−例を挙げれば、LG =0.7 μm程度にする
ことが可能であり、この場合にはチャネル領域2を形成
するためのイオン注入条件を上述と同様に50KeV
、 1.9 X1012cm−”、Rs、 Rdをそれ
ぞれ30Ω(ただしWG−10μm)とすると、■T〜
Ovに対し7 g m ’= 380mS/+nを得る
ことが可能である。このg、hの値は、第5図に示ず従
来のJ−FETで得られるgイの典型的な値である38
0m5/mmに比べて2倍以上であり、極めて大きい値
である。
さらに上述の第1実施例によれば、グーH,I域4及び
電極5の側壁に形成されたSi、、N4膜3の厚さだけ
離れた位置にソース電極8及びドレイン電極9をセルフ
ァラインで形成することができる。
電極5の側壁に形成されたSi、、N4膜3の厚さだけ
離れた位置にソース電極8及びドレイン電極9をセルフ
ァラインで形成することができる。
またゲートf+Jf域4とソース電極8及びドレイン電
極9とが5iJ4膜3で絶縁されているので、この5i
3Ns膜3の厚さを十分に小さく選ぶことによってソー
ス電極8及びドレイン電極9とゲート領域4との間隔を
極め°ζ小さくすることができ、従ってこれによっても
短チヤネル化が可能である。
極9とが5iJ4膜3で絶縁されているので、この5i
3Ns膜3の厚さを十分に小さく選ぶことによってソー
ス電極8及びドレイン電極9とゲート領域4との間隔を
極め°ζ小さくすることができ、従ってこれによっても
短チヤネル化が可能である。
次に本発明の第2実施例につき第2図を参照して説明す
る。この第2図に示す第2実施例によるJ−FETにお
いては、まず半絶縁性のGaAs基板lに第1実施例履
同様にn型のチャネル領域2を形成する。次にGaAs
1板1上にダミーゲート(図示せず)を形成し、ついで
このダミーゲートをマスクとしてn型不純物をGaAs
1板1に高濃度にイオン注入した後、所定のアニールを
行ってn4型のソース領域10及びドレイン領域11を
形成する。次に全面に5iJ4膜を被着形成し、次いで
このSi:+N4膜の所定部分をエツチング除去して所
定形状のSi++NJIK3を形成した後、第1実施例
と同様にAuGe/Ni IIりから成るソース電極8
及びドレイン電極9を形成する。次に上記ダミーゲート
をエツチング除去した後、第1実施例と同様にして全面
にp゛型のGaAs層及びW S i層を順次形成し、
次いでこれらのGaAs層及びW S i層をRIEに
より順次エツチング除去して、所定形状のp゛型GaA
s層から成るゲート領域4及び電極5を形成する。
る。この第2図に示す第2実施例によるJ−FETにお
いては、まず半絶縁性のGaAs基板lに第1実施例履
同様にn型のチャネル領域2を形成する。次にGaAs
1板1上にダミーゲート(図示せず)を形成し、ついで
このダミーゲートをマスクとしてn型不純物をGaAs
1板1に高濃度にイオン注入した後、所定のアニールを
行ってn4型のソース領域10及びドレイン領域11を
形成する。次に全面に5iJ4膜を被着形成し、次いで
このSi:+N4膜の所定部分をエツチング除去して所
定形状のSi++NJIK3を形成した後、第1実施例
と同様にAuGe/Ni IIりから成るソース電極8
及びドレイン電極9を形成する。次に上記ダミーゲート
をエツチング除去した後、第1実施例と同様にして全面
にp゛型のGaAs層及びW S i層を順次形成し、
次いでこれらのGaAs層及びW S i層をRIEに
より順次エツチング除去して、所定形状のp゛型GaA
s層から成るゲート領域4及び電極5を形成する。
次に本発明の第3実施例につき第3図を参照して説明す
る。この第3図に示す第3実施例によるJ−FETにお
いては、まず第1実施例及び第2実施例と同様に半絶縁
性のGaAJ板1にn型のチャネル領域2を形成し、次
いで全面にp゛型のGaAs層及びW S i Nを形
成した後、このW S i層の所定部分をRIEにより
エツチング除去して所定形状の電極5を形成する。次に
この電極5をマスクとして上記GaAs層をサイドエツ
チングして電極5よりも幅の狭いゲート領域4を形成し
、次いで上記電極5をマスクとしてGaAsJ5板1に
n型不純物を高濃度にイオン注入した後、所定のアニー
ルを行ってn゛型のソース領域10及びドレイン領域1
1を形成する。次に全面に5iJa膜を被着形成し、次
いでこの513N4膜の所定部分をエツチング除去して
所定形状の5i3Na膜3を形成した後、第1及び第2
実施例と同様に^uGe/Ni膜から成るソース電極8
及びドレイン電極9を形成する。
る。この第3図に示す第3実施例によるJ−FETにお
いては、まず第1実施例及び第2実施例と同様に半絶縁
性のGaAJ板1にn型のチャネル領域2を形成し、次
いで全面にp゛型のGaAs層及びW S i Nを形
成した後、このW S i層の所定部分をRIEにより
エツチング除去して所定形状の電極5を形成する。次に
この電極5をマスクとして上記GaAs層をサイドエツ
チングして電極5よりも幅の狭いゲート領域4を形成し
、次いで上記電極5をマスクとしてGaAsJ5板1に
n型不純物を高濃度にイオン注入した後、所定のアニー
ルを行ってn゛型のソース領域10及びドレイン領域1
1を形成する。次に全面に5iJa膜を被着形成し、次
いでこの513N4膜の所定部分をエツチング除去して
所定形状の5i3Na膜3を形成した後、第1及び第2
実施例と同様に^uGe/Ni膜から成るソース電極8
及びドレイン電極9を形成する。
上述の第2及び第3実施例によるJ−FETによれば、
既述の第1実施例と同様な利点の他、ゲート領域4に対
してソース領域10及びドレイン領域11をセルファラ
インで形成することができるためRs、 Rdを極めて
小さくすることが可能であるという利点がある。
既述の第1実施例と同様な利点の他、ゲート領域4に対
してソース領域10及びドレイン領域11をセルファラ
インで形成することができるためRs、 Rdを極めて
小さくすることが可能であるという利点がある。
本発明は上述の第1〜第3実施例に限定されるものでは
なく、本発明の技術的思想に基づく種々の変形が可能で
ある。例えば、上述の3つの実施例で用いた数値、材質
、専電型等璧必要に応じて変更することが可能である。
なく、本発明の技術的思想に基づく種々の変形が可能で
ある。例えば、上述の3つの実施例で用いた数値、材質
、専電型等璧必要に応じて変更することが可能である。
また上述の実施例で述べた製造方法吉は異なる方法によ
りJ−FETを製造するごとも可能である。
りJ−FETを製造するごとも可能である。
発明の効果
本発明に係る接合グーI〜型電界効果トランジスタによ
れば、半勇体基板上に形成されている半導体層によりり
−1−領域を構成しているので、チャネル領域を浅(す
ることが可能であり、このためトランス・コンダクタン
スg1を大きくすることが可能であると共に、ゲート領
域の側壁部の接合容量がないのでpn接合の接合容量が
極めて小さく、従っ−(高速動作か可能である。
れば、半勇体基板上に形成されている半導体層によりり
−1−領域を構成しているので、チャネル領域を浅(す
ることが可能であり、このためトランス・コンダクタン
スg1を大きくすることが可能であると共に、ゲート領
域の側壁部の接合容量がないのでpn接合の接合容量が
極めて小さく、従っ−(高速動作か可能である。
第1図〜第3図はそれぞれ本発明に係る接合ゲート型電
界効果トランジスタの第1〜第3実施例を示す断面図、
第4図は第1図に示す接合ゲート型電界効果トランジス
タのゲート領域付近の断面図、第5図は従来の接合ゲー
ト型電界効果トランジスタを示す断面し1である。
界効果トランジスタの第1〜第3実施例を示す断面図、
第4図は第1図に示す接合ゲート型電界効果トランジス
タのゲート領域付近の断面図、第5図は従来の接合ゲー
ト型電界効果トランジスタを示す断面し1である。
Claims (1)
- 半導体基板と、この半導体基板に形成されているチャ
ネル領域と、このチャネル領域とpn接合を形成してい
るゲート領域とをそれぞれ具備する接合ゲート型電界効
果トランジスタにおいて、上記半導体基板上に形成され
ている半導体層により上記ゲート領域を構成したことを
特徴とする接合ゲート型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14904284A JPS6127684A (ja) | 1984-07-18 | 1984-07-18 | 接合ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14904284A JPS6127684A (ja) | 1984-07-18 | 1984-07-18 | 接合ゲ−ト型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6127684A true JPS6127684A (ja) | 1986-02-07 |
Family
ID=15466375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14904284A Pending JPS6127684A (ja) | 1984-07-18 | 1984-07-18 | 接合ゲ−ト型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6127684A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-07-18 JP JP14904284A patent/JPS6127684A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
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