JP5012886B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5012886B2
JP5012886B2 JP2009294801A JP2009294801A JP5012886B2 JP 5012886 B2 JP5012886 B2 JP 5012886B2 JP 2009294801 A JP2009294801 A JP 2009294801A JP 2009294801 A JP2009294801 A JP 2009294801A JP 5012886 B2 JP5012886 B2 JP 5012886B2
Authority
JP
Japan
Prior art keywords
region
forming
channel layer
substrate
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009294801A
Other languages
English (en)
Other versions
JP2011134971A (ja
Inventor
ラジェシュ クマール 丸汎
尚宏 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2009294801A priority Critical patent/JP5012886B2/ja
Priority to US12/974,516 priority patent/US8373209B2/en
Publication of JP2011134971A publication Critical patent/JP2011134971A/ja
Application granted granted Critical
Publication of JP5012886B2 publication Critical patent/JP5012886B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、ＪＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用すると好ましい。
従来より、半導体装置において、アナログ回路などのスイッチング素子として、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせたＣＭＯＳが利用されており、ＳｉＣ半導体装置においてもＣＭＯＳが作成されている。しかしながら、ＳｉＣ半導体装置では、電子移動度とホール移動度とでチャネル移動度が大きく異なった値となるため、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとが組み合わされるＣＭＯＳでは、チャネル移動度を合わせるために各ＭＯＳＦＥＴの面積を調整しなければならない。
図２０は、６Ｈ−ＳｉＣと４Ｈ−ＳｉＣにおける電子移動度の温度依存性についてチャネル層の不純物濃度ごとに調べた結果を示したグラフである。また、図２１は、６Ｈ−ＳｉＣと４Ｈ−ＳｉＣにおけるホール移動度のアクセプタ密度に対する変化を調べた図である。これらの図に示されるように、例えば、１００Ｋ（ケルビン）の時の移動度について比較してみると、図２０に示されるように電子移動度は三桁あるが、図２１に示されるようにホール移動度は二桁となっており、１０倍程度移動度に差が生じていることが判る。これは、同寸法のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴからなるＣＭＯＳをＳｉＣで形成する場合、電子移動度とホール移動度を合わせるために、ｎチャネルＭＯＳＦＥＴよりもｐチャネルＭＯＳＦＥＴの面積が１０倍必要になるということを意味している。このため、ＳｉＣでＣＭＯＳを実現するためには、広面積が必要になる。
一方、ＧａＮなどの半導体材料で構成されるＨＥＭＴにおいて、ＣＭＯＳではなく、デプレッションモード（以下、Ｄモードという）とエンハンスメントモード（以下、Ｅモードという）で動作する素子を組み合わせた構造が提案されている（例えば、特許文献１参照）。このようなＤモードとＥモードとを組み合わせた半導体装置は、一部のアナログ回路を形成することができないという問題があるものの、ＣＭＯＳのようにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせるものではないため、ＤモードとＥモードの素子のチャネル移動度が等しい。このため、ＣＭＯＳのようにチャネル移動度が異なるために面積を調整する必要がなく、ＤモードとＥモードの素子とを同一面積とすることができる。
米国特許第２００５−１１００５４号明細書
しかしながら、ＳｉＣにおいて上記ＨＥＭＴのようなＤモードとＥモードとを同一基板上において作成しているものは提案されていない。したがって、ＳｉＣでもＤモードとＥモードの素子を組み合わせたＳｉＣ半導体装置の実現が望まれる。
なお、ここでは、ＳｉＣについてＤモードとＥモードとを同一基板上において作成する場合について説明したが、他の半導体材料についても、同様のことが言える。
本発明は上記点に鑑みて、ＤモードとＥモードの素子を組み合わせた半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、主表面を有する半導体材料で構成された基板（１）にＤモードのＪＦＥＴとＥモードのＪＦＥＴとが備えられた半導体装置であって、ＤモードのＪＦＥＴは、基板（１）の表面もしくは該基板（１）の上において凹部（２ａ）を有し、該凹部（２ａ）内にチャネル層（３）が形成された構成とされ、ＥモードのＪＦＥＴは、基板（１）の表面もしくは該基板（１）の上において凸部（２ｂ）を有し、該凸部（２ｂ）上にチャネル層（３）が形成された構成とされ、凹部（２ａ）内に形成されたチャネル層（３）と比べて凸部（２ｂ）上に形成されたチャネル層（３）の方が厚さが薄くされていることを特徴としている。
このように、ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ凹部（２ａ）と凸部（２ｂ）を備えることで、同一基板上に厚みが異なるチャネル層（３）を備えることが可能となる。このような厚みが異なるチャネル層（３）によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＤモードとＥモードのＪＦＥＴを組み合わせた半導体装置を実現することが可能となる。
例えば、請求項２に記載したように、凹部（２ａ）の底部のうちソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅を０．１〜１．０μｍの幅とすることができ、凸部（２ｂ）の上面のうちソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅を０．５〜２．０μｍの幅とすることができる。
請求項３に記載の発明では、基板（１）の表面には、ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）が備えられており、該バッファ層（１０）に凹部（２ａ）および凸部（２ｂ）が形成されていると共に、該バッファ層（１０）の上にチャネル層（３）が形成されていることを特徴としている。
このように、バッファ層（１０）を形成することにより、バッファ層（１０）が無い場合と比較して耐圧を高くすることができる。さらに、バッファ層（１０）を備えることで、バッファ層（１０）でＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適した半導体装置とすることが可能となる。
請求項４に記載の発明では、ＤモードのＪＦＥＴは、基板（１）の表面もしくは該基板（１）の上において第１凹部（２ｃ、２ｇ）を有し、該第１凹部（２ｃ、２ｇ）内にチャネル層（３）が形成された構成とされ、ＥモードのＪＦＥＴは、基板（１）の表面もしくは該基板（１）の上において第２凹部（２ｄ、２ｈ）を有し、該第２凹部（２ｄ、２ｈ）内にチャネル層（３）が形成された構成とされ、第１凹部（２ｃ、２ｇ）よりも第２凹部（２ｄ、２ｈ）の方が幅広とされ、第１凹部（２ｃ、２ｇ）内に形成されたチャネル層（３）と比べて第２凹部（２ｄ、２ｈ）内に形成されたチャネル層（３）の方が厚さが薄くされていることを特徴としている。
このように、ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ第１凹部（２ｄ、２ｇ）と第２凹部（２ｂ、２ｈ）を備えることで、同一基板上に厚みが異なるチャネル層（３）を備えることが可能となる。このような厚みが異なるチャネル層（３）によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＤモードとＥモードのＪＦＥＴを組み合わせた半導体装置を実現することが可能となる。
例えば、請求項５に記載したように、第１凹部（２ｃ、２ｇ）の底部のうちソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅を０．１〜１．０μｍの幅とすることができ、第２凹部（２ｄ、２ｈ）の底部のうちソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅を０．５〜２．０μｍの幅とすることができる。
請求項６に記載の発明では、基板（１）の表面には、ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）が備えられており、該バッファ層（１０）に第１凹部（２ｃ、２ｇ）および第２凹部（２ｄ、２ｈ）が形成されていると共に、該バッファ層（１０）の上にチャネル層（３）が形成されていることを特徴とする。
このように、第１凹部（２ｃ、２ｇ）および第２凹部（２ｄ、２ｈ）によってＤモードとＥモードのＪＦＥＴを構成する場合にも、バッファ層（１０）を備えることにより、請求項３と同様の効果を得ることができる。
請求項７に記載の発明では、ＤモードのＪＦＥＴは、基板（１）の表面もしくは該基板（１）の上において第１凸部（２ｅ）を有し、該第１凸部（２ｅ）上にチャネル層（３）が形成された構成とされ、ＥモードのＪＦＥＴは、基板（１）の表面もしくは該基板（１）の上において第２凸部（２ｆ）を有し、該第２凸部（２ｆ）上にチャネル層（３）が形成された構成とされ、第１凸部（２ｅ）よりも第２凸部（２ｆ）の方が幅狭とされ、第１凸部（２ｅ）上に形成されたチャネル層（３）と比べて第２凸部（２ｆ）上に形成されたチャネル層（３）の方が厚さが薄くされていることを特徴としている。
このように、ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ第１凸部（２ｅ）と第２凸部（２ｆ）を備えることで、同一基板上に厚みが異なるチャネル層（３）を備えることが可能となる。このような厚みが異なるチャネル層（３）によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＤモードとＥモードのＪＦＥＴを組み合わせた半導体装置を実現することが可能となる。
例えば、請求項８に記載したように、第１凸部（２ｅ）の上面のうちソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅を０．５〜２．０μｍの幅とすることができ、第２凸部（２ｆ）の上面のうちソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅を０．１〜１．０μｍの幅とすることができる。
請求項９に記載の発明では、基板（１）の表面には、ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）が備えられており、該バッファ層（１０）に第１凸部（２ｅ）および第２凸部（２ｆ）が形成されていると共に、該バッファ層（１０）の上にチャネル層（３）が形成されていることを特徴としている。
このように、第１凸部（２ｅ）および第２凸部（２ｆ）によってＤモードとＥモードのＪＦＥＴを構成する場合にも、バッファ層（１０）を備えることにより、請求項３と同様の効果を得ることができる。
以上説明したような構造の半導体装置は、請求項１０に記載したように、半導体材料として、ワイドバンドギャップ半導体が用いられるもの、特に、請求項１１に記載したように、ワイドバンドギャップ半導体として炭化珪素が用いられるものに適用されると好適である。また、請求項１２に記載したように、ＤモードのＪＦＥＴおよびＥモードのＪＦＥＴは、チャネル層（３）に形成されるチャネル領域のうち、ソース領域（４ａ）とドレイン領域（４ｂ）の配列方向における幅をチャネル長、ソース領域（４ａ）とドレイン領域（４ｂ）の配列方向と垂直な方向における幅をチャネル幅として、ＤモードのＪＦＥＴのチャネル長およびチャネル幅とＥモードのＪＦＥＴのチャネル長およびチャネル幅をそれぞれ等しくすれば、ＤモードのＪＦＥＴとＥモードのＪＦＥＴを同一面積で構成することもできる。
請求項１３ないし２４に記載の発明は、請求項１ないし１２に記載の半導体装置の製造方法にかかる発明である。これら請求項１３ないし２４に記載の製造方法により、請求項１ないし１２に記載の半導体装置を製造することができる。
例えば、請求項１３に記載したように、基板（１）の表面もしくは該基板（１）の上において、ＤモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで凹部（２ａ）を形成すると共に、ＥモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所の周囲を選択エッチングすることで凸部（２ｂ）を形成する工程と、凹部（２ａ）内および凸部（２ｂ）上を含む、基板（１）の上に、第１導電型の半導体をエピタキシャル成長することにより、凹部（２ａ）内よりも凸部（２ｂ）上の方が薄くなるチャネル層（３）を形成する工程と、チャネル層（３）の表面上に、エピタキシャル成長により、第２導電型のゲート領域（５）を形成する工程と、チャネル層（３）を挟んだ両側に、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、ゲート領域（５）に電気的に接続されるゲート電極（６）を形成する工程と、ソース領域（４ａ）に対して電気的に接続されるソース電極（７）およびドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（８）を形成する工程と、を含む製造方法により、請求項１に記載の半導体装置を製造することができる。
そして、このような製造方法では、凹部（２ａ）と凸部（２ｂ）上にチャネル層（３）をエピタキシャル成長するだけで、ＤモードとＥモードのＪＦＥＴそれぞれのチャネル領域の厚みを異ならせることができる。このため、凹部（２ａ）と凸部（２ｂ）を形成するためのエッチング工程が必要になる以外は、従来と同じ製造工程によって、ＤモードとＥモードのＪＦＥＴを共に備えた半導体装置を製造することができる。
また、請求項１６に記載したように、基板（１）の表面もしくは該基板（１）の上において、ＤモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで第１凹部（２ｃ、２ｇ）を形成すると共に、ＥモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで第１凹部（２ｃ、２ｇ）よりも幅広の第２凹部（２ｄ、２ｈ）を形成する工程と、第１凹部（２ｃ、２ｇ）内および第２凹部（２ｄ、２ｈ）内を含む、基板（１）の上に、第１導電型の半導体をエピタキシャル成長することにより、第１凹部（２ｃ、２ｇ）内よりも第２凹部（２ｄ、２ｈ）内の方が薄くなるチャネル層（３）を形成する工程と、チャネル層（３）の表面上に、エピタキシャル成長により、第２導電型のゲート領域（５）を形成する工程と、チャネル層（３）を挟んだ両側に、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、ゲート領域（５）に電気的に接続されるゲート電極（６）を形成する工程と、ソース領域（４ａ）に対して電気的に接続されるソース電極（７）およびドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（８）を形成する工程と、を含む製造方法により、請求項４に記載の半導体装置を製造することができる。
そして、このような製造方法では、第１凹部（２ｃ、２ｇ）と第２凹部（２ｄ、２ｈ）内にチャネル層（３）をエピタキシャル成長するだけで、ＤモードとＥモードのＪＦＥＴそれぞれのチャネル領域の厚みを異ならせることができる。このため、第１凹部（２ｃ、２ｇ）と第２凹部（２ｄ、２ｈ）を形成するためのエッチング工程が必要になる以外は、従来と同じ製造工程によって、ＤモードとＥモードのＪＦＥＴを共に備えた半導体装置を製造することができる。
この場合、ソース領域（４ａ）とドレイン領域（４ｂ）をチャネル層（３）への第１導電型不純物のイオン注入によって形成することができる。また、請求項１８に記載したように、チャネル層（３）を形成する工程の前に、基板（１）の表面もしくは該基板（１）の上において、チャネル層（３）よりも高不純物濃度で構成される第１導電型層（４）を形成する工程を行い、第１導電型層（４）に対して第１凹部（２ｃ、２ｇ）および第２凹部（２ｄ、２ｈ）を形成することで、第１導電型層（４ａ）を第１凹部（２ｃ、２ｇ）および第２凹部（２ｄ、２ｈ）で分離してソース領域（４ａ）およびドレイン領域（４ｂ）することもできる。
また、請求項２０に記載したように、基板（１）の表面もしくは該基板（１）の上において、ＤモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで第１凸部（２ｅ）を形成すると共に、ＥモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで第１凸部（２ｅ）よりも幅狭の第２凸部（２ｆ）を形成する工程と、第１凸部（２ｅ）上および第２凸部（２ｆ）上を含む、基板（１）の上に、第１導電型の半導体をエピタキシャル成長することにより、第１凸部（２ｅ）上よりも第２凸部（２ｆ）上の方が薄くなるチャネル層（３）を形成する工程と、チャネル層（３）の表面上に、エピタキシャル成長により、第２導電型のゲート領域（５）を形成する工程と、チャネル層（３）を挟んだ両側に、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、ゲート領域（５）に電気的に接続されるゲート電極（６）を形成する工程と、ソース領域（４ａ）に対して電気的に接続されるソース電極（７）およびドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（８）を形成する工程と、を含む製造方法により、請求項７に記載の半導体装置を製造することができる。
そして、このような製造方法では、第１凸部（２ｅ）と第２凸部（２ｆ）上にチャネル層（３）をエピタキシャル成長するだけで、ＤモードとＥモードのＪＦＥＴそれぞれのチャネル領域の厚みを異ならせることができる。このため、第１凸部（２ｅ）と第２凸部（２ｆ）を形成するためのエッチング工程が必要になる以外は、従来と同じ製造工程によって、ＤモードとＥモードのＪＦＥＴを共に備えた半導体装置を製造することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 ゲート電圧Ｖ（GATE）を変化させ、ＤモードのＪＦＥＴについて、ドレイン電圧Ｖ（DRAIN）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示した図である。 ゲート電圧Ｖ（GATE）を変化させ、ＥモードのＪＦＥＴについて、ドレイン電圧Ｖ（DRAIN）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示した図である。 ゲート電圧Ｖ（GATE）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示した図である。 （ａ）、（ｂ）は、ＳｉＣ半導体装置の適用温度を変化させた場合において、ＤモードとＥモードそれぞれのＪＦＥＴについて、ドレイン電流の電流密度Ｊに対するカットオフ周波数ｆTの変化を調べた結果を示した図である。 ＳｉＣ半導体装置の適用温度に対するカットオフ周波数ｆTの最大値ｆT（max）の変化を調べた結果を示した図である。 本発明の第２実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第３実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 ｎ型チャネル層３をエピタキシャル成長させる際に凹部２ｃ、２ｄ内に入り込む部分の厚みが凹部２ｃ、２ｄの幅に応じて変わる様子を示した断面図である。 ゲート電圧Ｖ（GATE）を変化させ、ＤモードのＪＦＥＴについて、ドレイン電圧Ｖ（DRAIN）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示した図である。 ゲート電圧Ｖ（GATE）を変化させ、ＥモードのＪＦＥＴについて、ドレイン電圧Ｖ（DRAIN）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示した図である。 ゲート電圧Ｖ（GATE）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示した図である。 （ａ）、（ｂ）は、ＳｉＣ半導体装置の適用温度を変化させた場合において、ＤモードとＥモードそれぞれのＪＦＥＴについて、ドレイン電流の電流密度Ｊに対するカットオフ周波数ｆTの変化を調べた結果を示した図である。 ＳｉＣ半導体装置の適用温度に対するカットオフ周波数ｆTの最大値ｆT（max）の変化を調べた結果を示した図である。 本発明の第４実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第５実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第６実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第７実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第８実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 ６Ｈ−ＳｉＣと４Ｈ−ＳｉＣにおける電子移動度の温度依存性についてチャネル層の不純物濃度ごとに調べた結果を示したグラフである。 ６Ｈ−ＳｉＣと４Ｈ−ＳｉＣにおけるホール移動度のアクセプタ密度に対する変化を調べた図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。以下、この図を参照して、ＳｉＣ半導体装置に備えられたＪＦＥＴの構造について説明する。
図１に示されるＳｉＣ半導体装置は、半絶縁性（Semi-insulating）のＳｉＣ基板１を用いて、このＳｉＣ基板１に対してＤモードとＥモードのＪＦＥＴが共に形成されることで構成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態で用いている半絶縁性のＳｉＣ基板１は、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）とされている。
ＳｉＣ基板１の主表面のうち、ＤモードのＪＦＥＴが構成される領域では、チャネル領域を形成するための場所において凹部２ａが形成され、ＥモードのＪＦＥＴが構成される領域では、チャネル領域を形成するための場所において凸部２ｂが形成されている。凹部２ａは、ＳｉＣ基板１の表面を選択エッチングすることによって形成されており、凸部２ｂは、凸部２ｂの周囲においてＳｉＣ基板１を選択エッチングすることによって形成されている。
凹部２ａおよび凸部２ｂの幅は、チャネル長を規定する部分であり、ＤモードとＥモードのＪＦＥＴそれぞれのチャネル長が等しくなるように設定されるが、例えば、凹部２ａの幅（凹部２ａの底部の幅）は、０．１〜１．０μｍ（例えば、０．５μｍ）とされ、凸部２ｂの幅（凸部２ｂの上面の幅）は、０．５〜２．０μｍ（例えば０．５μｍ）とされる。また、凹部２ａおよび凸部２ｂは、例えば紙面垂直方向に延設されている。凹部２ａおよび凸部２ｂの紙面垂直方向の長さはチャネル幅を規定する部分であり、ＤモードとＥモードのＪＦＥＴそれぞれのチャネル幅が等しくなるように、凹部２ａおよび凸部２ｂの紙面垂直方向の長さも等しくされている。
これら凹部２ａおよび凸部２ｂを含めたＳｉＣ基板１の表面には、ｎ型チャネル層３が形成されている。ｎ型チャネル層３は、チャネル領域が形成される場所であり、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）とされている。ｎ型チャネル層３の厚さに関しては、基本的には厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされているが、ＤモードのＪＦＥＴが構成される領域に形成された凹部２ａ内とＥモードのＪＦＥＴが構成される領域に形成された凸部２ｂ上では異なった厚みとされている。具体的には、凹部２ａ内のｎ型チャネル層３の厚さは例えば０．７５μｍとされている。また、凸部２ｂ上のｎ型チャネル層３の厚さは例えば０．１μｍとされており、凹部２ａ内のｎ型チャネル層３の厚さよりも薄くされている。
ｎ型チャネル層３の表層部には、ｎ+型層４が形成されている。ｎ+型層４は、ＤモードのＪＦＥＴとＥモードのＪＦＥＴそれぞれにおいて凹部２ａもしくは凸部２ｂを挟んだ紙面左右に分離されており、紙面左側のものがｎ+型ソース領域４ａ、紙面右側のものがｎ+型ドレイン領域４ｂを構成する。これらｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂは、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
また、ｎ型チャネル層３の表面上には、ｐ+型ゲート領域５が形成されている。このｐ+型ゲート領域５は、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂから離間するように設けられており、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
ｐ+型ゲート領域５の表面には、ゲート電極６が形成されている。ゲート電極６の端面（側壁面）は、ｐ+型ゲート領域５の端面（側壁面）と面一となっている。このゲート電極６は、複数の金属層の積層構造にて構成されており、例えばｐ+型ゲート領域５に対してオーミック接触させられるＮｉＳｉ2等のＮｉ系金属層６ａ、Ｔｉ系金属層６ｂ、さらには図示しないがＡｌ配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したＡｕ層が順に形成されることで構成される。Ｎｉ系金属層６ａは、０．１〜０．５μｍ（例えば０．２μｍ）、Ｔｉ系金属層６ｂは、０．１〜０．５μｍ（例えば０．１μｍ）、ＡｌもしくはＡｕ層は、１．０〜５．０μｍ（例えば３．０μｍ）とされる。
また、ｎ+型ソース領域４ａの上にはソース電極７が形成され、ｎ+型ドレイン領域４ｂの上にはドレイン電極８が形成されている。これらソース電極７およびドレイン電極８も、例えばゲート電極６と同材料で構成されている。そして、ゲート電極６とソース電極７およびドレイン電極８の間が層間絶縁膜９にて電気的に分離されている。
このような構造によってＪＦＥＴが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等が備えられることで、本実施形態のＳｉＣ半導体装置が構成されている。
このように構成されるＳｉＣ半導体装置のうちＤモードのＪＦＥＴはノーマリオン型の素子として動作し、ＥモードのＪＦＥＴはノーマリオフ型の素子として動作する。
具体的には、Ｄモードとして動作するＪＦＥＴでは、ゲート電極６に対してゲート電圧を印加していないときにも、ｐ+型ゲート領域５からｎ型チャネル層３側に伸びる空乏層（およびＳｉＣ基板１からｎ型チャネル層３側に伸びる空乏層）によってｎ型チャネル層３が完全にピンチオフされることはなく、チャネル領域が形成された状態となる。このため、オ電極６に対してゲート電圧を印加していないときにチャネル領域を介してソース電極７とドレイン電極８との間に電流が流れる。そして、ゲート電極６に対して負のゲート電圧を印加すると、空乏層の伸びが大きくなる。これにより、ｎ型チャネル層３内のチャネル領域が無くなり、ソース電極７とドレイン電極８との間に電流が流れなくなる。このように、ＤモードのＪＦＥＴではノーマリオン型の素子として機能する。
一方、Ｅモードとして動作するＪＦＥＴでは、ゲート電極６に対してゲート電圧を印加していないときには、ｐ+型ゲート領域５からｎ型チャネル層３側に伸びる空乏層（およびＳｉＣ基板１からｎ型チャネル層３側に伸びる空乏層）によってｎ型チャネル層３が完全にピンチオフされる。そして、この状態からゲート電極６に対して正のゲート電圧を印加すると、ｐ+型ゲート領域５から伸びる空乏層が縮小される。これにより、ｎ型チャネル層３内にチャネル領域が形成され、チャネル領域を介してソース電極７とドレイン電極８との間に電流が流れる。このように、ＥモードのＪＦＥＴは、ノーマリオフ型の素子として機能する。
続いて、上記のように構成されるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。このＳｉＣ半導体装置については、以下のようにして製造することができる。
まず、半絶縁性のＳｉＣ基板１を用意する。そして、ＳｉＣ基板１の主表面に対して、図示しないが、ＤモードのＪＦＥＴを構成する領域では凹部２ａの形成予定領域が開口し、ＥモードのＪＦＥＴを構成する領域では凸部２ｂの形成予定領域以外の部分が開口したマスクを配置する。そのマスクを用いてＳｉＣ基板１を選択的にエッチングすることで、ＳｉＣ基板１の主表面に凹部２ａおよび凸部２ｂを形成する。
次に、凹部２ａおよび凸部２ｂを含めたＳｉＣ基板１の表面に、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）のｎ型チャネル層３をエピタキシャル成長させる。このとき、ｎ型チャネル層３は、基本的には厚さ０．１〜１．０μｍ（例えば０．２μｍ）となるが、ＤモードのＪＦＥＴが構成される領域に形成された凹部２ａ内とＥモードのＪＦＥＴが構成される領域に形成された凸部２ｂ上では成膜時に生じるマイグレーションによって異なった厚みとなる。例えば、凹部２ａ内のｎ型チャネル層３の厚さは０．７５μｍとなり、凸部２ｂ上のｎ型チャネル層３の厚さは例えば０．１μｍとなる。
続いて、ｎ型チャネル層３の表面に、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの形成予定領域が開口するマスクをＬＴＯ等で構成したのち、ｎ型不純物のイオン注入および熱処理による活性化を行うことで、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）のｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂを形成する。なお、このｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの形成工程は、この後のｐ+型ゲート領域５を形成するためのｐ+型層の成膜後、ゲート電極６の形成前に行っても良い。
また、ｎ型チャネル層３の表面上およびｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの表面に、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．４μｍ）のｐ+型層をエピタキシャル成長させる。さらに、ｐ+型ゲート領域５の表面のうちゲート電極６の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極６のうちのＮｉ系金属層６ａおよびＴｉ系金属層６ｂを成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極６の形成予定領域にのみＮｉ系金属層６ａおよびＴｉ系金属層６ｂを残してゲート電極６を形成し、このゲート電極６をマスクとしてｐ+型層をパターニングすることでｐ+型ゲート領域５を形成する。
その後、ソース電極７およびドレイン電極８の形成工程を行う。具体的には、Ｎｉ系金属層やＴｉ系金属層を形成したのちアニール処理によって下地となるｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂとオーミック接触させる。そして、必要に応じて選択エッチングを行うことで素子間の絶縁を図るための素子分離溝を形成したのち、層間絶縁膜９の形成および層間絶縁膜９へのコンタクトホールの形成工程を行う。さらに、Ａｌ層を成膜したのちパターニングしたり、もしくはＡｕのメッキ処理などにより、ゲート電極６とソース電極７およびドレイン電極８の最表面の金属層を形成する等の工程を行ったのち、保護膜の形成工程等を行うことで、図１に示すＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
以上説明した本実施形態のＳｉＣ半導体装置では、同一基板上にＤモードとＥモードのＪＦＥＴを共に備えた構造とされている。そして、凹部２ａと凸部２ｂ上にｎ型チャネル層３をエピタキシャル成長することによって、ＤモードとＥモードのＪＦＥＴそれぞれのｎ型チャネル層３の厚みが異なる厚みとなるようにしている。
このように、ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ凹部２ａと凸部２ｂを備えることで、同一基板上に厚みが異なるｎ型チャネル層３を備えることが可能となる。このような厚みが異なるｎ型チャネル層３によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＳｉＣでもＤモードとＥモードのＪＦＥＴを組み合わせたＳｉＣ半導体装置を実現することが可能となる。
また、本実施形態のＤモードとＥモードのＪＦＥＴを共に備えたＳｉＣ半導体装置によれば、チャネル移動度が等しいチャネル領域となるため、チャネル移動度を合わせるために面積を調整する必要がない。このため、ＤモードのＪＦＥＴのチャネル長およびチャネル幅とＥモードのＪＦＥＴのチャネル長およびチャネル幅を等しくすれば、ＤモードとＥモードのＪＦＥＴとを同一面積とすることができる。
さらに、ＳｉＣ基板１を半絶縁性のもので構成しているため、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。
また、このようなＳｉＣ半導体装置の製造方法では、凹部２ａと凸部２ｂ上にｎ型チャネル層３をエピタキシャル成長するだけで、ＤモードとＥモードのＪＦＥＴそれぞれのｎ型チャネル層３の厚みを異ならせることができる。このため、凹部２ａと凸部２ｂを形成するためのエッチング工程が必要になる以外は、従来と同じ製造工程によって、図１に示すＤモードとＥモードのＪＦＥＴを共に備えたＳｉＣ半導体装置を製造することができる。
参考として、本実施形態のＳｉＣ半導体装置について、ＤモードとＥモードそれぞれのＪＦＥＴについて、適切な特性が得られるかについて実験により調べた。その結果を図２〜図６に示す。なお、ここではチャネル長ＬChを０．５μｍ、ソース−ゲート間の長さＬSGを０．５μｍ、ゲート−ドレイン間の長さＬGDを０．５μｍとした場合について実験している。
図２および図３は、ゲート電圧Ｖ（GATE）を変化させ、ＤモードとＥモードそれぞれのＪＦＥＴについて、ドレイン電圧Ｖ（DRAIN）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示している。
図２に示されるように、ＤモードのＪＦＥＴに関しては、ドレイン電圧Ｖ（DRAIN）が大きくなるほどドレイン電流の電流密度Ｊが大きくなっている。そして、ゲート電圧Ｖ（GATE）がＤモードのＪＦＥＴをオフする際に想定している電位（＝−４Ｖ）のときに電流密度Ｊが０となり、かつ、ゲート電圧Ｖ（GATE）が大きくなるほど電流密度Ｊが大きくなるというＤモードの特性が得られている。また、図３に示されるように、ＥモードのＪＦＥＴに関しては、ドレイン電圧Ｖ（DRAIN）が大きくなるほどドレイン電流の電流密度Ｊが大きくなっている。そして、ゲート電圧Ｖ（GATE）がＥモードのＪＦＥＴをオフする際に想定している電位（＝０Ｖ）のときに電流密度Ｊが０となり、かつ、ゲート電圧Ｖ（GATE）が大きくなるほど電流密度Ｊが大きくなるというＥモードの特性が得られている。このように、ＤモードとＥモードのＪＦＥＴそれぞれが確実にＤモードの特性とＥモードの特性が得られていることが判る。
図４は、ゲート電圧Ｖ（GATE）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示している。この図に示されるように、ＤモードのＪＦＥＴに関しては、負のゲート電圧Ｖ（GATE）がＤモードのＪＦＥＴをオフする際に想定している電位（＝−４Ｖ）を超えると電流密度Ｊが指数関数的に増加している。また、ＥモードのＪＦＥＴに関しては、ゲート電圧Ｖ（GATE）が所定の正の閾値電圧を超えると、電流密度Ｊが指数関数的に増加している。このように、ゲート電圧Ｖ（GATE）に対するドレイン電流の電流密度Ｊの特性についても、ＤモードとＥモードのＪＦＥＴそれぞれが適切な特性になっていることが判る。
図５（ａ）、（ｂ）は、ＳｉＣ半導体装置の適用温度を変化させた場合において、ＤモードとＥモードそれぞれのＪＦＥＴについて、ドレイン電流の電流密度Ｊに対するカットオフ周波数ｆTの変化を調べた結果を示している。また、図６は、ＳｉＣ半導体装置の適用温度に対するカットオフ周波数ｆTの最大値ｆT（max）の変化を調べた結果を示している。
これらの図に示されるように、３００〜７００Ｋ（ケルビン）の温度域においてドレイン電流の電流密度Ｊに対するカットオフ周波数ｆTの変化を調べたが、いずれの場合にも高いカットオフ周波数ｆTが得られている。具体的には、図６に示されるように、電流密度Ｊをｘ、カットオフ周波数ｆTの最大値ｆT（max）をｙとおくと、ＤモードのＪＦＥＴのカットオフ周波数曲線は、ｙ＝６×１０15ｘ-2.1392という関数式で表され、ＥモードのＪＦＥＴのカットオフ周波数曲線は、ｙ＝１×１０16ｘ-2.3588という関数式で表される。このため、室温相当（３００Ｋ）においても１０ＧＨｚ以上のカットオフ周波数ｆTが得られるし、高温度域（７００Ｋ）においても十分に高いカットオフ周波数ｆTが得られることが判る。したがって、ＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置とした場合、ＤモードとＥモードのいずれの場合にも十分なカットオフ周波数ｆTが得られ、高周波に適した装置にできる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ-型バッファ層を形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域５よりも低不純物濃度となるｐ-型バッファ層１０を形成している。このｐ-型バッファ層１０の表面にｎ型チャネル層３が形成されている。ｐ-型バッファ層１０は、より高耐圧を得るために設けられたものであり、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。また、ｐ-型バッファ層１０には高不純物濃度とされたｐ+型コンタクト領域１０ａが備えられている。そして、ソース電極７の下部においてｎ+型ソース領域４ａを貫通してｐ+型コンタクト領域１０ａを露出させる凹部１１が形成されており、この凹部１１内にソース電極７が埋め込まれることで、ｐ+型コンタクト領域１０ａを介してｐ-型バッファ層１０がソース電極７に接続され、グランド電位に固定されている。
このような構造とされていても、基本的には第１実施形態と同様の効果を得ることができる。また、第１実施形態に対してｐ-型バッファ層１０が形成してあるため、第１実施形態と比較すると耐圧が高くなるという効果を得ることができる。さらに、ｐ-型バッファ層１０を備えてあるため、このｐ-型バッファ層１０でもＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
なお、このような構造のＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第１実施形態と異なり、ｐ-型バッファ層１０を備えた構造となることから、ＳｉＣ基板１の表面に対してｐ-型バッファ層１０を形成する工程を追加すると共に、ＤモードとＥモードのＪＦＥＴそれぞれに備えられる凹部２ａと凸部２ｂに関しても、ｐ-型バッファ層１０に対して形成することになる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＤモードとＥモードのＪＦＥＴの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１のうち、ＤモードのＪＦＥＴが構成される領域では、チャネル領域を形成するための場所において凹部（第１凹部）２ｃが形成されているが、ＥモードのＪＦＥＴが構成される領域でも、チャネル領域を形成するための場所において凹部（第２凹部）２ｄを形成してある。これら凹部２ｃ、２ｄは共に、ＳｉＣ基板１の表面を選択エッチングすることによって形成される。
凹部２ｃと凹部２ｄとは、幅が変えられており、凹部２ｃの方が凹部２ｄよりも幅狭とされている。例えば、凹部２ｃの幅は、０．１〜１．０μｍ（例えば、０．５μｍ）とされ、凹部２ｄの幅は、０．５〜２．０μｍ（例えば１．０μｍ）とされる。また、凹部２ｃ、２ｄは、例えば紙面垂直方向に延設されていて、紙面垂直方向の長さが同じ長さとされている。
このように、凹部２ｃと凹部２ｄの幅を変えた場合、ｎ型チャネル層３をエピタキシャル成長させる際に凹部２ｃ、２ｄ内に入り込む部分の厚みが凹部２ｃ、２ｄの幅に応じて変わる。図９は、そのイメージを示した断面図である。図中実線でＥモードのＪＦＥＴを示してあり、破線でＤモードのＪＦＥＴを示してある。この図に示されるように、幅狭の凹部２ｃ内ではｎ型チャネル層３が厚く形成され、幅広の凹部２ｄ内ではｎ型チャネル層３が凹部２ｃ内よりも薄く形成される。これは、ｎ型チャネル層３の成膜時のマイグレーションにより生じる。そして、このようにｎ型チャネル層３の厚みに差がでることから、ｐ+型ゲート領域５に対してゲート電圧を印加していないときにｎ型チャネル層３内に伸びる空乏層により、膜厚が薄いＥモードのＪＦＥＴでは完全にピンチオフされ、膜厚が厚いＤモードのＪＦＥＴではピンチオフされないようにできる。
以上説明したように、ＤモードとＥモードのＪＦＥＴを構成するための凹部２ｃ、２ｄの幅を変え、凹部２ｃ、２ｄそれぞれに形成されるｎ型チャネル層３の膜厚が異なるようにしても、第１実施形態と同様の効果を得ることができる。
なお、このような構造のＳｉＣ半導体装置は、第１実施形態における凹部２ａおよび凸部２ｂの形成工程の代わりに凹部２ｃ、２ｄを同時に形成するという工程を行えば良く、その他に関しては第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。
参考として、本実施形態のＳｉＣ半導体装置について、ＤモードとＥモードそれぞれのＪＦＥＴについて、適切な特性が得られるかについて実験により調べた。その結果を図１０〜図１４に示す。なお、ここではＤモードのＪＦＥＴについては、チャネル長ＬChを０．５μｍ、ソース−ゲート間の長さＬSGを０．５μｍ、ゲート−ドレイン間の長さＬGDを０．５μｍとしている。また、ＥモードのＪＦＥＴについては、チャネル長ＬChを１．０μｍ、ソース−ゲート間の長さＬSGを０．５μｍ、ゲート−ドレイン間の長さＬGDを０．５μｍとしている。
図１０および図１１は、ゲート電圧Ｖ（GATE）を変化させ、ＤモードとＥモードそれぞれのＪＦＥＴについて、ドレイン電圧Ｖ（DRAIN）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示している。
図１０に示されるように、ＤモードのＪＦＥＴに関しては、ドレイン電圧Ｖ（DRAIN）が大きくなるほどドレイン電流の電流密度Ｊが大きくなっている。そして、ゲート電圧Ｖ（GATE）がＤモードのＪＦＥＴをオフする際に想定している電位（＝−４Ｖ）のときに電流密度Ｊが０となり、かつ、ゲート電圧Ｖ（GATE）が大きくなるほど電流密度Ｊが大きくなるというＤモードの特性が得られている。また、図１１に示されるように、ＥモードのＪＦＥＴに関しては、ドレイン電圧Ｖ（DRAIN）が大きくなるほどドレイン電流の電流密度Ｊが大きくなっている。そして、ゲート電圧Ｖ（GATE）がＥモードのＪＦＥＴをオフする際に想定している電位（＝０Ｖ）のときに電流密度Ｊが０となり、かつ、ゲート電圧Ｖ（GATE）が大きくなるほど電流密度Ｊが大きくなるというＥモードの特性が得られている。このように、ＤモードとＥモードのＪＦＥＴそれぞれが確実にＤモードの特性とＥモードの特性が得られていることが判る。
図１２は、ゲート電圧Ｖ（GATE）に対するドレイン電流の電流密度Ｊの特性を調べた結果を示している。この図に示されるように、ＤモードのＪＦＥＴに関しては、負のゲート電圧Ｖ（GATE）がＤモードのＪＦＥＴをオフする際に想定している電位（＝−４Ｖ）を超えると電流密度Ｊが指数関数的に増加している。また、ＥモードのＪＦＥＴに関しては、ゲート電圧Ｖ（GATE）が所定の正の閾値電圧を超えると、電流密度Ｊが指数関数的に増加している。このように、ゲート電圧Ｖ（GATE）に対するドレイン電流の電流密度Ｊの特性についても、ＤモードとＥモードのＪＦＥＴそれぞれが適切な特性になっていることが判る。
図１３（ａ）、（ｂ）は、ＳｉＣ半導体装置の適用温度を変化させた場合において、ＤモードとＥモードそれぞれのＪＦＥＴについて、ドレイン電流の電流密度Ｊに対するカットオフ周波数ｆTの変化を調べた結果を示している。また、図１４は、ＳｉＣ半導体装置の適用温度に対するカットオフ周波数ｆTの最大値ｆT（max）の変化を調べた結果を示している。
これらの図に示されるように、３００〜７００Ｋ（ケルビン）の温度域においてドレイン電流の電流密度Ｊに対するカットオフ周波数ｆTの変化を調べたが、いずれの場合にも高いカットオフ周波数ｆTが得られている。このため、室温相当（３００Ｋ）においてもほぼ１０ＧＨｚ程度のカットオフ周波数ｆTが得られるし、高温度域（７００Ｋ）においても十分に高いカットオフ周波数ｆTが得られることが判る。したがって、本実施形態のような構造のＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置とした場合でも、ＤモードとＥモードのいずれの場合にも十分なカットオフ周波数ｆTが得られ、高周波に適した装置にできる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してｐ-型バッファ層を形成したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
図１５は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域５よりも低不純物濃度となるｐ-型バッファ層１０を形成している。このｐ-型バッファ層１０の表面にｎ型チャネル層３が形成されている。ｐ-型バッファ層１０は、第２実施形態と同様の構成とされ、高耐圧を得るために設けられている。また、ｐ-型バッファ層１０には高不純物濃度とされたｐ+型コンタクト領域１０ａが備えられている。そして、ソース電極７の下部においてｎ+型ソース領域４ａを貫通してｐ+型コンタクト領域１０ａを露出させる凹部１１が形成されており、この凹部１１内にソース電極７が埋め込まれることで、ｐ+型コンタクト領域１０ａを介してｐ-型バッファ層１０がソース電極７に接続され、グランド電位に固定されている。
このような構造とされていても、基本的には第３実施形態と同様の効果を得ることができる。また、第３実施形態に対してｐ-型バッファ層１０が形成してあるため、第３実施形態と比較すると耐圧が高くなるという効果を得ることができる。さらに、ｐ-型バッファ層１０を備えてあるため、このｐ-型バッファ層１０でもＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
なお、このような構造のＳｉＣ半導体装置も、基本的には第３実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第３実施形態と異なり、ｐ-型バッファ層１０を備えた構造となることから、ＳｉＣ基板１の表面に対してｐ-型バッファ層１０を形成する工程を追加すると共に、ＤモードとＥモードのＪＦＥＴそれぞれに備えられる凹部２ｃ、２ｄに関しても、ｐ-型バッファ層１０に対して形成することになる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してＤモードとＥモードのＪＦＥＴの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１６は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１のうち、ＤモードのＪＦＥＴが構成される領域では、チャネル領域を形成するための場所において凸部（第１凸部）２ｅが形成されているが、ＥモードのＪＦＥＴが構成される領域でも、チャネル領域を形成するための場所において凸部（第２凸部）２ｆを形成してある。これら凸部２ｅ、２ｆは共に、ＳｉＣ基板１の表面を選択エッチングすることによって形成される。
凸部２ｅと凸部２ｆとは、幅が変えられており、凸部２ｅよりも凸部２ｆの方が幅狭とされている。例えば、凸部２ｅの幅は、０．５〜２．０（例えば０．７５μｍ）とされ、凹部２ｆの幅は、０．１〜１．０μｍ（例えば、０．５μｍ）とされる。また、凸部２ｅ、２ｆは、例えば紙面垂直方向に延設されていて、紙面垂直方向の長さが同じ長さとされている。
このように、凸部２ｅと凸部２ｆの幅を変えた場合、ｎ型チャネル層３をエピタキシャル成長させる際に凸部２ｅ、２ｆ上に積まれる部分の厚みが凸部２ｅ、２ｆの幅に応じて変わる。すなわち、幅広の凸部２ｅ上ではｎ型チャネル層３が厚く形成され、幅狭の凸部２ｆ上ではｎ型チャネル層３が薄く形成される。これは、ｎ型チャネル層３の成膜時のマイグレーションにより生じる。そして、このようにｎ型チャネル層３の厚みに差がでることから、ｐ+型ゲート領域５に対してゲート電圧を印加していないときにｎ型チャネル層３内に伸びる空乏層により、膜厚が薄いＥモードのＪＦＥＴでは完全にピンチオフされ、膜厚が厚いＤモードのＪＦＥＴではピンチオフされないようにできる。
以上説明したように、ＤモードとＥモードのＪＦＥＴを構成するための凸部２ｅ、２ｆの幅を変え、凸部２ｅ、２ｆそれぞれに形成されるｎ型チャネル層３の膜厚が異なるようにしても、第１実施形態と同様の効果を得ることができる。
なお、このような構造のＳｉＣ半導体装置は、第１実施形態における凹部２ａおよび凸部２ｂの形成工程の代わりに凸部２ｅ、２ｆを同時に形成するという工程を行えば良く、その他に関しては第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第５実施形態に対してｐ-型バッファ層を形成したものであり、その他に関しては第５実施形態と同様であるため、第５実施形態と異なる部分についてのみ説明する。
図１７は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域５よりも低不純物濃度となるｐ-型バッファ層１０を形成している。このｐ-型バッファ層１０の表面にｎ型チャネル層３が形成されている。ｐ-型バッファ層１０は、第２実施形態と同様の構成とされ、高耐圧を得るために設けられている。また、ｐ-型バッファ層１０には高不純物濃度とされたｐ+型コンタクト領域１０ａが備えられている。そして、ソース電極７の下部においてｎ+型ソース領域４ａを貫通してｐ+型コンタクト領域１０ａを露出させる凹部１１が形成されており、この凹部１１内にソース電極７が埋め込まれることで、ｐ+型コンタクト領域１０ａを介してｐ-型バッファ層１０がソース電極７に接続され、グランド電位に固定されている。
このような構造とされていても、基本的には第５実施形態と同様の効果を得ることができる。また、第５実施形態に対してｐ-型バッファ層１０が形成してあるため、第５実施形態と比較すると耐圧が高くなるという効果を得ることができる。さらに、ｐ-型バッファ層１０を備えてあるため、このｐ-型バッファ層１０でもＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
なお、このような構造のＳｉＣ半導体装置も、基本的には第５実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第５実施形態と異なり、ｐ-型バッファ層１０を備えた構造となることから、ＳｉＣ基板１の表面に対してｐ-型バッファ層１０を形成する工程を追加すると共に、ＤモードとＥモードのＪＦＥＴそれぞれに備えられる凸部２ｅ、２ｆに関しても、ｐ-型バッファ層１０に対して形成することになる。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１８は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面にｎ+型層４がエピタキシャル成長され、このｎ+型層４がＤモードやＥモードのＪＦＥＴを形成するための凹部２ｇ、２ｈを挟んだ紙面左右に分離されることで、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂが構成されるようにしている。ＤモードのＪＦＥＴを構成するための凹部２ｇとＥモードのＪＦＥＴを構成するための凹部２ｈの幅等については、それぞれ、第３実施形態で説明した凹部２ｃや凹部２ｄ（図８参照）と同様の設定とされている。そして、凹部２ｇ、２ｈ内にｎ型チャネル層３をエピタキシャル成長させることで、第３実施形態と同様、凹部２ｇ、２ｈ内においてｎ型チャネル層３の厚みが異なったものとなるようにしている。その後、さらにその上にｐ+型ゲート領域５やゲート電極６を形成し、ゲート電極６をマスクとしてｐ+型ゲート領域５およびｎ型チャネル層３をパターニングしたのち、第１実施形態等と同様の手法によってソース電極７やドレイン電極８の形成工程等を行うことで、本実施形態のＳｉＣ半導体装置が構成されている。
このように、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂをＳｉＣ基板１の上にエピタキシャル成長させることによって形成した構造としても良い。このような構造のＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置であっても、第１実施形態と同様の効果を得ることができる。
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第７実施形態に対してｐ-型バッファ層を形成したものであり、その他に関しては第７実施形態と同様であるため、第７実施形態と異なる部分についてのみ説明する。
図１９は、本実施形態にかかるＤモードとＥモードのＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域５よりも低不純物濃度となるｐ-型バッファ層１０を形成している。このｐ-型バッファ層１０の表面にｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂやｎ型チャネル層３が形成されている。ｐ-型バッファ層１０は、第２実施形態と同様の構成とされ、高耐圧を得るために設けられている。また、ｐ-型バッファ層１０には高不純物濃度とされたｐ+型コンタクト領域１０ａが備えられている。そして、ソース電極７の下部においてｎ+型ソース領域４ａを貫通してｐ+型コンタクト領域１０ａを露出させる凹部１１が形成されており、この凹部１１内にソース電極７が埋め込まれることで、ｐ+型コンタクト領域１０ａを介してｐ-型バッファ層１０がソース電極７に接続され、グランド電位に固定されている。
このような構造とされていても、基本的には第５実施形態と同様の効果を得ることができる。また、第５実施形態に対してｐ-型バッファ層１０が形成してあるため、第５実施形態と比較すると耐圧が高くなるという効果を得ることができる。さらに、ｐ-型バッファ層１０を備えてあるため、このｐ-型バッファ層１０でもＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
なお、このような構造のＳｉＣ半導体装置も、基本的には第５実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第５実施形態と異なり、ｐ-型バッファ層１０を備えた構造となることから、ＳｉＣ基板１の表面に対してｐ-型バッファ層１０を形成する工程を追加すると共に、ＤモードとＥモードのＪＦＥＴそれぞれに備えられる凸部２ｅ、２ｆに関しても、ｐ-型バッファ層１０に対して形成することになる。
（他の実施形態）
また、上記各実施形態では、ｎ型チャネル層３をチャネルとするｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴに対して本発明を適用しても良い。
また、ゲート電極６、ソース電極７およびドレイン電極８の構造を三層構造とし、Ｎｉ系金属層、Ｔｉ系金属層、ＡｌまたはＡｕからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にＮｉ／Ｔｉ／Ｍｏ／Ａｕ、Ｔｉ／Ｍｏ／Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ／Ｔｉ、Ｔｉ／Ｍｏ／Ｎｉ、Ｔｉ／Ｍｏ、Ｎｉ／Ｍｏとされる積層構造であっても良いし、ＴｉまたはＮｉのみの単層構造としても構わない。
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対しても本発明を適用することもできる。
１ ＳｉＣ基板
２ａ、２ｃ、２ｄ、２ｇ、２ｈ 凹部
２ｂ、２ｅ、２ｆ 凸部
３ ｎ型チャネル層
４ ｎ+型層
４ａ ｎ+型ソース領域
４ｂ ｎ+型ドレイン領域
４ｃ 凹部
５ ｐ+型ゲート領域
６ ゲート電極
７ ソース電極
８ ドレイン電極
１０ ｐ-型バッファ層
１０ａ ｐ+型コンタクト領域
１１ 凹部

Claims (24)

  1. 主表面を有する半導体材料で構成された基板（１）にデプレッションモードのＪＦＥＴとエンハンスメントモードのＪＦＥＴとが備えられた半導体装置であって、
    前記デプレッションモードのＪＦＥＴと前記エンハンスメントモードのＪＦＥＴは、共に、
    前記基板（１）の上に、エピタキシャル成長にて形成された第１導電型の半導体からなるチャネル層（３）と、
    前記チャネル層（３）の表面上にエピタキシャル成長にて形成された第２導電型のゲート領域（５）と、
    前記チャネル層（３）を挟んだ両側に配置され、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）と、
    前記ゲート領域（５）に電気的に接続されたゲート電極（６）と、
    前記ソース領域（４ａ）に対して電気的に接続されたソース電極（７）と、
    前記ドレイン領域（４ｂ）に対して電気的に接続されたドレイン電極（８）と、を有して構成されており、
    前記デプレッションモードのＪＦＥＴは、前記基板（１）の表面もしくは該基板（１）の上において凹部（２ａ）を有し、該凹部（２ａ）内に前記チャネル層（３）が形成された構成とされ、
    前記エンハンスメントモードのＪＦＥＴは、前記基板（１）の表面もしくは該基板（１）の上において凸部（２ｂ）を有し、該凸部（２ｂ）上に前記チャネル層（３）が形成された構成とされ、
    前記凹部（２ａ）内に形成された前記チャネル層（３）と比べて前記凸部（２ｂ）上に形成された前記チャネル層（３）の方が厚さが薄くされていることを特徴とする半導体装置。
  2. 前記凹部（２ａ）の底部のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅は０．１〜１．０μｍの幅とされ、前記凸部（２ｂ）の上面のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅は０．５〜２．０μｍの幅とされていることを特徴とする請求項１に記載の半導体装置。
  3. 前記基板（１）の表面には、前記ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）が備えられており、該バッファ層（１０）に前記凹部（２ａ）および前記凸部（２ｂ）が形成されていると共に、該バッファ層（１０）の上に前記チャネル層（３）が形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 主表面を有する半導体材料で構成された基板（１）にデプレッションモードのＪＦＥＴとエンハンスメントモードのＪＦＥＴとが備えられた半導体装置であって、
    前記デプレッションモードのＪＦＥＴと前記エンハンスメントモードのＪＦＥＴは、共に、
    前記基板（１）の上に、エピタキシャル成長にて形成された第１導電型の半導体からなるチャネル層（３）と、
    前記チャネル層（３）の表面上にエピタキシャル成長にて形成された第２導電型のゲート領域（５）と、
    前記チャネル層（３）を挟んだ両側に配置され、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）と、
    前記ゲート領域（５）に電気的に接続されたゲート電極（６）と、
    前記ソース領域（４ａ）に対して電気的に接続されたソース電極（７）と、
    前記ドレイン領域（４ｂ）に対して電気的に接続されたドレイン電極（８）と、を有して構成されており、
    前記デプレッションモードのＪＦＥＴは、前記基板（１）の表面もしくは該基板（１）の上において第１凹部（２ｃ、２ｇ）を有し、該第１凹部（２ｃ、２ｇ）内に前記チャネル層（３）が形成された構成とされ、
    前記エンハンスメントモードのＪＦＥＴは、前記基板（１）の表面もしくは該基板（１）の上において第２凹部（２ｄ、２ｈ）を有し、該第２凹部（２ｄ、２ｈ）内に前記チャネル層（３）が形成された構成とされ、
    前記第１凹部（２ｃ、２ｇ）よりも前記第２凹部（２ｄ、２ｈ）の方が幅広とされ、前記第１凹部（２ｃ、２ｇ）内に形成された前記チャネル層（３）と比べて前記第２凹部（２ｄ、２ｈ）内に形成された前記チャネル層（３）の方が厚さが薄くされていることを特徴とする半導体装置。
  5. 前記第１凹部（２ｃ、２ｇ）の底部のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅は０．１〜１．０μｍの幅とされ、前記第２凹部（２ｄ、２ｈ）の底部のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅は０．５〜２．０μｍの幅とされていることを特徴とする請求項４に記載の半導体装置。
  6. 前記基板（１）の表面には、前記ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）が備えられており、該バッファ層（１０）に前記第１凹部（２ｃ、２ｇ）および前記第２凹部（２ｄ、２ｈ）が形成されていると共に、該バッファ層（１０）の上に前記チャネル層（３）が形成されていることを特徴とする請求項４または５に記載の半導体装置。
  7. 主表面を有する半導体材料で構成された基板（１）にデプレッションモードのＪＦＥＴとエンハンスメントモードのＪＦＥＴとが備えられた半導体装置であって、
    前記デプレッションモードのＪＦＥＴと前記エンハンスメントモードのＪＦＥＴは、共に、
    前記基板（１）の上に、エピタキシャル成長にて形成された第１導電型の半導体からなるチャネル層（３）と、
    前記チャネル層（３）の表面上にエピタキシャル成長にて形成された第２導電型のゲート領域（５）と、
    前記チャネル層（３）を挟んだ両側に配置され、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）と、
    前記ゲート領域（５）に電気的に接続されたゲート電極（６）と、
    前記ソース領域（４ａ）に対して電気的に接続されたソース電極（７）と、
    前記ドレイン領域（４ｂ）に対して電気的に接続されたドレイン電極（８）と、を有して構成されており、
    前記デプレッションモードのＪＦＥＴは、前記基板（１）の表面もしくは該基板（１）の上において第１凸部（２ｅ）を有し、該第１凸部（２ｅ）上に前記チャネル層（３）が形成された構成とされ、
    前記エンハンスメントモードのＪＦＥＴは、前記基板（１）の表面もしくは該基板（１）の上において第２凸部（２ｆ）を有し、該第２凸部（２ｆ）上に前記チャネル層（３）が形成された構成とされ、
    前記第１凸部（２ｅ）よりも前記第２凸部（２ｆ）の方が幅狭とされ、前記第１凸部（２ｅ）上に形成された前記チャネル層（３）と比べて前記第２凸部（２ｆ）上に形成された前記チャネル層（３）の方が厚さが薄くされていることを特徴とする半導体装置。
  8. 前記第１凸部（２ｅ）の上面のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅は０．５〜２．０μｍの幅とされ、前記第２凸部（２ｆ）の上面のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅は０．１〜１．０μｍの幅とされていることを特徴とする請求項７に記載の半導体装置。
  9. 前記基板（１）の表面には、前記ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）が備えられており、該バッファ層（１０）に前記第１凸部（２ｅ）および前記第２凸部（２ｆ）が形成されていると共に、該バッファ層（１０）の上に前記チャネル層（３）が形成されていることを特徴とする請求項７または８に記載の半導体装置。
  10. 前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
  11. 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板（１）が用いられていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記デプレッションモードのＪＦＥＴおよび前記エンハンスメントモードのＪＦＥＴは、前記チャネル層（３）に形成されるチャネル領域のうち、前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅をチャネル長、前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向と垂直な方向における幅をチャネル幅として、前記デプレッションモードのＪＦＥＴのチャネル長およびチャネル幅と前記エンハンスメントモードのＪＦＥＴのチャネル長およびチャネル幅がそれぞれ等しいことを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
  13. 主表面を有する半導体材料で構成された基板（１）にデプレッションモードのＪＦＥＴとエンハンスメントモードのＪＦＥＴとが備えられた半導体装置の製造方法であって、
    前記基板（１）の表面もしくは該基板（１）の上において、前記デプレッションモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで凹部（２ａ）を形成すると共に、前記エンハンスメントモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所の周囲を選択エッチングすることで凸部（２ｂ）を形成する工程と、
    前記凹部（２ａ）内および前記凸部（２ｂ）上を含む、前記基板（１）の上に、第１導電型の半導体をエピタキシャル成長することにより、前記凹部（２ａ）内よりも前記凸部（２ｂ）上の方が薄くなるチャネル層（３）を形成する工程と、
    前記チャネル層（３）の表面上に、エピタキシャル成長により、第２導電型のゲート領域（５）を形成する工程と、
    前記チャネル層（３）を挟んだ両側に、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、
    前記ゲート領域（５）に電気的に接続されるゲート電極（６）を形成する工程と、
    前記ソース領域（４ａ）に対して電気的に接続されるソース電極（７）および前記ドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（８）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  14. 前記凹部（２ａ）および前記凸部（２ｂ）を形成する工程では、前記凹部（２ａ）の底部のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅を０．１〜１．０μｍの幅とし、前記凸部（２ｂ）の上面のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅を０．５〜２．０μｍの幅とすることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記基板（１）の表面に、エピタキシャル成長により、前記ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）を形成する工程を含み、
    前記凹部（２ａ）および前記凸部（２ｂ）を形成する工程は、前記バッファ層（１０）を形成する工程の後に、該バッファ層（１０）に対して前記凹部（２ａ）および前記凸部（２ｂ）を形成する工程であり、
    前記チャネル層（３）を形成する工程は、前記バッファ層（１０）の上に前記チャネル層（３）を形成する工程であることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 主表面を有する半導体材料で構成された基板（１）にデプレッションモードのＪＦＥＴとエンハンスメントモードのＪＦＥＴとが備えられた半導体装置の製造方法であって、
    前記基板（１）の表面もしくは該基板（１）の上において、前記デプレッションモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで第１凹部（２ｃ、２ｇ）を形成すると共に、前記エンハンスメントモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで前記第１凹部（２ｃ、２ｇ）よりも幅広の第２凹部（２ｄ、２ｈ）を形成する工程と、
    前記第１凹部（２ｃ、２ｇ）内および前記第２凹部（２ｄ、２ｈ）内を含む、前記基板（１）の上に、第１導電型の半導体をエピタキシャル成長することにより、前記第１凹部（２ｃ、２ｇ）内よりも前記第２凹部（２ｄ、２ｈ）内の方が薄くなるチャネル層（３）を形成する工程と、
    前記チャネル層（３）の表面上に、エピタキシャル成長により、第２導電型のゲート領域（５）を形成する工程と、
    前記チャネル層（３）を挟んだ両側に、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、
    前記ゲート領域（５）に電気的に接続されるゲート電極（６）を形成する工程と、
    前記ソース領域（４ａ）に対して電気的に接続されるソース電極（７）および前記ドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（８）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  17. 前記第１凹部（２ｃ、２ｇ）および前記第２凹部（２ｄ、２ｈ）を形成する工程では、前記第１凹部（２ｃ、２ｇ）の底部のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅を０．１〜１．０μｍの幅とし、前記第２凹部（２ｄ、２ｈ）の底部のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅を０．５〜２．０μｍの幅とすることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記チャネル層（３）を形成する工程の前に、前記基板（１）の表面もしくは該基板（１）の上において、前記チャネル層（３）よりも高不純物濃度で構成される第１導電型層（４）を形成する工程を含み、
    前記第１凹部（２ｃ、２ｇ）および前記第２凹部（２ｄ、２ｈ）を形成する工程と前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）を形成する工程とを同時に行われ、前記第１導電型層（４）に対して前記第１凹部（２ｃ、２ｇ）および前記第２凹部（２ｄ、２ｈ）を形成することで、前記第１導電型層（４ａ）を前記第１凹部（２ｃ、２ｇ）および前記第２凹部（２ｄ、２ｈ）で分離して前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）することを特徴とする請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記基板（１）の表面に、エピタキシャル成長により、前記ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）を形成する工程を含み、
    前記第１凹部（２ｃ）および前記第２凹部（２ｄ）を形成する工程は、前記バッファ層（１０）を形成する工程の後に、該バッファ層（１０）に対して前記第１凹部（２ｃ）および前記第２凹部（２ｄ）を形成する工程であり、
    前記チャネル層（３）を形成する工程は、前記バッファ層（１０）の上に前記チャネル層（３）を形成する工程であることを特徴とする請求項１６ないし１８のいずれか１つに記載の半導体装置の製造方法。
  20. 主表面を有する半導体材料で構成された基板（１）にデプレッションモードのＪＦＥＴとエンハンスメントモードのＪＦＥＴとが備えられた半導体装置の製造方法であって、
    前記基板（１）の表面もしくは該基板（１）の上において、前記デプレッションモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで第１凸部（２ｅ）を形成すると共に、前記エンハンスメントモードのＪＦＥＴが備えられる領域のうちチャネル領域を形成する場所を選択エッチングすることで前記第１凸部（２ｅ）よりも幅狭の第２凸部（２ｆ）を形成する工程と、
    前記第１凸部（２ｅ）上および前記第２凸部（２ｆ）上を含む、前記基板（１）の上に、第１導電型の半導体をエピタキシャル成長することにより、前記第１凸部（２ｅ）上よりも前記第２凸部（２ｆ）上の方が薄くなるチャネル層（３）を形成する工程と、
    前記チャネル層（３）の表面上に、エピタキシャル成長により、第２導電型のゲート領域（５）を形成する工程と、
    前記チャネル層（３）を挟んだ両側に、該チャネル層（３）よりも高不純物濃度となる第１導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、
    前記ゲート領域（５）に電気的に接続されるゲート電極（６）を形成する工程と、
    前記ソース領域（４ａ）に対して電気的に接続されるソース電極（７）および前記ドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（８）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  21. 前記第１凸部（２ｅ）および前記第２凸部（２ｆ）を形成する工程では、前記第１凸部（２ｅ）の上面のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅を０．５〜２．０μｍの幅とし、前記第２凸部（２ｆ）の上面のうち前記ソース領域（４ａ）と前記ドレイン領域（４ｂ）の配列方向における幅を０．１〜１．０μｍの幅とすることを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 前記基板（１）の表面に、エピタキシャル成長により、前記ゲート領域（５）よりも低不純物濃度とされた第２導電型のバッファ層（１０）を形成する工程を含み、
    前記第１凸部（２ｅ）および前記第２凸部（２ｆ）を形成する工程は、前記バッファ層（１０）を形成する工程の後に、該バッファ層（１０）に対して前記第１凸部（２ｅ）および前記第２凸部（２ｆ）を形成する工程であり、
    前記チャネル層（３）を形成する工程は、前記バッファ層（１０）の上に前記チャネル層（３）を形成する工程であることを特徴とする請求項２０または２１に記載の半導体装置の製造方法。
  23. 前記半導体材料として、ワイドバンドギャップ半導体を用いることを特徴とする請求項１３ないし２２のいずれか１つに記載の半導体装置の製造方法。
  24. 前記ワイドバンドギャップ半導体として炭化珪素を用い、前記基板として炭化珪素基板（１）を用いることを特徴とする請求項２３に記載の半導体装置の製造方法。
JP2009294801A 2009-12-25 2009-12-25 半導体装置およびその製造方法 Expired - Fee Related JP5012886B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009294801A JP5012886B2 (ja) 2009-12-25 2009-12-25 半導体装置およびその製造方法
US12/974,516 US8373209B2 (en) 2009-12-25 2010-12-21 Semiconductor device having D mode JFET and E mode JFET and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009294801A JP5012886B2 (ja) 2009-12-25 2009-12-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011134971A JP2011134971A (ja) 2011-07-07
JP5012886B2 true JP5012886B2 (ja) 2012-08-29

Family

ID=44186339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009294801A Expired - Fee Related JP5012886B2 (ja) 2009-12-25 2009-12-25 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8373209B2 (ja)
JP (1) JP5012886B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080763A (ja) * 2011-10-03 2013-05-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
KR102065113B1 (ko) * 2013-05-01 2020-01-10 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조 방법
KR101842875B1 (ko) * 2015-06-19 2018-03-28 주성엔지니어링(주) 박막증착방법 및 박막증착구조
CN111933609A (zh) * 2020-07-03 2020-11-13 中国科学院上海微***与信息技术研究所 一种倒装芯片的凸点结构及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53116079A (en) * 1977-03-19 1978-10-11 Nippon Gakki Seizo Kk Transistor and its manufacture
DE2835642A1 (de) * 1978-08-14 1980-02-28 Siemens Ag Monolithische integrierte schaltung mit feldeffekttransistoren und verfahren zu ihrer herstellung
JPS5918678A (ja) * 1982-07-21 1984-01-31 Sony Corp 半導体装置の製法
JPH0194676A (ja) * 1987-10-06 1989-04-13 Nec Corp 半導体装置及びその製造方法
US5838192A (en) 1996-01-17 1998-11-17 Analog Devices, Inc. Junction field effect voltage reference
US6503782B2 (en) 2001-03-02 2003-01-07 Mississippi State University Research And Technology Corporation (Rtc) Complementary accumulation-mode JFET integrated circuit topology using wide (>2eV) bandgap semiconductors
JP4872176B2 (ja) * 2001-08-29 2012-02-08 株式会社デンソー 接合型ｆｅｔの駆動回路
US7449728B2 (en) 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
JP4487655B2 (ja) * 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
JP4487656B2 (ja) * 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
US7202528B2 (en) * 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
US7777553B2 (en) 2008-04-08 2010-08-17 Infineon Technologies Austria Ag Simplified switching circuit

Also Published As

Publication number Publication date
US8373209B2 (en) 2013-02-12
US20110156053A1 (en) 2011-06-30
JP2011134971A (ja) 2011-07-07

Similar Documents

Publication Publication Date Title
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
KR100841472B1 (ko) Ⅲ-질화물 양방향 스위치
JP5417585B2 (ja) 広いバンドギャップの半導体材料における横型トレンチ電界効果トランジスタ、該トランジスタを製造する方法、および該トランジスタを組み込む集積回路
JP6124511B2 (ja) ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ
JP5326405B2 (ja) ワイドバンドギャップ半導体装置
US8604540B2 (en) Semiconductor device and method of manufacturing the same
KR101092467B1 (ko) 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법
US9472684B2 (en) Lateral GaN JFET with vertical drift region
WO2018056357A1 (ja) 半導体装置およびその製造方法
JP6496149B2 (ja) 半導体装置および半導体装置の製造方法
CN112018107A (zh) 氮化物半导体装置
JP5012886B2 (ja) 半導体装置およびその製造方法
JP4985757B2 (ja) 炭化珪素半導体装置
JP2008118044A (ja) 電界効果トランジスタ及びその製造方法
JP3975992B2 (ja) 半導体装置及びその製造方法
US20110186861A1 (en) Semiconductor device and method of manufacturing the same
US9450071B2 (en) Field effect semiconductor devices and methods of manufacturing field effect semiconductor devices
JP5499744B2 (ja) 半導体装置およびその製造方法
JP2010245240A (ja) ヘテロ接合型電界効果半導体装置及びその製造方法
JP6711102B2 (ja) 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP4956771B2 (ja) 半導体装置
JP4993543B2 (ja) ＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置およびその製造方法
JP6752336B2 (ja) 半導体装置
JP6689424B2 (ja) 半導体装置
TW202213538A (zh) 半導體裝置及電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120321

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120521

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5012886

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees