JP5464579B2 - リセスゲート型炭化珪素電界効果トランジスタおよびその製造方法 - Google Patents
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Description
本発明はまた、非自己整合製造プロセスを使用した場合でも短ゲート(チャネル)長デバイスの実現を可能とするSiC MISFETの製造方法を提供することを目的とするものである。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いSiC MISFETを得ることができる。ゲート電極隣接部から離れたソース、ドレイン領域は厚さは薄くしなくてすむので、ソース、ドレイン領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるSiC MISFETは、パワーIC、集積高速ロジック回路IC-の構成素子として好適なものとなる。
また、自己整合によらずとも短ゲート長(チャネル長)のSiC MISFETを作製することが可能となる。
[実施の形態1]
図1および図2は、実施の形態1にかかるSiC MISFETを示すもので、図1が拡大断面図、図2が同じデバイスの平面図である(図1は図2の一点鎖線に沿った断面図)。SiC基板1上にp型のSiC半導体領域2を形成した基体を準備し、SiC半導体領域2内にその一主面に隣接し、離間・対向するn+型のソース、ドレイン領域3、4を設ける。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型SiC半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。ソース、ドレイン領域3、4の不純物濃度は約1×1020/cm3で、厚さは250nmである。ソース、ドレイン領域3、4の離間距離(対向間隔)は1μmであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
ゲート絶縁膜6は、シリコン酸化膜を用いることができ、その厚さは例えば、13nmである。図1では、ゲート絶縁膜6として凹部(リセス)の底面と両側面上ならびにソース、ドレイン領域3、4の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース、ドレイン領域3、4の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極7は、ポリシリコン材料を用いることができ、n型の不純物を1×1020/cm3程度ドーピングしたものを利用する。
図1の構造では、凹部5の底面の両端部近傍直下のソース、ドレイン領域3、4の一部が薄い領域3a、4aとして存在している。また、ソース、ドレイン領域3、4のソース、ドレイン電極11、12直下の部分は比較的厚く維持されている。この結果、かかるSiC MISFETでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
ソース電極11およびドレイン電極12が絶縁膜8に形成したコンタクト開口9、10を通してソース、ドレイン領域3、4に電気的に接続される。コンタクト開口9、10は、図2に示すように四角形状でそのサイズは2μm角である。また、図2におけるコンタクト開口のピッチは4μmである。ゲート電極7は、ソース、ドレイン電極11、12とは別個の層で構成されているが、実際には、ゲート電極7は図2の平面図の上方に延伸し、そこで絶縁膜8に設けた別のコンタクト開口を通してソース、ドレイン電極と同じ材料のゲート引出し電極が形成される。
図3は、実施の形態2にかかるSiC MISFETを示す。このデバイスでは、SiC半導体領域2の一主面を基準にして、凹部(リセス)15の底面が位置する深さがソース、ドレイン領域の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面15の深さをソース、ドレイン領域13、14の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図1の3a、4aに相当するソース、ドレイン領域の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がさらに高くなるという特徴をもつ。
図4は、実施の形態3にかかるSiC MISFETを示す。このデバイスでは、図1に示したデバイス構造に加えて、SiC半導体領域2の一主面上でゲート電極7と重なるソース、ドレイン領域3、4の表面部分にp型のゲート容量緩和領域17、17をソース、ドレイン領域の端縁に沿って形成している。これらの領域17、17はそれぞれ、凹部(リセス)端から1μm程度横方向(半導体領域2の一主面と平行方向)に延在し、深さは約100nmである。不純物濃度は、1×1018/cm3である。この場合のゲート電極とソース、ドレイン領域との重なりによるゲート・ソース間およびゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とpn接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつSiC MISFETは、高速ロジック回路や電力損失の少ないパワーエレクトロニクス回路の構成素子として有益に機能するという特徴をもつ。このSiC MISFETは最良の実施の形態である。
ゲート電極とソースまたはドレイン電極間の容量CGS(ゲート・ソース間)、CGD(ゲート・ドレイン間)は下式(1)で表わされる(CGS、CGDいずれも同じなので、ここではCGSについて言及する)。
図5は、実施の形態4にかかるSiC MISFETを示す。このデバイスでは、図3に示したデバイス構造に加えて、SiC半導体領域2の一主面上でゲート電極7と重なるソース、ドレイン領域13、14の表面部分にp型の領域17、17をソース、ドレイン領域の端縁に沿って形成している。この場合も、実施の形態4と同様に、ゲート電極重なり容量を低減できる。
この後で、基体を、例えば、1600℃で30分間アニール処理することで、注入されたn型不純物およびp型不純物を活性化させる。
この後で、基体を、例えば、1600℃で30分間アニール処理することで、注入されたn型不純物およびp型不純物を活性化させる。
図5に示すデバイスが出来上がる。
2 SiC半導体領域
3、13 ソース領域
3a ソース領域の薄い領域
4、14 ドレイン領域
4a ドレイン領域の薄い領域
5、15 凹部(リセス)
6、16 ゲート絶縁膜
7 ゲート電極
8 絶縁膜
9、10 コンタクト開口
11 ソース電極
12 ドレイン電極
17 容量緩和領域
Claims (15)
- 一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(3、4、13、14)と、前記離間して形成されたソース、ドレイン領域(3、4、13、14)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3、13)に接する第1の側面と、前記ドレイン領域(4、14)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース、ドレイン領域(3、4、13、14)を接続する底面とからなる凹部(5、15)と、前記ソース、ドレイン領域(3、4、13、14)が接する前記一主面の一部を覆い、前記凹部(5、15)の前記第1および第2の側面上および前記底面上に形成された絶縁膜(6、16)と、前記絶縁膜(6、16)上に形成されたゲート電極(7)と、前記ソース、ドレイン領域(3、4、13、14)に電気的に接続されたソース、ドレイン電極(11、12)とを有し、前記ソース、ドレイン領域(3、4、13、14)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記一主面の一部を覆う絶縁膜(6、16)上に形成されたゲート電極(7)直下のソース、ドレイン領域(3、4、13、14)に前記一導電型の領域(17、17)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
- 一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(3、4)と、前記離間して形成されたソース、ドレイン領域(3、4)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接する第1の側面と、前記ドレイン領域(4)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース、ドレイン領域(3、4)を接続する底面とからなる凹部(5)と、前記ソース、ドレイン領域(3、4)が接する前記一主面の一部を覆い、前記凹部(5)の前記第1および第2の側面上および前記底面上に形成された絶縁膜(6)と、前記絶縁膜(6)上に形成されたゲート電極(7)と、前記ソース、ドレイン領域(3、4)に電気的に接続されたソース、ドレイン電極(11、12)とを有し、前記ソース、ドレイン領域(3、4)を接続する前記底面の主要部分に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドレイン領域(3、4)の薄い領域(3a、4a)に接してなり、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(7)直下のソース、ドレイン領域(3、4)表面部分に前記一導電型の領域(17、17)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
- 一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間しかつ前記一主面から第1の所定の深さで形成された前記一導電型とは反対導電型のソース、ドレイン領域(13、14)と、前記離間して形成されたソース、ドレイン領域(13、14)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(13)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第1の側面と、前記ドレイン領域(14)に接しかつ前記前記第1の所定の深さと実質的に同じ長さをもつ第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース、ドレイン領域(13、14)を接続する底面とからなる凹部(15)と、前記ソース、ドレイン領域(13、14)が接する前記一主面の一部を覆い、前記凹部(15)の前記第1および第2の側面上および前記底面上に形成された絶縁膜(16)と、前記絶縁膜(16)上に形成されたゲート電極(7)と、前記ソース、ドレイン領域(13、14)に電気的に接続されたソース、ドレイン電極(11、12)とを有し、前記ソース、ドレイン領域(13、14)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記第2の所定の深さは前記第1の所定の深さとほぼ等しく選定されてなり、前記一主面の一部を覆う絶縁膜(16)上に形成されたゲート電極(7)直下のソース、ドレイン領域(13、14)表面部分に前記一導電型の領域(17、17)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
- 前記基板は、p型、n型、または半絶縁性の炭化珪素のいずれかひとつから構成されてなることを特徴とする請求項1ないし3のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 前記炭化珪素半導体領域はp型材料で構成され、前記ソース、ドレイン領域はn型材料で構成されてなることを特徴とする請求項1ないし3のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 前記絶縁膜は、前記一主面の一部を覆う第1の厚さと、前記底面を覆う第2の厚さを有し、前記第1の厚さは前記第2の厚さより厚くされてなることを特徴とする請求項1ないし3のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 前記底面を覆う絶縁膜は酸化膜からなることを特徴とする請求項1ないし3のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 一主面を有する一導電型の炭化珪素半導体領域を含む基板を準備する工程と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間する前記一導電型とは反対導電型のソース、ドレイン領域を前記一主面から第1の所定の深さで選択的に形成する工程と、前記離間して形成されたソース、ドレイン領域の対向する部分の炭化珪素を選択的に除去して前記ソース領域に接する第1の側面と、前記ドレイン領域に接する第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース、ドレイン領域を接続する底面とからなる凹部を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第1および第2の側面上および前記底面上に連続する第1の絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の他部を覆う第2の絶縁膜を形成する工程と、前記第2の絶縁膜を選択的に除去し前記ソース、ドレイン領域上に開口を形成する工程と、前記開口を通して前記ソース、ドレイン領域に電気的に接続するソース、ドレイン電極を形成する工程とからなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 前記ソース、ドレイン領域形成後、前記ソース、ドレイン領域にまたがって、前記ソース、ドレイン領域の深さより浅い一導電型の領域を選択的に形成し、前記凹部形成において前記一導電型の領域をソース、ドレイン領域に接しかつ前記ソース、ドレイン領域が対向する面に沿って対向するふたつの領域に分離する工程とを含んでなることを特徴とする請求項8に記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 前記第2の所定の深さは前記第1の所定深さより浅くされてなることを特徴とする請求項8に記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 前記第2の所定の深さは前記第1の所定深さとほぼ等しく選定されてなることを特徴とする請求項8に記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 一主面を有する一導電型の炭化珪素半導体領域を含む基板を準備する第1工程と、前記一導電型炭化珪素半導体領域内に前記一主面に接する前記一導電型とは反対導電型の第1の領域を前記一主面から第1の所定の深さで選択的に形成する第2工程と、前記反対導電型の第1の領域の表面に前記一導電型の第2の領域を選択的に形成する第3工程と、前記一導電型の第2の領域及び前記第2の領域直下の前記反対導電型の第1の領域を前記第1の所定の深さとほぼ等しい深さまで選択的に除去し、前記一導電型の第2の領域及び前記第2の領域直下の前記反対導電型の第1の領域に接する第1および第2の側面と前記第1および第2の側面を連続させる底面とからなる凹部を形成し、前記反対導電型の第1の領域を二つの領域に分離してソース、ドレイン領域と成す第4工程と、前記一導電型の第2の領域が接する前記一主面の一部を覆うと共に、前記凹部の前記第1および第2の側面上および前記底面上に連続する第1の絶縁膜を形成する第5工程と、前記第5工程で形成された前記第1の絶縁膜上にゲート電極を形成する第6工程と、前記ソース、ドレイン領域が接する前記一主面の他部及び前記ゲート電極を覆う第2の絶縁膜を形成する第7工程と、前記第2の絶縁膜を選択的に除去し前記ソース、ドレイン領域上に開口を形成する第8工程と、前記開口を通して前記ソース、ドレイン領域に電気的に接続するソース、ドレイン電極を形成する第9工程とからなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 前記基板は、p型、n型、または半絶縁性の炭化珪素のいずれかひとつから構成されることを特徴とする請求項8または12のいずれかに記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 前記炭化珪素半導体領域は、p型エピタキシャル層で構成され、前記ソース、ドレイン領域はn型材料で構成されることを特徴とする請求項8または12のいずれかに記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
- 前記第2の絶縁膜は、前記第1の絶縁膜の厚さより厚く形成されることを特徴とする請求項8または12のいずれかに記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
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