JP2011159958A - 半導体装置、固体撮像装置、およびカメラシステム - Google Patents
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Abstract
【解決手段】第1チップ11と、第2チップ12と、を有し、第1チップ11と第2チップ12は貼り合わされた積層構造を有し、第1チップ11は、高耐圧トランジスタ系回路が搭載され、第2チップ12は、高耐圧トランジスタ系回路より低耐圧な低耐圧トランジスタ系回路が搭載され、第1チップと上記第2チップ間の配線は、第1チップに形成されたビアを通して接続される。
【選択図】図1
Description
もしくは、それぞれのチップをCOB(Chip On Board)実装している場合もある。
そこで、上記の2チップをチップレベルで組み立て、小型化と特性向上の両立を図る方法が提案されている(特許文献1,2参照)。
また、下チップから上チップへの電源やリファレンス信号などDC成分の供給において、1/fノイズ等の影響を受けやすい。そのため、上下チップ間の通信に特別な回路を必要とし、結果的にコスト増大を招くという不利益がある。
なお、説明は以下の順序で行う。
1.固体撮像装置の概要
2.プロセスフロー
3.回路配置
4.TCV(コンタクト用ビア)の配置
図1は、本発明の実施形態に係る半導体装置としての固体撮像装置の構成例を示す図である。
本実施形態においては、半導体装置の一例としてCMOSイメージセンサの構成について説明する。
この固体撮像装置10は、後で述べるように、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の撮像装置として形成される。
ボンディングパッドBPDおよび入出力回路は第2チップ(下チップ)12に形成されており、第1チップ(上チップ)には、第2チップ12にワイヤーボンドするための開口部OPNが形成されている。
映像データの上下チップ11,12間の信号授受を行う端縁部は、アナログ系回路のうちデジタル系回路との境界的な回路であるコンパレータやΣΔ変調器の出力部とする。
上下チップ11,12間の接続は、たとえばビアを通して行われる。
第1チップ(上チップ)11はCIS(CMOS Image Sensor)プロセスを用いる。ただし、トランジスタ(Tr.)は高耐圧トランジスタ(CMOS)のみ使用し、配線層数を画素アレイおよびその周辺回路の構成に必要な最低限の配線層数とし、コストの低減を図る。
ここで、高耐圧トランジスタとは、ゲート絶縁膜であるゲート酸化膜の厚さが、通常のMOS系トランジスタにより厚く設定されており、高い電圧において問題なく動作可能なトランジスタである。
なお、一般的なCISプロセスは、制御回路や画像処理回路など高速論理回路のために低耐圧LVの高速トランジスタTr.も高耐圧のトランジスタ(HV Tr.)と共に必要である。さらに高速論理回路のために、画素アレイおよび周辺回路に最低必要な配線層数より多い配線層数が必要となる。
第2チップ(下チップ)12は汎用ロジック(Logic)プロセスを用いて、FABの変更や展開を容易にする。
後で説明するように、本実施形態においては、画素アレイ、垂直デコータ、ドライバ、コンパレータ、およびDAC(Digital Analog converter)などが第1チップ11に搭載される。
高速論理回路、メモリ、インターフェース(I/F)回路など、低電圧で高速動作する回路を第2チップ(下チップ)12に搭載する。回路に要求される特性や規模を考慮してプロセス世代や配線層数を決定する。
同一の第1チップ(上チップ)11に対して、機能や特性、プロセスの異なる第2チップ(下チップ)12を組み合わせて製品展開を図る。
映像信号配線はコンパレータ回路の端部で、垂直信号線の配線ピッチで配置される。
制御信号ならびに電力供給用TCV(コンタクト用ビア)は主にチップ角部の4箇所に集中し、第1チップ(上チップ)11の信号配線領域を削減する。
第1チップ(上チップ)11の配線層数削減により、電源線抵抗が増加し、IR-Dropが増大する問題に対し、TCVを有効に配置することで、第2チップ(下チップ)12の配線を用いて第1チップ(上チップ)11の電源のノイズ対策や安定供給等のための強化を行う。
本実施形態において、図2(A)のSOCの構成回路のうち、画素アレイと、アナログ回路で特に1/fノイズが回路特性に影響を及ぼす回路(コンパレータ、DAC回路など)を図2(B)に示すチップ11に搭載する。
本実施形態では、上記の他に、高耐圧トランジスタ(HV Tr.)で構成される垂直デコーダ・ドライバ、パッド開口部OPNなどをひとつのチップにまとめたものが図2(B)であり、図1の第1(上チップ)11に相当する。
なお、垂直デコーダ・ドライバおよびパッド開口部OPNについては必ずしも第1チップ(上チップ)に搭載する必要はなく、第2チップ(下チップ)に搭載される場合もある。
第1チップ(上チップ)11は高耐圧トランジスタ(CMOS)で構成され、画素特性を含め、アナログ特性とノイズ特性が十分に管理されたプロセスを用いており、ノイズ量は十分に低い。
また、配線層は第1チップ(上チップ)11を構成する回路に必要な最小限の配線層数で構成され、その数は、一般的にロジック(Logic)回路よりも少なくすることが可能である。
高耐圧トランジスタ(HV Tr.)だけを使用し、配線層数を削減することで、第1チップ(上チップ)11のプロセスコストはSOCタイプのCISのプロセスコストよりも安価にすることが可能となる。
低電圧高速Logicプロセスで構成可能な回路およびIO回路などがこれにあたる。
ロジック(Logic)チップは論理回路やメモリ回路用の低電圧高速トランジスタTr.と、入出力回路用の高耐圧トランジスタ(HV Tr.)が用いられている。低電圧高速トランジスタTr.とはゲート絶縁膜の膜厚を通常のMOS系トランジスタと同じあるいはそれ以下に設定して低電圧でも高速に動作するように形成されるトランジスタをいう。
FABの変更や展開を考慮して、一般的なASIC設計フローを用いて設計可能な回路構成とすることが望ましく、同一の上チップに対して、機能や特性、プロセスの異なる下チップを組み合わせて製品展開を図ることが容易になる。
一般的にロジック(Logic)プロセスの各種ノイズ、RTS、熱、たとえば1/fノイズ量は、ノイズ量を管理されたアナログプロセスより大きい。
ノイズ等の問題を解決しようとすれば、ロジック(Logic)プロセスのコスト上昇を招くだけでなく、Logic回路特性やその信頼性が劣化する可能性がある。このため、Logic FABの変更や展開を考慮すると、アナログ回路、特に1/fノイズが特性に影響する回路は第1チップ(上チップ)11に搭載する。
なお、低コストのロジック(Logic)を使うと1/fノイズは管理されていない、逆に管理されているプロセスは高コストになる。
図3(A)〜(C)は、本実施形態に係る積層構造の固体撮像装置のプロセスフローを示す図である。
第1チップ(上チップ)11側にパターニング後、第1チップ11側から第2チップ(下チップ)12の配線層までの貫通穴を開け、金属で埋めてビア(VIA)を形成する。本実施形態ではこのVIAをTCVと称する。
図3(B)に示すように、このTCVにより上下チップ間の信号線および電源線が電気的に接合される。
そして、図3(C)に示すように、第1チップ(上チップ)11側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
次に、本実施形態に係る回路配置、すなわち、第1チップ(上チップ)11および第2チップ(下チップ)12それぞれに搭載する回路の分類について、図4に関連付けて説明する。
固体撮像装置10Aは、垂直駆動回路(行走査回路)102、垂直デコーダ103、カラム処理部104、参照信号供給部105、水平走査回路(列走査回路)106、タイミング制御回路107、および画像信号処理部108を含んで構成される。
固体撮像装置10Aは、さらにI/F系回路109を有する。
カラム処理部104は、コンパレータ1041およびカウンタ回路1042を含む。
また、画素アレイ部101の各単位画素を駆動制御する周辺の駆動系や、アナログ系、すなわち垂直駆動回路102、カラム処理部104のうちコンパレータ1041および参照信号供給部105などは画素アレイ部101と同一の第1チップ11上に集積される。
一方、タイミング制御回路107や画像信号処理部108、およびカラム処理部104のうち、カウンタ回路1042や水平走査回路106は上記とは別の第2チップ(半導体基板)12上に集積される。
図4において、図中の破線に囲まれた部分が第1チップ(上チップ)11、それ以外が第2チップ(下チップ)12に配置される。
単位画素は、転送トランジスタに加えてFD部の電位を制御するリセットトランジスタと、FD部の電位に応じた信号を出力する増幅トランジスタとを有する3トランジスタ構成のものを適用可能である。あるいは、単位画素は、さらに画素選択を行うための選択トランジスタを別に有する4トランジスタ構成のものなどを用いることができる。
行制御線の各一端は、垂直駆動回路102の各行に対応した各出力端に接続されている。垂直駆動回路102は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部101の行アドレスや行走査の制御を行う。
なお、ランプ波形の参照電圧Vrefを生成する手段としては、DACに限られるものではない。
DACは、タイミング制御回路107から与えられる制御信号による制御の下に、タイミング制御回路107から与えられるクロックに基づいてランプ波形の参照電圧Vrefを生成してカラム処理部104のADCに対して供給する。
高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素の露光時間を1/Nに設定してフレームレートをN倍、たとえば2倍に上げる動作モードである。
この動作モードの切り替えは、タイミング制御回路107から与えられる制御信号による制御によって実行される。また、タイミング制御回路107に対しては、外部のシステムコントローラ(図示せず)から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ADCは全て同じ構成となっており、コンパレータ1041、カウンタ回路1042である。たとえばアップ/ダウンカウンタ、転送スイッチおよびメモリ装置を有する。
コンパレータ1041は、たとえば参照電圧Vrefが信号電圧よりも大きいときに出力Vcoが“H”レベルになり、参照電圧Vrefが信号電圧Vx以下のときに出力Vcoが“L”レベルになる。
アップ/ダウンカウンタであるカウンタ回路1042は、非同期カウンタであり、タイミング制御回路107から与えられる制御信号による制御の下に、タイミング制御回路107からクロックがDACと同時に与えられる。
カウンタ回路1042は、このクロックに同期してダウン(DOWN)カウントまたはアップ(UP)カウントを行うことにより、比較器での比較動作の開始から比較動作の終了までの比較期間を計測する。
この水平走査回路106による制御の下に、ADCの各々でAD変換されたNビットのデジタル信号は順に水平信号線LHRに読み出され、この水平信号線LHRを経由して撮像データとして画像信号処理部108に出力される。
そして、その比較結果を、第2チップ(下チップ)12に搭載された、カウンタ回路1042により比較動作の開始から比較動作の終了までの比較期間を計測する。
ここで、上下のチップにそれぞれ搭載されたコンパレータ1041とカウンタ回路1042間にTCVが挿入され、これを通して信号転送が行われる、映像信号パスをこの部分で分離することが本実施形態の特徴の一つである。
コンパレータ1041は、画素アレイ部101および参照信号供給部105と同一チップ(上チップ)11に搭載され、アナログ特性およびノイズ特性(特に1/fノイズ)を十分な特性が得られるようにプロセスが管理される。
コンパレータ1041の出力は、たとえば参照電圧Vrefが信号電圧よりも大きいときに出力Vcoが“H”レベルになり、参照電圧Vrefが信号電圧Vx以下のときに出力Vcoが“L”レベルになるいわゆる時間軸にデータを持つCMOS論理信号である。このCMOS論理信号は、ノイズ耐性が比較的高い。
TCVは主に、カラム処理部104のADC部の画像信号、第1チップ(上チップ)11に搭載された画素アレイ部101以外の回路の制御信号、および第1チップ(上チップ)11の電源/GNDを上下チップ間で接合するために用いられる。
制御信号および電力供給用のTCVは上記回路ブロックの短辺近傍に配置して、信号配線LSGおよび電源配線LPWRが、第1チップ(上チップ)11上を長く配線されることを避けることで、第1チップ(上チップ)11のチップ面積増加を防ぐ。
カラム処理部、画素信号用TCV120は、広帯域映像信号を第1チップと第2チップ間で接続するために、垂直信号線LSGNと同じピッチで直線状に、もしくは垂直信号線LSGNより大きいピッチでアレイ状に配置されたTCVのブロックである。第1チップ(上チップ)では、コンパレータ1041の回路ブロック、第2チップ(下チップ)では、カウンタ1042の回路ブロック、それぞれの長縁部に隣接して配置される。
ここで、第2チップ(下チップ)12において、十分に低いインピーダンスで供給すべき第1チップ(上チップ)11の回路ブロック近傍にあるTCVに接続される。
第1チップ(上チップ)11では、TCVから供給される電力の電源配線LPWRが各回路ブロックのポートPTUに直接接続される。
制御信号の信号配線LCSも同様に、たとえば第2チップ(下チップ)12のタイミング制御回路107から出力された制御信号の信号配線LCSは、接続すべき第1チップ(上チップ)11の回路ブロックの短縁部近傍のTCVに接続される。
そして、TCVを経由して第1チップ(上チップ)11の回路ブロックのポートPTUに入力される。
第1チップ(上チップ)11の回路ブロックは、図6の例では、垂直駆動回路102、垂直デコーダ103である。
図8は、図7のA-A’間の断面構造を示す図である。
なお、図7においては、第1チップ(上チップ)11の配線要素のみ記載されている。
図7において、TCV7〜TCV9は制御信号供給用のTCVで、制御信号用信号配線LCSは上下チップ間をTCVで接続される。
第1チップ(上チップ)11では、電力供給用TCV間のスペースをTCV接続配線層とは図示しない別の配線層で配線され、回路ブロックCBLKに接続される。
この例では、TCV121,122の柱を避けてその間隙に信号配線LCSが配線されている。
そして、第1チップ(上チップ)11においては、電力供給用のTCV1〜TCV5は、制御信号供給用のTCV7〜9よりチップの縁部に対してより内側に配置されている。
これにより、図7に示すように、電源配線LPWRの面積を大きくすることが可能で、低抵抗化を実現しやすくなる。
各配線は、AlやCuにより形成される。
図8の例では、TCV接合部CNTにおいて、一例として、第1チップ(上チップ)11の最上位層と第2チップ(下チップ)12の最上位層を接続した場合を示している。
なお、図8はTCV接続の一例を示すもので、上下チップそれぞれにおける配線層の使い方や、回路の位置は任意であり、限定するものではない。
単純に電源配線幅を太くすればチップサイズの増加につながるため、第2チップ(下チップ)12の配線を用いて、第1チップ(上チップ)11の電源配線LPWRの電源のノイズ対策や安定供給等のための強化を行うことも可能である。
図10は、図9のB‐B’間の断面構造を示す図である。
なお、図10おいては、簡略化のため、第2チップ(下チップ)12のロジック回路内の接続に必要な配線は図示されていない。
そして、第2チップ(下チップ)12に、第1チップ(上チップ)11の電源配線LPWRUと平行して配線された電源線LPWRBによって裏打ちを行う。
また、第2チップ(下チップ)12から第1チップ(上チップ)11への電源やリファレンス信号などDC成分の供給も同TCVを介して行われるため、通信に特別な回路を必要とせず、結果的にコスト削減が可能となる。
画像データの信号授受を行う端縁部における信号は、たとえばコンパレータの出力信号とすることで、TCV接続部におけるノイズの問題を低減することができ、上下チップ間の回路配置にもっとも適した回路構成を可能とする。
アナログ特性とノイズ特性(特に1/fノイズ)に着目し、ノイズが特性に影響を及ぼす回路を上チップ(第1チップ)に配置することにより、上チップはノイズ耐性に優れた特性を実現することができる。
アナログ特性とノイズ特性(特に1/fノイズ)に着目し、ノイズが特性に影響を及ぼす回路を上チップ(第2チップ)に配置することにより、下チップは汎用のASIC(Logic)プロセスを使用することが可能となる。また、下チップについては、ウェハーFABの変更や、他FABへの展開が容易に可能となる。
上チップに最小限の配線層を用いてコスト削減を図ると共に、それに伴う上チップでのIR-ドロップ(Drop)などの問題を、TCVを介した下チップ配線で補強することにより解決できる。
撮像装置の画素部とロジック部をそれぞれ最適なプロセスで作りわけ、ウェハレベルの貼りあわせを行い、積層チップにすることで、チップコストの削減効果が得られる。
最適なプロセスとは、上チップは高電圧トランジスタ(HV.Tr)だけで構成される、必要最小限の配線層数を備えた回路であり、下チップは汎用のASICプロセスである。
同一の上チップを用いて、下チップを変更することで、多様な製品展開が可能となる。
図13は、図12の固体撮像装置における第1チップおよび第2チップのフロアプランの一例を示す図である。
すなわち、図12の固体撮像装置10Cのように、第1チップ(上チップ)11に搭載される回路のうち、垂直駆動回路(行走査回路)102、垂直デコーダ103の一部を第2チップ(下チップ)12に移動することも可能である。
この場合、垂直駆動回路(行走査回路)102を第1チップ(上チップ)11に、垂直デコーダ103を第2チップ(下チップ)12にと分割しても良い。
あるいは、垂直駆動回路(行走査回路)102と垂直デコーダ103を統合してひとつの機能ブロックとし、その一部を、第1チップ(上チップ)11に搭載し、残りを第2チップ(下チップ)12に搭載しても良い。
しかしながら、垂直駆動回路(行走査回路)102と垂直デコーダ103が上下に分割されたことにより、上チップの同ブロックのレイアウト幅が縮小され、固体撮像装置10Cのチップサイズが縮小される。
図15は、図14の固体撮像装置における第1チップおよび第2チップのフロアプランの一例を示す図である。
すなわち、図14の固体撮像装置10Dのように、垂直駆動回路(行走査回路)102、垂直デコーダ103の全てと、参照信号供給部105を、第2チップ(下チップ)12に搭載することも可能である。
この場合、参照信号供給部105には、アナログ回路が含まれるため、第2チップ(下チップ)12のノイズ量に注意が必要である。しかし、参照信号供給部105は、コンパレータ1041に比べ、ノイズの影響を受けにくいため、第2チップ(下チップ)12への搭載が可能である。
図5の構成例に比べ、第1チップ(上チップ)11は、垂直駆動回路(行走査回路)102、垂直デコーダ103の全てと、参照信号供給部105が削除されチップサイズが縮小されている。
また、図示はしないが、垂直駆動回路(行走査回路)102、垂直デコーダ103の一部を第1チップ(上チップ)11に搭載することも可能である
また、図15の例では、PAD配置を左右の2辺に2列配置しているが、PAD配置については、PAD領域の確保やレンズモジュールへの実装などを考慮しているもので、4辺配置、3辺配置、2辺2列配置など、種々の態様が可能である。
その一例として、ΣΔ変調器(ΣΔADC)を適用したカラム処理部の構成例について説明する。
図16は、ΣΔADC(AD)変換器の基本的な構成を示すブロック図である。
ΣΔADC130は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。
特に、DAC133の非線形性はノイズフロアを増加させる要因になるため、1ビット以外のADCを使用する場合は、DACの線形性を確保することが重要になる。
ΣΔ変調器142を採用する場合、ノイズ低減を主目的としてオーバーサンプリング方式が採用される。
図18(A)〜(C)は、オーバーサンプリングの方式を説明するための図である。
第1は、図18(A)に示すように、ビデオフレームレート中に高速読み出しすることにより、オーバーサンプリングを行う方式である。
第2は、図18(B)に示すように、非破壊読み出しによりフレーム内でオーバーサンプリングを行う方式である。
第3は、図18(C)に示すように、サンプリングした一定値に対してオーバーサンプリングを行う方式である。
図17のカラム処理部140では、たとえば第3の方式が採用される。
図20は、ΣΔADCを含むカラム処理部にデジタルフィルタを採用した画素アレイ周辺部の第2の構成例を示す図である。
図20のカラム処理部140Bは、ΣΔ変調器142の出力側に出力制御回路144が配置され、出力制御回路144の出力側にデジタルフィルタ143が配置されている。
デジタルフィルタ143は、ソフトウェアで実現することにより、プログラマブルなフィルタが構成可能である。
この構成では、映像データの第1のチップ11と第2のチップ12間の信号授受を行う端縁部は、アナログ系回路のうちデジタル系回路との境界的な回路であるΣΔ変調器の出力部となっている。
すなわち、固体撮像装置10Eにおいては、第1のチップ11Eにカラム回路141およびADC処理を行うΣΔ変調器(ΣΔADC)142が配置される。そして、第2のチップ12E側にデジタルフィルタ143および出力制御回路144が配置される。
すなわち、画像データの信号授受を行う端縁部における信号は、ΣΔ変調器の出力信号とすることで、TCV接続部におけるノイズの問題を低減することができ、上下チップ間の回路配置にもっとも適した回路構成を可能とする。
アナログ特性とノイズ特性(特に1/fノイズ)に着目し、ノイズが特性に影響を及ぼす回路を上チップ(第1チップ)に配置することにより、上チップはノイズ耐性に優れた特性を実現することができる。
アナログ特性とノイズ特性(特に1/fノイズ)に着目し、ノイズが特性に影響を及ぼす回路を上チップ(第2チップ)に配置することにより、下チップは汎用のASIC(Logic)プロセスを使用することが可能となる。また、下チップについては、ウェハーFABの変更や、他FABへの展開が容易に可能となる。
上チップに最小限の配線層を用いてコスト削減を図ると共に、それに伴う上チップでのIR-ドロップ(Drop)などの問題を、TCVを介した下チップ配線で補強することにより解決できる。
撮像装置の画素部とロジック部をそれぞれ最適なプロセスで作りわけ、ウェハレベルの貼りあわせを行い、積層チップにすることで、チップコストの削減効果が得られる。
最適なプロセスとは、上チップは高電圧トランジスタ(HV.Tr)だけで構成される、必要最小限の配線層数を備えた回路であり、下チップは汎用のASICプロセスである。
同一の上チップを用いて、下チップを変更することで、多様な製品展開が可能となる。
このような構成を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
さらに、カメラシステム200は、この撮像デバイス210の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ220を有する。
カメラシステム200は、撮像デバイス210を駆動する駆動回路(DRV)230と、撮像デバイス210の出力信号を処理する信号処理回路(PRC)240と、を有する。
信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (16)
- 第1チップと、
第2チップと、を有し、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
高耐圧トランジスタ系回路が搭載され、
上記第2チップは、
上記高耐圧トランジスタ系回路より低耐圧な低耐圧トランジスタ系回路が搭載され、
上記第1チップと上記第2チップ間の配線は、
上記第1チップに形成されたビアを通して接続される
半導体装置。 - 上記第1チップは、
アナログ系回路が搭載され、
上記第2チップは、
デジタル系回路が搭載される
請求項1記載の半導体装置。 - 上記第2チップには、
ボンディングパッドおよび入出力回路が配置され、
上記第1チップには、
上記第2チップにワイヤーボンディングするための開口部が形成されている
請求項1または2記載の半導体装置。 - 上記第1チップは、
搭載される回路ブロックの角部に電源および信号のポートを有するようにレイアウトされ、
信号および電力供給用のビアが上記回路ブロックの角部近傍に配置されている
請求項1から3のいずれか一に記載の半導体装置。 - 上記第1チップには、
電力供給用ビアと、
信号用ビアと、が形成され、
電力供給用ビアから供給される電力の電源配線が回路ブロックのポートに接続され、
信号配線は、第1チップの回路ブロックの角部近傍のビアに接続される
請求項4記載の半導体装置。 - 上記第1チップでは、
電力供給用ビア間のスペースを接続配線層とは別の配線層で配線され、回路ブロックに接続される
請求項4または5記載の半導体装置。 - 上記第1チップにおいては、電力供給用ビアは、信号供給用ビアよりチップの縁部に対してより内側に配置されている
請求項4から6のいずれか一に記載の半導体装置。 - 上記第2チップの配線を用いて、上記第1チップの電源配線が強化されている
請求項4から7のいずれか一に記載の半導体装置。
- 回路ブロックを複数に分割し、回路ブロック間のスペースに上記ビアが配置されている
請求項4から7のいずれか一に記載の半導体装置。 - 上記第2チップに、上記第1チップの電源配線と平行して配線された電源線によって裏打ちされている
請求項9記載の半導体装置。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、
第1チップと、
第2チップと、を有し、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、
上記第2チップは、
少なくとも上記画素信号読み出し回路のカウンタが搭載され、
上記第1チップと上記第2チップ間の配線は、
上記第1チップに形成されたビアを通して接続される
固体撮像装置。 - 上記第1チップは、
アナログ系回路が搭載され、
上記第2チップは、
デジタル系回路が搭載される
請求項11記載の固体撮像装置。 - 上記第2チップには、
ボンディングパッドおよび入出力回路が配置され、
上記第1チップには、
上記画素部の周囲に上記第2チップにワイヤーボンディングするための開口部が形成されている
請求項11または12記載の固体撮像装置。 - 上記第1チップは、
搭載される回路ブロックの角部に電源および信号のポートを有するようにレイアウトされ、
信号および電力供給用のビアが上記回路ブロックの角部近傍に配置されている
請求項11から13記載の固体撮像装置。 - 上記第1チップには、
電力供給用ビアと、
信号用ビアと、が形成され、
電力供給用ビアから供給される電力の電源配線が回路ブロックのポートに接続され、
信号配線は、第1チップの回路ブロックの角部近傍のビアに接続される
請求項14記載の固体撮像装置。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、
第1チップと、
第2チップと、を有し、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、
上記第2チップは、
少なくとも上記画素信号読み出し回路のカウンタが搭載され、
上記第1チップと上記第2チップ間の配線は、
上記第1チップに形成されたビアを通して接続される
カメラシステム。
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