JP7222377B2 - 撮像素子および撮像装置 - Google Patents
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Description
[先行技術文献]
[特許文献]
[特許文献1] 特開2006-49361号公報
Claims (40)
- 光電変換された電荷を転送する転送部を有する複数の画素と、
前記複数の画素のうち少なくとも第1画素が有する前記転送部を制御するための第1転送制御信号が出力される第1転送制御配線と、
前記複数の画素のうち少なくとも第2画素が有する前記転送部を制御するための第2転送制御信号が出力される第2転送制御配線と、
前記第1画素から読み出された信号を積算する第1演算回路と、
前記第2画素から読み出された信号を積算する第2演算回路と、
前記第1演算回路において前記第1画素から読み出された信号に積算処理が行われる回数と、前記第2演算回路において前記第2画素から読み出された信号に積算処理が行われる回数とが異なる回数となるように、前記第1転送制御信号を前記第1転送制御配線に出力し、前記第2転送制御信号を前記第2転送制御配線に出力する駆動制御部と、を備え、
前記複数の画素は、行方向と列方向とに並んで配置され、
前記第1画素と前記第2画素とは、前記行方向に並んで配置される撮像素子。 - 請求項1に記載の撮像素子において、
前記第1画素から読み出された信号が格納される第1画素メモリと、
前記第2画素から読み出された信号が格納される第2画素メモリと、を備え、
前記第1演算回路は、前記第1画素から読み出された信号に前記第1画素メモリに格納された信号を用いて積算処理を行い、
前記第2演算回路は、前記第2画素から読み出された信号に前記第2画素メモリに格納された信号を用いて積算処理を行う撮像素子。 - 請求項2に記載の撮像素子において、
前記駆動制御部は、前記第1演算回路で積算処理が行われた、前記第1画素から読み出された信号を前記第1画素メモリに格納し、前記第2演算回路で積算処理が行われた、前記第2画素から読み出された信号を前記第2画素メモリに格納する撮像素子。 - 請求項2または請求項3に記載の撮像素子において、
前記駆動制御部は、前記第1画素メモリに格納された、前記第1画素から読み出された信号を外部に出力し、前記第2画素メモリに格納された、前記第2画素から読み出された信号を外部に出力する撮像素子。 - 請求項1から請求項4のいずれか一項に記載の撮像素子において、
前記複数の画素は、画素領域において並んで配置され、
前記第1画素は、前記画素領域のうち第1領域において複数配置され、
前記第2画素は、前記画素領域のうち第2領域において複数配置される撮像素子。 - 請求項5に記載の撮像素子において、
前記第2領域は、前記画素領域において前記第1領域から前記行方向側に配置される撮像素子。 - 請求項5または請求項6に記載の撮像素子において、
前記第1画素は、前記第1領域において前記行方向と前記列方向とに並んで配置され、
前記第2画素は、前記第2領域において前記行方向と前記列方向とに並んで配置される撮像素子。 - 請求項1から請求項7のいずれか一項に記載の撮像素子において、
前記第1画素から読み出された信号をデジタル信号に変換するための第1変換回路と、
前記第2画素から読み出された信号をデジタル信号に変換するための第2変換回路と、を備える撮像素子。 - 請求項8に記載の撮像素子において、
前記第1演算回路は、前記第1変換回路においてデジタル信号に変換された、前記第1画素から読み出された信号に積算処理を行い、
前記第2演算回路は、前記第2変換回路においてデジタル信号に変換された、前記第2画素から読み出された信号に積算処理を行う撮像素子。 - 請求項1から請求項9のいずれか一項に記載の撮像素子において、
前記第1画素から読み出された信号に相関二重サンプリング処理を行うための第1相関二重サンプリング処理回路と、
前記第2画素から読み出された信号に相関二重サンプリング処理を行うための第2相関二重サンプリング処理回路と、
を備える撮像素子。 - 請求項10に記載の撮像素子において、
前記第1演算回路は、前記第1相関二重サンプリング処理回路において相関二重サンプリング処理が行われた、前記第1画素から読み出された信号に積算処理を行い、
前記第2演算回路は、前記第2相関二重サンプリング処理回路において相関二重サンプリング処理が行われた、前記第2画素から読み出された信号に積算処理を行う撮像素子。 - 請求項1から請求項11のいずれか一項に記載の撮像素子において、
前記画素は、光電変換された電荷が転送されるフローティングディフュージョンの電位をリセットするリセット部を有する撮像素子。 - 請求項12に記載の撮像素子において、
前記第1画素が有する前記リセット部を制御するための第1リセット制御信号が出力される第1リセット制御配線と、
前記第2画素が有する前記リセット部を制御するための第2リセット制御信号が出力される第2リセット制御配線と、
を備える撮像素子。 - 請求項13に記載の撮像素子において、
前記駆動制御部は、前記第1演算回路において前記第1画素から読み出された信号に積算処理が行われる回数と、前記第2演算回路において前記第2画素から読み出された信号を積算処理が行われる回数とが異なる回数となるように前記第1リセット制御信号と前記第2リセット制御信号とをそれぞれ前記第1リセット制御配線と前記第2リセット制御配線とに出力させる撮像素子。 - 請求項1から請求項14のいずれか一項に記載の撮像素子において、
前記第1画素に接続され、前記第1画素から読み出された信号が出力される第1出力配線と、
前記第2画素に接続され、前記第2画素から読み出された信号が出力される第2出力配線と、
を備える撮像素子。 - 請求項1から請求項15のいずれか一項に記載の撮像素子において、
前記複数の画素は、第1半導体基板において配置され、
前記第1演算回路と前記第2演算回路とは、前記第1半導体基板に接続される第2半導体基板において配置される撮像素子。 - 請求項16に記載の撮像素子において、
前記第1半導体基板は、前記第2半導体基板により積層される撮像素子。 - 請求項16または請求項17に記載の撮像素子において、
前記駆動制御部は、前記第2半導体基板において配置される撮像素子。 - 請求項1から請求項15のいずれか一項に記載の撮像素子において、
前記複数の画素は、第1半導体基板において配置され、
前記駆動制御部は、前記第1半導体基板に接続される第2半導体基板において配置される撮像素子。 - 請求項19に記載の撮像素子において、
前記第1半導体基板は、前記第2半導体基板により積層される撮像素子。 - 請求項1から請求項20のいずれか一項に記載の撮像素子と、
前記撮像素子を制御する制御部と、
を備える撮像装置。 - 請求項21に記載の撮像装置において、
前記制御部は、前記第1演算回路で前記第1画素から読み出された信号に積算処理が行われる回数と、前記第2演算回路で前記第2画素から読み出された信号に積算処理が行われる回数とを決定する撮像装置。 - 光を電荷に変換する複数の光電変換部が行方向に並んで配置される撮像素子であって、
前記複数の光電変換部のうち第1光電変換部で変換された電荷を転送する第1転送部と、
前記複数の光電変換部のうち第2光電変換部で変換された電荷を転送する第2転送部と、
前記第1転送部を制御するための第1転送制御信号が出力される第1転送制御配線と、
前記第2転送部を制御するための第2転送制御信号が出力される第2転送制御配線と、
前記第1転送部により転送された電荷に基づく第1信号に積算処理を行う第1演算回路と、
前記第2転送部により転送された電荷に基づく第2信号に積算処理を行う第2演算回路と、
前記第1演算回路において前記第1信号に積算処理が行われる回数と、前記第2演算回路において前記第2信号に積算処理が行われる回数とが異なる回数となるように、前記第1転送制御信号を前記第1転送制御配線に出力し、前記第2転送制御信号を前記第2転送制御配線に出力する駆動制御部と、
を備える撮像素子。 - 請求項23に記載の撮像素子において、
前記第1光電変換部の電位をリセットする第1リセット部と、
前記第2光電変換部の電位をリセットする第2リセット部と、
前記第1リセット部を制御するための第1リセット制御信号が出力される第1リセット制御配線と、
前記第2リセット部を制御するための第2リセット制御信号が出力される第2リセット制御配線と、
を備える撮像素子。 - 請求項24に記載の撮像素子において、
前記駆動制御部は、前記第1演算回路において前記第1信号に積算処理が行われる回数と、前記第2演算回路において前記第2信号に積算処理が行われる回数とが異なる回数となるように、前記第1リセット制御信号を前記第1リセット制御配線に出力し、前記第2転送制御信号を前記第2転送制御配線に出力する撮像素子。 - 請求項23から請求項25のいずれか一項に記載の撮像素子において、
前記第1光電変換部と前記第2光電変換部とは、第1半導体基板に配置され、
前記第1演算回路と前記第2演算回路とは、第2半導体基板に配置される撮像素子。 - 請求項26に記載の撮像素子において、
前記駆動制御部は、前記第2半導体基板に配置される撮像素子。 - 請求項23から請求項25のいずれか一項に記載の撮像素子において、
前記第1光電変換部と前記第2光電変換部とは、第1半導体基板に配置され、
前記駆動制御部は、第2半導体基板に配置される撮像素子。 - 請求項23から請求項25のいずれか一項に記載の撮像素子において、
前記第1信号をデジタル信号に変換するための第1変換回路と、
前記第2信号をデジタル信号に変換するための第2変換回路と、を備え、
前記第1演算回路は、前記第1変換回路を用いてデジタル信号に変換された前記第1信号に積算処理を行い、
前記第2演算回路は、前記第2変換回路を用いてデジタル信号に変換された前記第2信号に積算処理を行う撮像素子。 - 請求項29に記載の撮像素子において、
前記第1光電変換部と前記第2光電変換部とは、第1半導体基板に配置され、
前記第1変換回路と前記第2変換回路とは、第2半導体基板に配置される撮像素子。 - 請求項30に記載の撮像素子において、
前記第1演算回路と前記第2演算回路とは、前記第2半導体基板に配置される撮像素子。 - 請求項30または請求項31に記載の撮像素子において、
前記駆動制御部は、前記第2半導体基板に配置される撮像素子。 - 請求項29に記載の撮像素子において、
前記第1演算回路で積算処理が行われた前記第1信号を格納する第1画素メモリと、
前記第2演算回路で積算処理が行われた前記第2信号を格納する第2画素メモリと、
を備える撮像素子。 - 請求項33に記載の撮像素子において、
前記第1光電変換部と前記第2光電変換部とは、第1半導体基板に配置され、
前記第1変換回路と前記第2変換回路とは、第2半導体基板に配置され、
前記第1画素メモリと前記第2画素メモリとは、第3半導体基板に配置される撮像素子。 - 請求項34に記載の撮像素子において、
前記第1演算回路と前記第2演算回路とは、前記第2半導体基板に配置される撮像素子。 - 請求項34に記載の撮像素子において、
前記第1演算回路と前記第2演算回路とは、前記第3半導体基板に配置される撮像素子。 - 請求項34から請求項36のいずれか一項に記載の撮像素子において、
前記駆動制御部は、前記第2半導体基板に配置される撮像素子。 - 請求項23から請求項37のいずれか一項に記載の撮像素子を備える撮像装置。
- 請求項38に記載の撮像装置において、
前記撮像素子を制御する制御部と、
を備える撮像装置。 - 請求項39に記載の撮像装置において、
前記制御部は、前記第1演算回路で前記第1信号に積算処理が行われる回数と、前記第2演算回路で前記第2信号に積算処理が行われる回数とを決定する撮像装置。
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