JP7102119B2 - 半導体装置および機器 - Google Patents

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Description

本発明は、複数のチップを積層した半導体装置に関する。
画素回路を含むチップと画素回路からの信号を処理する電気回路を含むチップとを積層した半導体装置を撮像装置として用いることで、撮像装置の価値を大幅に向上することができる。特許文献１、２には、画素部を有する基板と、複数の列回路を有する基板とが積層されていることが開示されている。
特開２０１２－１０４６８４号公報 特開２０１３－５１６７４号公報
特許文献２では、基板間の接続については、多層に形成された配線層を用いることが開示されているに過ぎず、十分な検討がなされていない。そのため、半導体装置の性能や品質を向上したり、設計から製造までの納期やコストを低減したりするなど、半導体装置の価値の向上の余地がある。
そこで本発明は、半導体装置の価値を向上する上で有利な技術を提供することを目的とする。
上記課題を解決するための手段の第一の観点は、複数の画素回路がＪ行かつＫ列の行列状に配された領域を備える第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、前記Ｋ列のうちの１つの列に配された一部の２つ以上の画素回路が接続された第１信号線および前記１つの列に配された別の一部の２つ以上の画素回路が接続された第２信号線と、を含み、前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、前記第２配線構造が前記第１配線構造と前記第２半導体層との間に配され、前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記第１信号線に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第１電気回路に接続された第２導電部と、が電気的に接続されており、前記Ｍ番目の配線層に含まれ、前記第２信号線に接続された第３導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第２電気回路に接続された第４導電部と、が電気的に接続されており、前記第１チップの上面から見た平面視において、前記第１導電部、前記第２導電部、前記第３導電部、前記第４導電部は前記領域と重なる位置に配されており、前記第２導電部から前記第１信号線を介して前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、前記第４導電部から前記第２信号線を介して前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第３の長さであり、前記第３導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第４の長さであり、前記第３の長さと前記第４の長さとの和が、前記第１の長さと前記第２の長さとの和よりも大きいことを特徴とする。
本発明によれば、半導体装置の価値を高める上で有利な技術を提供することを目的とする。
半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図１（ａ）は、半導体装置ＡＰＲを示している。半導体装置ＡＰＲの全部または一部が、チップ１とチップ２の積層体である半導体デバイスＩＣである。本例の半導体装置ＡＰＲは、例えば、イメージセンサーやＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサー、測光センサー、測距センサーとして用いることができる光電変換装置である。半導体装置ＡＰＲにおいて、複数の画素回路１０が行列状に配されたチップ１と、複数の電気回路２０が行列状に配されたチップ２と、が積層されている。
チップ１は、複数の画素回路１０を構成する複数の半導体素子（不図示）が設けられた半導体層１１と、複数の画素回路１０を構成するＭ層の配線層（不図示）を含む配線構造１２と、を含む。チップ２は、複数の電気回路２０を構成する複数の半導体素子（不図示）が設けられた半導体層２１と、複数の電気回路２０を構成するＮ層の配線層（不図示）を含む配線構造２２と、を含む。
配線構造１２が半導体層１１と半導体層２１との間に配されている。配線構造２２が配線構造１２と半導体層２１との間に配されている。
詳細は後述するが、画素回路１０は光電変換素子を含み、典型的には増幅素子を更に含む。電気回路２０は、画素回路１０を駆動したり、画素回路１０からの信号を処理したりする電気回路である。
図１（ｂ）は、半導体装置ＡＰＲを備える機器ＥＱＰを示している。半導体デバイスＩＣは画素回路１０を含む画素ＰＸＣが行列状に配列された画素エリアＰＸを有する。画素ＣＣＴは画素回路１０に含まれる光電変換素子に加えてマイクロレンズやカラーフィルタを含むことができる。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路１０以外の回路を配置することができる。半導体装置ＡＰＲは半導体デバイスＩＣに加えて、半導体デバイスＩＣを格納するパッケージＰＫＧを含むことができる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかを更に備え得る。機器ＥＱＰの詳細は後述する。
（第１実施形態）
図２を用いて第１実施形態を説明する。図２（ａ）は、チップ１におけるＪ行かつＫ列の行列状に配された複数の画素回路１０の配置を示している。実用的には、Ｊ≧１００、Ｋ≧１００であり、より好ましくは、Ｊ≧１０００、Ｋ≧１０００である。画素回路１０のＪ行は、第ａ１～ａ４行、第ｂ１～ｂ４行、第ｃ１～ｃ４行、第ｄ１～ｄ４行をこの順で含む。第ａ１～ａ４行は、第ａ１行、第ａ２行、第ａ３行、第ａ４行をこの順で含み、これらを第ａ行と総称する。第ｂ１～ｂ４行を第ｂ行と総称し、第ｃ１～ｃ４行を第ｃ行と総称し、第ｄ１～ｄ４行を第ｄ行と総称する。ａ、ｂ、ｃ、ｄは正の整数であり、ａ＜ｂ＜ｃ＜ｄである。ａ１、ａ２、ａ３、ａ４は正の整数であり、ａ１＜ａ２＜ａ３＜ａ４である。例えば、図２（ａ）に示した複数の画素回路１０が全ての画素回路１０であるとすれば、ａ１＝１、ａ２＝２、ａ３＝３、ａ４＝４、ｂ１＝５、ｂ４＝８、ｃ１＝９、ｃ４＝１２、ｄ１＝１３、ｄ４＝Ｊ＝１６である。説明の上では、第ａ１～ｄ４行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、ａ２＝１＋ａ１、ａ３＝１＋ａ２、ａ４＝１＋ａ３であり、ｂ１＝１＋ａ４、ｃ１＝１＋ｂ４、ｄ１＝１＋ｃ４である。しかし、２つの行の間に図示しない行があることを否定するものではない。
画素回路１０のＫ列は、第ｅ１列、第ｆ１列、第ｇ１列、第ｈ１列、第ｅ２列、第ｆ２列、第ｇ２列、第ｈ２列をこの順で含む。すなわち、ｅ１、ｆ１、ｇ１、ｈ１、ｅ２、ｆ２、ｇ２、ｈ２は正の整数であり、ｅ１＜ｆ１＜ｇ１＜ｈ１＜ｅ２＜ｆ２＜ｇ２＜ｈ２である。同様に、ｈ２＜ｅ３＜ｆ３＜ｇ３＜ｈ３＜ｅ４＜ｆ４＜ｇ４＜ｈ４である。例えば、図２（ａ）に示した複数の画素回路１０が全ての画素回路１０であるとすれば、ｅ１＝１、ｆ１＝２、ｇ１＝３、ｈ１＝４、ｅ２＝５、ｆ２＝６、ｇ２＝７、ｈ２＝８、ｈ５＝Ｋ＝２０である。説明の上では、第ｅ１～ｈ５行のそれぞれの行は隣接しているものとして説明する。列が隣接している場合、ｆ１＝１＋ｅ１、ｇ１＝１＋ｆ１、ｈ１＝１＋ｇ１であり、ｅ２＝１＋ｈ４、ｅ３＝１＋ｈ２、ｅ４＝１＋ｈ３、ｅ５＝１＋ｈ４である。しかし、２つの列の間に図示しない列があることを否定するものではない。
以降の説明では、第α行かつ第β行の画素回路１０を画素回路１０（α、β）と表現する。なお、画素回路１０の行と列が成す角度は９０度に限らず、６０～１２０度であってもよく、平行四辺形状に行列をなしていてもよい。
同一列の画素回路１０の２つ以上の画素回路１０が信号線１４へ共通に接続されている。信号線１４は、同一列の画素回路１０が並ぶ方向に沿って延びている。例えば、第ｅ１列の画素回路１０（ａ１、ｅ１）、１０（ｂ１、ｅ１）、１０（ｃ１、ｅ１）、１０（ｄ１、ｅ１）は、共通の信号線１４に接続されている。同一列の画素回路１０の全ての画素回路１０が１本の信号線１４に共通に接続されてもよいが、同一列の画素回路１０の２つ以上の画素回路１０が共通に接続される信号線１４は複数本あってもよい。例えば、第ｅ１列の画素回路１０（ａ２、ｅ１）、１０（ｂ２、ｅ１）、１０（ｃ２、ｅ１）、１０（ｄ２、ｅ１）は、画素回路１０（ａ１、ｅ１）が接続された信号線１４とは別の信号線１４に共通に接続されてもよい。複数の信号線１４に接続された複数の画素回路１０は、信号線１４に読み出すべき画素回路１０から順番に選択されて、それぞれ読み出される。同一列の画素回路１０からの信号を、複数の信号線１４で並行して読み出すことで、信号の読出しを高速化できる。
図２（ｂ）は、チップ２におけるＴ行かつＵ列の行列状に配された複数の電気回路２０の配置を示している。ここで、Ｔ＜Ｊであり、Ｕ＜Ｋである。実用的には、Ｔ≧１０、Ｕ≧１０であり、より好ましくは、Ｔ≦１０００、Ｕ≦１０００である。電気回路２０のＴ行は、第ｐ行、第ｑ行、第ｒ行、第ｓ行をこの順で含む。すなわち、ｐ、ｑ、ｒ、ｓは正の整数でありｐ＜ｑ＜ｒ＜ｓである。例えば、図２（ｂ）に示した複数の電気回路２０が全ての電気回路２０であるとすれば、ｐ＝１、ｑ＝２、ｒ＝３、ｓ＝Ｔ＝４である。説明の上では、第ｐ～ｓ行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、ｑ＝１＋ｐ、ｒ＝１＋ｑ、ｓ＝１＋ｒである。しかし、２つの行の間に図示しない行があることを否定するものではない。
電気回路２０のＵ列は、第ｖ列、第ｗ列、第ｘ列、第ｙ列、第ｚ列をこの順で含む。すなわち、ｖ、ｗ、ｘ、ｙ、ｚは正の整数でありｖ＜ｗ＜ｘ＜ｙ＜ｚである。例えば、図２（ｂ）に示した複数の電気回路２０が全ての電気回路２０であるとすれば、ｖ＝１、ｗ＝２、ｘ＝３、ｙ＝４、ｚ＝Ｕ＝５である。説明の上では、第ｖ～ｚ列のそれぞれの列は隣接しているものとして説明する。列が隣接している場合、ｗ＝１＋ｖ、ｘ＝１＋ｗ、ｙ＝１＋ｘ、ｚ＝１＋ｙである。しかし、２つの列の間に図示しない列があることを否定するものではない。
以降の説明では、第γ行かつ第δ列の電気回路２０を電気回路２０（γ、δ）と表現する。なお、電気回路２０の行と列が成す角度は９０度に限らず、６０～１２０度であってもよく、平行四辺形状に行列をなしていてもよい。
チップ１とチップ２とが積層された状態において、電気回路２０の行が並ぶ方向が画素回路１０の行が並ぶ方向に沿っていることが好ましい。同様に、電気回路２０の列が並ぶ方向が画素回路１０の列が並ぶ方向に沿っていることが好ましい。このようにすることで、画素回路１０と電気回路２０との間の配線経路が不必要に長くなることを抑制できる。例えば電気回路２０の行が並ぶ方向と画素回路１０の行が並ぶ方向とが成す角度は－３０～＋３０度であり、典型的には０度である。電気回路２０の行が並ぶ方向と画素回路１０の行が並ぶ方向とを直交させることは、画素回路１０と電気回路２０との間の配線経路が不必要に長くなるため、避けることが好ましい。
第ｖ列の電気回路２０は、第ｐ行の電気回路２０（ｐ、ｖ）、第ｑ行の電気回路２０（ｑ、ｖ）、第ｒ行の電気回路２０（ｒ、ｖ）、第ｓ行の電気回路２０（ｓ、ｖ）を含む。第ｗ列の電気回路２０は、第ｐ行の電気回路２０（ｐ、ｗ）、第ｑ行の電気回路２０（ｑ、ｗ）、第ｒ行の電気回路２０（ｒ、ｗ）、第ｓ行の電気回路２０（ｓ、ｗ）を含む。
複数の画素回路１０のそれぞれは、複数の電気回路２０の何れかに接続されている。配線構造１２には、複数の導電部（不図示）が設けられており、配線構造２２には、複数の導電部が設けられている。配線構造１２の導電部と配線構造２２の導電部とが接合されることで、複数の画素回路１０のそれぞれは、配線構造１２の導電部と配線構造２２の導電部を介して複数の電気回路２０と電気的に接続される。
同一の電気回路２０に接続される画素回路１０の集合を画素グループ１５と称する。本例では、画素グループ１５は、Ｊ個の画素回路１０からなる。１つの画素グループ１５には、当該１つの画素グループ１５に所属する全ての画素回路１０が同一の電気回路２０に接続される。そして、当該同一の電気回路２０には、当該画素グループ１５以外の画素グループ１５に含まれる画素回路１０は接続されない。本実施形態では、同一列の画素回路１０の複数の画素回路１０が画素グループ１５を構成する。本例では、１つの画素グループ１５には同一列の全ての画素回路１０が属する。例えば、第ｅ１列の全ての画素回路１０は画素グループ１５ｅ１に属する。図２（ａ）には、第β列の画素回路１０で構成される画素グループ１５を画素グループ１５βと表現している（βはｅ１、ｆ１、ｅ２などである）。
図２（ｂ）には、電気回路２０の各々が、電気回路２０に対応する複数の画素グループ１５のうちのどの画素グループ１５に接続されるかを示している。例えば、電気回路２０（ｐ、ｖ）は画素グループ１５ｅ１に接続されており、電気回路２０（ｑ、ｖ）は画素グループ１５ｆ１に接続されている。電気回路２０（ｒ、ｖ）は画素グループ１５ｇ１に接続されており、電気回路２０（ｓ、ｖ）は画素グループ１５ｈ１に接続されている。例えば、電気回路２０（ｐ、ｗ）は画素グループ１５ｅ２に接続されており、電気回路２０（ｑ、ｗ）は画素グループ１５ｆ２に接続されている。電気回路２０（ｒ、ｗ）は画素グループ１５ｇ２に接続されており、電気回路２０（ｓ、ｗ）は画素グループ１５ｈ２に接続されている。例えば、電気回路２０（ｐ、ｘ）は画素グループ１５ｅ３に接続されており、電気回路２０（ｑ、ｘ）は画素グループ１５ｆ３に接続されている。電気回路２０（ｒ、ｘ）は画素グループ１５ｇ３に接続されており、電気回路２０（ｓ、ｘ）は画素グループ１５ｈ３に接続されている。
図２（ａ）、図２（ｂ）に示す例では、同一列の画素回路１０の全ての画素回路１０が同一の画素グループ１５に属する。そのため、第ｅ１列の全ての画素回路１０は電気回路２０（ｐ、ｖ）に接続され、第ｆ１列の全ての画素回路１０は電気回路２０（ｑ、ｖ）に接続されている。第ｇ１列の全ての画素回路１０は電気回路２０（ｒ、ｖ）に接続され、第ｈ１列の全ての画素回路１０は電気回路２０（ｓ、ｖ）に接続されている。第ｅ２列の全ての画素回路１０は電気回路２０（ｐ、ｗ）に接続され、第ｆ２列の全ての画素回路１０は電気回路２０（ｑ、ｗ）に接続されている。第ｇ２列の全ての画素回路１０は電気回路２０（ｒ、ｗ）に接続され、第ｈ２列の全ての画素回路１０は電気回路２０（ｓ、ｗ）に接続されている。第ｅ３列の全ての画素回路１０は電気回路２０（ｐ、ｘ）に接続され、第ｆ３列の全ての画素回路１０は電気回路２０（ｑ、ｘ）に接続されている。第ｇ３列の全ての画素回路１０は電気回路２０（ｒ、ｘ）に接続され、第ｈ３列の全ての画素回路１０は電気回路２０（ｓ、ｘ）に接続されている。
本実施形態では、ｅ１＜ｆ１＜ｇ１＜ｈ１、ｐ＜ｑ＜ｒ＜ｓであることから、電気回路２０の列番が同じ場合には、画素回路１０の列番が大きくなるほど、接続される電気回路２０の行番が大きくなる。
ｈ１＜ｅ２であることから、画素回路１０の列番が大きくなる（第ｈ１列から第ｅ２列になる）と、接続される電気回路２０の列番が変わる（第ｖ列から第ｗ列になる）。同一列の電気回路２０に割り当てられる画素回路１０の列数はｅ２－ｅ１であり、これが同一列に含まれる電気回路２０の行数Ｔに等しくなる（Ｔ＝ｅ２－ｅ１）。換言すれば、Ｔに等しい画素回路１０の列数毎に、接続される電気回路２０の列が変わるのである。
本実施形態では、同一行（例えば第ｐ行）かつ近接列（例えば第ｖ行と第ｗ行）の電気回路２０がそれぞれ接続された２つの画素回路１０（例えば第ｅ１列と第ｅ２）の間にはＴ－１列分の画素回路１０が存在する。 また、Ｋ列の画素回路１０が列毎にいずれかの電気回路２０に割り当てられる。そのため、Ｔ×Ｕ＝Ｋとなりうる。信号処理の並列度を高めるためには、Ｊ≦Ｋとすることが好ましいため、Ｊ≦Ｔ×Ｕとなる。また、Ｔ＜Ｊ、Ｕ＜Ｋであるから、Ｔ×Ｕ＜Ｊ×Ｋである。よって、Ｔ×Ｕ－Ｋ＜Ｊ×Ｋ－Ｔ×Ｕを満たす。これを変形すると、Ｔ×Ｕ＜（Ｊ＋１）×Ｋ／２となり、Ｊ＋１≒Ｊであるから、Ｔ×Ｕ＜Ｊ×Ｋ／２となる。よって、本実施形態の接続方法を採用する場合には、Ｊ≦Ｔ×Ｕ＜Ｊ×Ｋ／２を満足することが好ましい。
図３には、画素回路１０と電気回路２０の平面的な位置関係を示している。図３では、複数の画素回路１０を構成する複数の半導体素子１００と、複数の電気回路２０を構成する複数の半導体素子２００と、を示している。なお、半導体素子１００のうちの特定の半導体素子を半導体素子１０１～１０６で示し、半導体素子２００のうちの特定の半導体素子を半導体素子２０１～２０６で示している。複数の半導体素子１００の各々は、接続部３００を介して、複数の半導体素子２００の何れかに電気的に接続されている。複数の接続部３００のうちの半導体素子１０１～１０６と半導体素子２０１～２０６とを接続する特定の接続部を接続部３０１～３０６で示している。
図３から理解されるように、半導体素子１００と、この半導体素子１００に接続部３００を介して接続される半導体素子２００との平面視における位置関係は、電気回路２０毎に異なる。より詳細に説明する。半導体素子２０１は、複数の電気回路２０のうちの電気回路２０（ｐ、ｖ）を構成する。この半導体素子２０１が、配線構造１２および配線構造２２で構成された接続部３０１を介して複数の画素回路１０を構成する複数の半導体素子１００の少なくとも半導体素子１０１へ電気的に接続されている。半導体素子２０３が、複数の電気回路２０のうちの電気回路２０（ｓ、ｖ）を構成する。この半導体素子２０３が、配線構造１２および配線構造２２で構成された接続部３０３を介して複数の画素回路１０を構成する複数の半導体素子１００の少なくとも半導体素子１０１へ電気的に接続されている。半導体素子２０１から、複数の画素回路１０を構成する複数の半導体素子１００のうち接続部３０１に接続された半導体素子２０１までの最短の距離をＤ１（不図示）とする。半導体素子２０３から、複数の画素回路１０を構成する複数の半導体素子１００のうち接続部３０３に接続された半導体素子１０３までの最短の距離をＤ３（不図示）とする。距離Ｄ３は距離Ｄ１よりも大きくなっている（Ｄ１＜Ｄ３）。ここでいう距離とは直線距離のことを意味する。なお、接続部３０１には画素回路１０（ｃ１、ｅ１）の半導体素子１００も接続されているが、この半導体素子１００は半導体素子２０１からの最短の距離に位置する半導体素子１００ではない。同様に、例えば、半導体素子１０２と半導体素子２０２との距離は、半導体素子１０４と半導体素子２０４との距離と異なる。半導体素子１０５と半導体素子２０５との距離は、距離Ｄ１と距離Ｄ３との間の値である。
図３の太線は、半導体素子１００と半導体素子２００との間の配線経路を示している。半導体素子１００と半導体素子２００とを接続する配線経路は、半導体素子１００と接続部３００とを接続する配線経路と、接続部３００と半導体素子２００とを接続する配線経路とに区別することができる。
図３に示した、半導体素子１００と半導体素子２００の間の接続部３００を介した配線経路は、実際の配線経路の長さの大小関係を模式的に示している。第ｖ列の電気回路２０（ｐ、ｖ）、２０（ｒ、ｖ）、２０（ｓ、ｖ）と、この第ｖ列の電気回路２０（ｐ、ｖ）、２０（ｒ、ｖ）、２０（ｓ、ｖ）に接続された画素回路１０との間の配線経路に注目する。１つの半導体素子１００と１つの半導体素子２００との間の最短の配線経路の長さは、画素回路１０毎および／または電気回路２０毎に互いに異なっている。図３には、画素回路１０（ａ１、ｅ１）の半導体素子１０１と電気回路２０（ｐ、ｖ）の半導体素子２０１との間の最短の配線経路の長さＬ１を示している。
なお、半導体素子２０１には、信号線１４ａを介して、画素回路１０（ｃ１、ｅ１）の半導体素子１００も接続されている。しかし、画素回路１０（ａ１、ｅ１）の半導体素子１００と半導体素子２０１との間の配線経路は、画素回路１０（ａ１、ｅ１）の半導体素子１０１と電気回路２０（ｐ、ｖ）の半導体素子２０１との間の配線経路よりも長い。そのため、画素回路１０（ｃ１、ｅ１）の半導体素子１００と半導体素子２０１との間の配線経路は、画素回路１０の半導体素子１００と半導体素子２０１との間の最短の配線経路ではない。以降の説明では、他の配線経路についても、同様にして最短の配線経路を特定する。
図３には、画素回路１０（ａ４、ｅ１）の半導体素子１０２と電気回路２０（ｐ、ｖ）の半導体素子２０２との間の最短の配線経路の長さＬ２を示している。画素回路１０（ｄ１、ｈ１）の半導体素子１０３と電気回路２０（ｓ、ｖ）の半導体素子２０３との間の最短の配線経路の長さＬ３を示している。画素回路１０（ｄ１、ｈ１）の半導体素子１０４と電気回路２０（ｓ、ｖ）の半導体素子２０４との間の最短の配線経路の長さＬ４を示している。
長さＬ３および長さＬ４は、長さＬ１および長さＬ２よりも大きい（Ｌ１、Ｌ２＜Ｌ３、Ｌ４）。このように、画素回路１０と電気回路２０との間の配線経路の長さを電気回路２０毎に異ならせることで、画素回路１０のレイアウトと電気回路２０のレイアウトの自由度を高めている。特に、より長い配線経路を採用することで、画素回路１０の半導体素子１００から離れた位置に、電気回路２０の半導体素子２００を配置できる。そのため、より長い配線経路は画素回路１０のレイアウトと電気回路２０のレイアウトの自由度を高めることに大いに貢献している。
配線経路の長さを異ならせる以外の方法もある。例えば、電気回路２０の中のレイアウトを電気回路２０毎に変えて、電気回路２０毎に半導体素子２００の位置を異ならせることができる。しかし、そうすると、電気回路２０毎の特性が大きく異なってしまうことが懸念される。また、数１０～数１０００に及ぶ電気回路２０を個別に設計することは、設計コストや設計期間の面でもデメリットがある。また、電気回路２０を画素回路１０の列毎にずらす手法が考えられるが、複数の電気回路２０を共通に接続するためのグローバル配線が複雑化、長大化するため、それほどの効果は見られない。本実施形態のように、画素回路１０の半導体素子１００の位置と電気回路２０の半導体素子２００の位置との平面的な違いを、ローカル配線で補償することが好都合である。
長さＬ２は長さＬ１よりも小さい（Ｌ２＜Ｌ１）。また、長さＬ４は長さＬ３よりも大きい（Ｌ３＜Ｌ４）。このように、画素回路１０と電気回路２０との間の配線経路の長さを画素回路１０毎に異ならせることで、画素回路１０のレイアウトと電気回路２０のレイアウトの自由度を高めている。特に、より長い配線経路を採用することで、画素回路１０の半導体素子１００から離れた位置に、電気回路２０の半導体素子２００を配置できる。そのため、より長い配線経路は画素回路１０のレイアウトと電気回路２０のレイアウトの自由度を高めることに大いに貢献している。
図３には、画素回路１０（ｃ１、ｇ１）の半導体素子１０５と電気回路２０（ｒ、ｖ）の半導体素子２０５との間の最短の配線経路の長さＬ５を示している。また、画素回路１０（ｃ４、ｇ１）の半導体素子１０６と電気回路２０（ｒ、ｖ）の半導体素子２０６との間の最短の配線経路の長さＬ６を示している。長さＬ５、Ｌ６は、長さＬ１、Ｌ２と長さＬ３、Ｌ４との間の長さである（Ｌ１、Ｌ２＜Ｌ５、Ｌ６＜Ｌ３、Ｌ４）。このように、配線経路の長さを３種類以上にすることで、隣接する電気回路２０同士での、配線経路の長さの違いに起因する電気特性の違いを低減することができる。また、電気回路２０の電気特性の違いを信号処理により補正する場合に、行が進むにつれて配線経路が長くなるようにしておけば、補正のアルゴリズムを簡略化することができる。
ここまで、第ｖ列の電気回路２０に関して説明したが、図３から理解できるように、第ｗ列、第ｘ列の電気回路２０の配線経路についても同様である。
ここで、配線経路について、より詳細に説明する。図４は、半導体装置ＡＰＲの断面図である。配線構造１２は５層（Ｍ層）の配線層を含む。５層（Ｍ層）の配線層は、半導体層１１から、１番目の配線層１２１、２番目（ｍ番目）の配線層１２２、３番目（ｍ＋ν番目；ｍ＜ｍ＋ν＜ｍ＋μ）の配線層１２３、４番目（ｍ＋μ番目；ｍ＋μ＞ｍ）の配線層１２４、５番目（Ｍ番目）の配線層１２５である。
配線構造２２は６層（Ｎ層）の配線層を含む。６層（Ｎ層）の配線層は、半導体層２１から、１番目の配線層２２１、２番目の配線層２２２、３番目（ｎ番目）の配線層２２３、４番目（Ｎ－２番目）の配線層２２４、５番目（Ｎ－１番目の配線層２２５、６番目（Ｎ番目）の配線層２２５を含む。
導電部１３１、１３３は、配線構造１２の半導体層１１からＭ番目の配線層１２５に含まれ、配線構造１２によって複数の画素回路１０のうちの任意の画素回路１０（α、β）に接続されている。導電部２３１、２３３は、配線構造２２の半導体層２１からＮ番目の配線層２２６に含まれ、配線構造２２によって複数の電気回路２０のうちの任意の電気回路２０（γ、δ）に接続されている。導電部１３１と導電部２３１とが電気的に接続されており、導電部１３３と導電部２３３とが電気的に接続されている。導電部１３１と導電部２３１とを合わせたものが接続部３０１であり、導電部１３３と導電部２３３とを合わせたものが接続部３０３である。他の接続部３００も同様に、配線構造１２の導電部と、配線構造２２の導電部とが電気的に接続されたものである。本実施形態では、チップ１とチップ２は接合面３０で接合されている。具体的には、導電部１３１、１３３と導電部２３１、２３３はそれぞれ銅を主成分としており、導電部１３１の銅と導電部２３１の銅とが接合面３０で接合しており、導電部１３３の銅と導電部２３３の銅とが接合面３０で接合している。導電部１３１、１３３はそれぞれ配線構造１２の層間絶縁膜に設けられた凹部に埋め込まれており、ダマシン構造（本例ではデュアルダマシン構造）を有している。導電部２３１、２３３はそれぞれ配線構造２２の層間絶縁膜に設けられた凹部に埋め込まれており、ダマシン構造（本例ではデュアルダマシン構造）を有している。導電部１３１、１３３と導電部２３１、２３３とが接合しているだけでなく、導電部１３１、１３３が埋め込まれた層間絶縁膜と、導電部２３１、２３３が埋め込まれた層間絶縁膜も互いに接合面３０で接合している。本例では、接合面３０で、導電部１３１、１３３は導電部２３１、２３３が埋め込まれた層間絶縁膜に面している。導電部１３１と導電部２３１とが接合のために接触している場合には、接続部３０１の位置を、導電部１３１と導電部２３１との接合面３０における位置に当てはめることもできる。導電部１３３と導電部２３３とが接合のために接触している場合には、接続部３０３の位置を、導電部１３３と導電部２３３との接合面３０おける位置に当てはめることもできる。なお、Ｍ層目の配線層１２５とＮ層目の配線層２２６とが接しない場合、Ｍ層目の配線層１２５とＮ層目の配線層２２６との間に、画素回路１０と電気回路２０のどちらも構成しない配線層を配置することもできる。
この他の形態としては、導電部１３１と導電部２３１との間と、導電部１３３と導電部２３３との間と、にそれぞれ配置したバンプを介して導電部１３１、１３３と導電部２３１、２３３とを電気的に接続することができる。また、別の形態としては、半導体層２１を貫通する貫通電極を用いて導電部１３１、１３３と導電部２３１、２３３とを接続することができる。いずれの接続形態においても、導電部１３１および導電部２３１は、半導体層１１と電気回路２０（ｐ、ｖ）との間に位置している。また、導電部１３３および導電部２３３は、半導体層１１と電気回路２０（ｓ、ｖ）との間に位置している。
図３に示すように、接続部３００の相対的な位置関係は、電気回路２０毎に同様になっている。例えば、複数の電気回路２０に含まれる接続部３０１～３０６が並ぶ方向は、画素回路１０の行が並ぶ方向および列が並ぶ方向に沿っており、電気回路２０の行が並ぶ方向および列が並ぶ方向にも沿っている。上述したように、接続部３００を構成する導電部がダマシン構造を有する場合、接続部の形成にはＣＭＰ法が用いられる。ＣＭＰ（機械化学研磨）法による研磨ムラを低減するためには、複数の接続部３００はできる限り均等にチップ１、２の接合面３０に配置することが望ましい。そのため、本例では接続部３００の位置を行や列に沿って配置しているのである。
半導体素子１００、２００は、例えばソース／ドレインとゲートを有するトランジスタであるが、ダイオードでもよい。半導体素子１００、２００の導電部１３１、１３３が接続する部分は、半導体素子１００、２００のソース／ドレインでもよいし、ゲートであってもよい。また、半導体素子１００、２００はＭＩＳ型の容量素子や、多結晶シリコンや単結晶シリコンからなる抵抗素子であってもよい。
電気回路２０に用いられるトランジスタは、コバルトシリサイドやニッケルシリサイドなどのシリサイド層を有していてもよい。また、ゲート電極はメタルゲートであってもよく、ゲート絶縁膜はｈｉｇｈ－ｋ絶縁膜であってもよい。電気回路２０に用いられるトランジスタは、プレーナ型のＭＯＳＦＥＴでもよいが、Ｆｉｎ－ＦＥＴでもよい。半導体層２１に設けられたトランジスタのゲート絶縁膜の厚さは複数種類あってもよい。厚いゲート絶縁膜を有するトランジスタは電源系やアナログ系などの高耐圧性が要求される回路に用いられ、薄いゲート絶縁膜を有するトランジスタはデジタル系などの高速性が要求される回路に用いられる。配線層１２５、２２６の層間絶縁膜は酸化シリコン層や窒化シリコン層、炭化シリコン層の単層膜あるいはこれらの複層膜であることが好ましい。配線層１２２、１２３、１２４や配線層２２２、２２３、２２４、２２５の層間絶縁膜にはｌｏｗ－ｋ絶縁層を用いることができる。導電部１３１、１３３、２３１、２３２を含む配線層１２５、２２６の層間絶縁膜の酸化シリコン層の炭素濃度は、配線層１２２、１２３、１２４や配線層２２２、２２３、２２４、２２５の層間絶縁膜酸化シリコンの炭素濃度よりも低いことが好ましい。このようにすると、チップ１，２間の接合強度を高めることができる。
半導体層１１には画素回路１０に含まれるフォトダイオードなどの光電変換部（不図示）が設けられている。図４に示すように、半導体層１１の上であって、半導体層１１に対して配線構造１２側とは反対側には、カラーフィルタアレイ１７および／またはマイクロレンズアレイ１８を含む光学構造１９が設けられている。そのため、半導体層１１は、いわゆる裏面照射型の構造となっている。半導体層１１の厚さは例えば１～１０μｍであり、厚さが例えば５０～８００μｍである半導体層２１よりも薄くなっている。
導電部２３１から複数の画素回路１０を構成する複数の半導体素子１００までの最短の配線経路の長さが長さＬ１１である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子１０１までの配線経路である。導電部１３１から複数の電気回路２０を構成する複数の半導体素子２００までの最短の配線経路の長さが長さＬ１２である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子２０１までの配線経路である。上述した長さＬ１はＬ１１とＬ１２との和（Ｌ１＝Ｌ１１＋Ｌ１２）におおむね相当する。導電部２３３から複数の画素回路１０を構成する複数の半導体素子１００までの最短の配線経路の長さが長さＬ３１である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子１０３までの配線経路である。導電部１３３から複数の電気回路２０を構成する複数の半導体素子２００までの最短の配線経路の長さが長さＬ３２である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子２０３までの配線経路である。上述した長さＬ３はＬ３１とＬ３２との和（Ｌ３＝Ｌ３１＋Ｌ３２）におおむね相当する。
なお、長さＬ１１の算定の始点を導電部２３１とし、長さＬ１２の算定の始点を導電部１３１とすることで、配線経路の長さには、導電部１３１と導電部１３３との間の接続距離が重複して含まれ得る。しかし、配線経路の長さの比較においては、導電部１３１と導電部１３３との間の接続距離を相殺することができる。なお、本例においては導電部１３１、１３３と導電部２３１、２３３との間の接続距離は０であるため、この重複の影響はない。重複の影響が有る場合は、導電部１３１、１３３と導電部２３１、２３３との間にバンプ等の他の導電部材が介在する場合である。
互いに接続された導電部１３１と導電部２３１に関し、導電部２３１から半導体素子１００までの配線経路の長さＬ１１は、導電部１３１から半導体素子２００までの配線経路の長さＬ１２よりも大きい（Ｌ１１＞Ｌ１２）。同様に、互いに接続された導電部１３３と導電部２３３に関し、導電部２３３から半導体素子１００までの配線経路の長さＬ３１は、導電部１３３から半導体素子２００までの配線経路の長さＬ３２よりも大きい（Ｌ３１＞Ｌ３２）。なお、長さＬ２については、接続部３０２から半導体素子１０２までの配線経路の長さが接続部３０２から半導体素子２０２までの配線経路の長さ以下である。さらに、本例では、長さＬ３１が長さＬ１２よりも大きい（Ｌ１２＜Ｌ３１）。長さＬ１１が長さＬ３２よりも大きい（Ｌ３２＜Ｌ１１）。
このように、接続部３００からの配線経路の長さを、接続部３００に対して配線構造２２側よりも、配線構造１２側で大きくすることが好ましい。具体的には、配線経路を延長するための配線を配線構造１２に設ければよい。配線経路を延長することで、配線に混入するノイズが増大しうる。しかし、配線経路を延長するための配線を配線構造１２に設け、配線経路を配線構造２２側で長くすることで、ノイズ源となる電気回路２０から離すことができる。これにより、半導体素子１００と半導体素子２００との間の配線経路に生じるノイズを抑制できる。
また、電気回路２０毎の特性のばらつきを低減するためには、電気回路２０毎の半導体素子２００の位置関係のばらつきを小さくすることが好ましい。電気回路２０毎の半導体素子２００の位置関係のばらつきが大きくなれば、その分、電気回路２０内のレイアウトが異なり、レイアウトの違いによる特性のばらつきが大きくなるからである。本例では、電気回路２０における半導体素子２００の位置関係は、電気回路２０毎に同じである。そして、接続部３００から半導体素子２００までの配線経路はできるだけ短くなっている。本例では、長さＬ３１が長さＬ１２よりも大きい（Ｌ１２＜Ｌ３１）。長さＬ１１が長さＬ３２よりも大きい（Ｌ３２＜Ｌ１１）。さらに、長さＬ１２と長さＬ３２は等しい（Ｌ１２＝Ｌ３２）。このようにすれば、接続部３００から半導体素子２００までの配線経路の長さによる、電気回路２０の特性ばらつきを低減できるため、好ましい。画素回路１０と電気回路２０の配線経路を異ならせるために、チップ１側の配線経路を接続部３００毎に異ならせ、さらにチップ２側の配線経路も接続部３００毎に異ならせると、配線経路のバラツキが大きくなったり、設計負荷が大きくなったりする要因になる。チップ１側とチップ２側の配線経路の一方は極力単純に、接続部３００毎に大きく異ならないようにすることが、性能向上の面で好適であるし、設計負荷の面でも好適である。
配線経路を延長するための配線は、配線構造１２と配線構造２２のうち、配線層数が小さい方の配線構造に含まれることが好ましい。配線経路を延長するための配線層を設けた結果、配線構造１２と配線構造２２の配線層数が同じとなってもよい。配線経路を延長するための配線層が、配線構造１２と配線構造２２のうち、配線層数が大きい方の配線構造に含まれると、歩留まりが低下したりコストが増大したりする可能性が高くなるためである。配線構造１２と配線構造２２のうち、配線層数が少ない方の配線構造であれば、配線経路を延長するための配線を配置しても、歩留まりの低下やコストの増大を抑制できる。
これらの点を総合すると、Ｌ１２＜Ｌ１１とし、Ｌ３２＜Ｌ３１とする場合には、配線構造１２の配線層数（Ｍ）は、配線構造２２の配線層数（Ｎ）以下であること（Ｍ≦Ｎ）が好ましい。配線構造１２の配線層数（Ｍ）は、配線構造２２の配線層数（Ｎ）よりも小さいこと（Ｍ＜Ｎ）が好ましい。
図４に示す形態では、複数の画素回路のうちの２つ以上の画素回路が共通に接続された共通線４２１、４２２、４２３、４２４は、２番目（ｍ番目）の配線層１２２に含まれている。共通線４２１、４２２、４２３、４２４の各々には、それぞれ異なる行の複数の画素回路１０が接続される。共通線４２１は例えば信号線１４ａに含まれ、共通線４２２は例えば信号線１４ｄに含まれる。共通線４２１、４２２、４２３、４２４はそれぞれ同一列の画素回路１０が並ぶ方向に沿って延びる。図４には、共通線４２１、４２３と導電部１３１、１３３とを接続する延長線４４１、４４３を示している。延長線４４１、４４３は、共通線４２１、４２３と導電部１３１、１３３との間の配線経路を延長するために設けられた配線である。延長線４４１、４４３の配線長が、長さＬ１１、Ｌ１３の大半、さらには、長さＬ１、Ｌ３の大半を担いうる。図４に示す形態では、延長線４４１、４４３は、４番目（ｍ＋μ番目；ｍ＋μ＞ｍ）の配線層１２４に含まれている。配線経路を延長するための延長線４４１、４４３は低抵抗であることが好ましいため、配線の幅を太くしやすい、より上層の配線層に設けることが好ましい。
延長線４４１、４４３と共通線４２２、４２４との間には、シールド線４３１、４３２、４３３が配されている。シールド線４３１、４３２、４３３は、接地電位や電源電位などの固定電位が供給された配線である。シールド線４３１、４３２、４３３は、延長線４４１、４４３を含む４番目（ｍ＋μ番目；ｍ＋μ＞ｍ）の配線層１２４と、共通線４２２、４２４を含む２番目（ｍ番目）の配線層１２２との間に位置する。シールド線４３１、４３２、４３３は、３番目（ｍ＋ν番目；ｍ＜ｍ＋ν＜ｍ＋μ）の配線層１２３に含まれる。共通線４２１と共通線４２２は別々の信号を伝送する。そのため、共通線４２１に接続された延長線４４１が共通線４２２に近接（例えば交差）すると、共通線４２１の信号と共通線４２２の信号との間でクロストークが生じ得る。そこで、延長線４４１と共通線４２２との間に、固定電位が供給されたシールド線４３１を配置することで、クロストークを抑制できる。同様に、シールド線４３３は、共通線４２３に接続された延長線４４３と共通線４２４との間に配され、共通線４２３の信号と共通線４２４の信号とのクロストークを抑制できる。
（第２実施形態）
図５を用いて第２実施形態を説明するが、第１実施形態と同じである点については省略する。例えば、接続部３０３を介した半導体素子１０３と半導体素子２０３との間の配線経路の長さＬ３は、接続部３０１を介した半導体素子１０１と半導体素子２０１との間の配線経路の長さＬ１よりも大きい点で同じである。
第１実施形態では、接続部３００から半導体素子２００までの配線経路の長さ（例えば長さＬ１２、Ｌ３２）を電気回路２０毎に同じにした（Ｌ１２＝Ｌ３２）。これに対し、第２実施形態は、長さＬ１２、Ｌ３２を電気回路２０毎に異ならせている。例えば、長さＬ３２は長さＬ１２より大きい（Ｌ１２＜Ｌ３２）。このようにすることで、接続部３００を、半導体素子２００の位置に制限されずに、適切な位置に配置することが可能となる。その結果、電気回路２０の特性のばらつきを低減できる。また、接続部３００の位置を最適化することで、接続部３００における接合ムラを低減できるため、接続部３００の接続の信頼性を向上できる。
本実施形態では、第１実施形態と同様に、接続部３０１を介した半導体素子１０１と半導体素子２０１との間の配線経路については長さＬ１１が長さＬ１２よりも大きい（Ｌ１２＜Ｌ１１）。そのため、延長線４４１を配線構造１２に配置すればよい。一方、第１実施形態とは異なり、接続部３０３を介した半導体素子１０３と半導体素子２０３との間の配線経路については、長さＬ３２が長さＬ３１よりも大きい（Ｌ３１＜Ｌ３２）。そのため、延長線４４３だけでなく、配線構造２２にも延長線が追加される。
第１実施形態や第２実施形態に適用できる、画素回路１０と電気回路２０の接続の他の例として、電気回路２０の一部の列では、画素回路１０の列番が大きくなるほど、接続される電気回路２０の行番が小さくなるようにしてもよい。例えば、第ｅ２列の画素回路１０を電気回路（ｓ、ｗ）に接続し、第ｈ２列の画素回路１０を電気回路（ｐ、ｗ）に接続してもよい。そして、第ｆ２列の画素回路１０を電気回路（ｒ、ｗ）に接続し、第ｇ２列の画素回路１０を電気回路（ｑ、ｗ）に接続してもよい。このようにすると、画素回路１０の隣接する列（第ｈ１列と第ｅ２列）の画素回路１０がそれぞれ接続された、同一行の電気回路２０（ｓ、ｖ）と電気回路２０（ｓ、ｗ）とが隣接する。このようにすると、画素回路１０の隣接する列の信号処理を、特性差の小さな電気回路２０でそれぞれ処理できるので、隣接する列の画素回路１０に対応する信号の出力差が小さくなる。電気回路２０の特性差には半導体素子１００と半導体素子２００との間の配線経路の長さの差が影響する。よって、近接する画素回路１０の２列については、半導体素子１００と半導体素子２００との間の配線経路の長さの差を極力小さくすることが好ましい。
（第３実施形態）
図６（ａ）を用いて第３実施形態を説明する。第３実施形態は、第１、第２実施形態と、画素回路１０と電気回路２０との接続関係が異なる。
図６（ａ）から理解されるように、本例では、複数の画素回路１０と複数の電気回路２０との接続関係は次のようになっている。第ｅ１列の画素回路１０は電気回路２０（ｐ、ｖ）に接続され、第ｈ１列の画素回路１０は電気回路２０（ｐ、ｗ）に接続されている。第ｅ２列の画素回路１０は電気回路２０（ｑ、ｖ）に接続され、第ｈ２列の画素回路１０は電気回路２０（ｑ、ｗ）に接続されている。
第１実施形態では、第ｅ１列から第ｈ１列の画素回路１０を、同じ列（第ｖ列）であって、異なる行（第ｐ行から第ｓ行）の電気回路２０に接続した。そして、第ｅ２列から第ｈ２列の画素回路１０を同じ列（第ｗ列）であって、異なる行（第ｐ行から第ｓ行）の電気回路２０に接続した。これに対して、第３実施形態では、第ｅ１列から第ｈ１列の画素回路１０を、同じ行（第ｐ行）であって、異なる列（第ｖ列、第ｗ列）の電気回路２０に接続する。そして、第ｅ２列から第ｈ２列の画素回路１０を、同じ行（第ｑ行）であって、異なる列（第ｖ列、第ｗ列）の電気回路２０に接続する。本実施形態の場合、画素回路１０の列番が大きくなると、それに従って対応する電気回路２０の列番も大きくなり、その結果、第ｈ１列の画素回路１０と第ｗ列の電気回路２０との距離が大きくなる。しかし、第１実施形態と同様に、配線経路の長さＬ１、Ｌ２、Ｌ３、Ｌ４を互いに異ならせている。そのため、このような画素回路１０と電気回路２０との接続関係を、画素回路１０の半導体素子１００や電気回路２０の半導体素子２００の配置を大幅に異ならせることなく、実現することができる。 （第４実施形態）
図６（ｂ）を用いて第４実施形態を説明する。第４実施形態は、画素回路１０と電気回路２０の接続の仕方の他の例を示している。図６（ｂ）は、画素回路１０の半導体素子１００と、電気回路２０の半導体素子２００と、接続部３００と、の位置関係およびそれらの間の配線経路の長さを模式的に示している。この場合は、１６個の半導体素子１００が１６個の接続部３００を介して、４個の半導体素子２００に接続されている。
本実施形態のように、１つの電気回路２０の中で、画素回路１０の半導体素子１００から電気回路２０の半導体素子２００までの配線経路の長さが異なっていてもよい。また、１つの電気回路２０の中で、画素回路１０の半導体素子１００から接続部３００までの配線経路の長さが異なっていてもよい。また、１つの電気回路２０の中で、接続部３００から電気回路２０の半導体素子２００までの配線経路が異なっていてもよい。
また、１つの電気回路２０の中には、半導体素子１００から半導体素子２００へ信号を伝送する配線経路と、半導体素子２００から半導体素子１００へ信号を伝送する配線経路とが混在してもよい。半導体素子１００から半導体素子２００へ伝送される信号は、例えば画素回路１０から出力された画素信号であって、電気回路２０で処理されうる。半導体素子２００から半導体素子１００へ伝送される信号は、例えば電気回路２０から出力された駆動信号であって、画素回路１０を駆動する。
本実施形態でも、第１実施形態と同様に、配線経路を延長するための延長線は配線構造１２に配置することが好ましいが、その少なくとも一部を配線構造２２に配置してもよい。
（第５実施形態）
本実施形態は、第１～４実施形態に共通の形態である。図７は、図１、図２に示した半導体装置の等価回路を示している。図７では、図２に示した画素回路１０のうち３列分の画素回路１０と、図２に示した画素回路１０のうち３個の電気回路２０を示している。
チップ１の画素回路１０は、１列の画素回路１０に対し、４本（λ本）の信号線１４ａ、１４ｂ、１４ｃ、１４ｄを有する。信号線１４ａ、１４ｂ、１４ｃ、１４ｄが、上述した共通線４２１、４２２、４２３、４２４の何れかに対応しうる。信号線１４ａ、１４ｂ、１４ｃ、１４ｄをまとめて信号線１４と総称する。第１行の画素回路１０は信号線１４ａに接続されており、第２、３、４行の画素回路１０は、順に信号線１４ｂ、１４ｃ、１４ｄに接続されている。第λ＋１行以降の画素回路１０については、第（ρ×λ＋１）行（ρは自然数）の画素回路１０は信号線１４ａに接続されている。そして、第（ρ×λ＋２）行、第（ρ×λ＋３）行、第（ρ×λ＋４）行の画素回路１０は順に信号線１４ｂ、１４ｃ、１４ｄに接続されている。１列にＪ画素がある場合には、１つの信号線１４ａにＪ／λ個の画素回路１０が共通に接続されている。画素回路１０と信号線１４との接続関係は、画素回路１０の他の列においても同様である。
互いに異なるλ本の信号線に接続され、連続して配列されたλ個の画素回路１０の集合を画素セット１６と称する。複数の画素セット１６からなり、Ｊ行（Ｊ個）の画素からなる群を、画素グループ１５と称する。画素グループ１５には、Ｊ／λ個の画素セット１６が含まれ得る。画素グループ１５の全て（Ｊ個）の画素回路１０が同一の電気回路２０に接続され、当該同一の電気回路２０には、当該画素グループ１５以外の画素グループ１５に含まれる画素回路１０は接続されない。
信号線１４の各信号線には、電流源１２０が接続されている。電流源１２０は、接続部３００を介して、信号線１４の各信号線に電流を供給する。本例の電流源１２０はチップ２に設けられているが、チップ１に設けてもよい。
信号線１４のそれぞれは、接続部３００を介して、電気回路２０に接続されている。図７の例では、第１の列の画素回路１０が接続された信号線１４は第１の電気回路２０に接続されている。第２の列の画素回路１０が接続された信号線１４は第２の電気回路２０に接続されている。第３の列の画素回路１０が接続された信号線１４は第３の電気回路２０に接続されている。
電気回路２０は、入力部２１０と主部２２０と出力部２３０を有している。入力部２１０は少なくともλ個の入力端子を有している。信号線１４に含まれるλ本の信号線１４ａ、１４ｂ、１４ｃ、１４ｄが、入力部２１０のλ個の入力端子に接続される。主部２２０は、例えば画素回路１０からの信号を処理する。そのため、主部２２０を信号処理部と称することもできる。入力部２１０は、信号線１４の信号線１４ａ、１４ｂ、１４ｃ、１４ｄを順次選択し、主部２２０は各信号線１４ａ、１４ｂ、１４ｃ、１４ｄの信号を順次処理する。出力部２３０は電気回路２０からの信号を出力する。
図７には複数の画素回路１０に対して、信号が処理される順番を０１～０８で示している。まず、不図示の走査回路によって、１つめの画素セット１６が選択される。例えば、第（ρ×λ＋１）行の画素回路１０の信号、第（ρ×λ＋２）行の画素回路１０の信号、第（ρ×λ＋３）行の画素回路１０の信号、第（ρ×λ＋４）行の画素回路１０の信号が順次処理される（順番０１～０４）。次に、不図示の走査回路によって、次の画素セット１６が選択される。すなわち、第（（ρ＋１）×λ＋１）行の画素回路１０の信号、第（（ρ＋１）×λ＋２）行の画素回路１０の信号、第（（ρ＋１）×λ＋３）行の画素回路１０の信号、第（（ρ＋１）×λ＋４）行の画素回路１０の信号が、信号線１４に読み出される。そして、入力部２１０と主部２２０によって、第（（ρ＋１）×λ＋２）行の画素回路１０の信号、第（（ρ＋１）×λ＋３）行の画素回路１０の信号、第（（ρ＋１）×λ＋４）行の画素回路１０の信号が、順次処理される（順番０５～０８）。
同一の行の画素回路１０であれば、各列の画素回路１０に対応した電気回路２０で、信号の処理が並列して行われうる。例えば、第（ρ×λ＋１）行～第（ρ×λ＋４）行の画素回路１０の信号の処理は、同一列の複数の電気回路２０で並行して行われうる。同様に、第（（ρ＋１）×λ＋１）行～第（（ρ＋１）×λ＋４）行の画素回路１０の信号の処理は、同一列の複数の電気回路２０で並行して行われうる。第（ρ×λ＋１）行～第（ρ×λ＋４）行の画素回路１０の信号の処理は、第（（ρ＋１）×λ＋１）行～第（（ρ＋１）×λ＋４）行の画素回路１０の信号の処理とは異なるタイミングで行われる。
図８は、画素回路１０の等価回路の一例を示している。画素回路１０は、フォトダイオードである光電変換素子６０１ａ、６０１ｂを有する。画素回路１０は上述した増幅素子としての増幅トランジスタ６０７を有する。１つの画素回路１０は１つの増幅素子（増幅トランジスタ６０７）に対応する。本例のように複数の光電変換素子６０１ａ、６０１ｂが増幅トランジスタ６０７を共有する場合には、１つの画素回路１０が１つの増幅トランジスタ６０７と複数の光電変換素子６０１ａ、６０１ｂを含むことになる。光電変換素子６０１ａ、６０１ｂには、不図示の１つのマイクロレンズと、カラーフィルタを透過した光が入射する。つまり、光電変換素子６０１ａに入射する光と、光電変換素子６０１ｂに入射する光の波長は実質的に同じである。上述した画素ＰＸＣは、マイクロレンズやカラーフィルタ、光電変換素子６０１ａ、６０１ｂで定義される光学的な単位である。そのため、複数の画素ＰＸＣが１つの画素回路１０に対応していてもよい。光電変換素子６０１ａは、転送トランジスタ６０３ａを介して、電荷検出部６０５に接続されている。電荷検出部６０５はフローティングディフュージョン構造を有する。また、転送トランジスタ６０３ａのゲートは、制御線６５０を介して、不図示の走査回路に接続されている。光電変換素子６０１ｂは、転送トランジスタ６０３ｂを介して、電荷検出部６０５に接続されている。また、転送トランジスタ６０３ｂのゲートは、制御線６５５を介して、不図示の走査回路に接続されている。
電荷検出部６０５は、リセットトランジスタ６０６と、増幅トランジスタ６０７のゲートに接続されている。リセットトランジスタ６０６および増幅トランジスタ６０７は、電源電圧Ｖｄｄが供給される。リセットトランジスタ６０６のゲートは、制御線６６０を介して、不図示の走査回路に接続されている。
増幅トランジスタ６０７は、選択トランジスタ６０８に接続されている。選択トランジスタ６０８のゲートは、制御線６６５を介して、不図示の垂直走査回路に接続されている。選択トランジスタ６０８は、複数の信号線１４ａ～１４ｄの何れかの信号線に接続されている。上述した実施形態における、接続部３００に接続された半導体素子１００（１０１～１０６）は、選択トランジスタ６０８であり、選択トランジスタ６０８を省略する場合には、増幅トランジスタ６０７である。
図９は、電気回路２０の等価回路の一例を示している。入力部２１０に設けられた選択回路２４０は、例えばマルチプレクサである。上述した実施形態における、接続部３００に接続された半導体素子２００（２０１～２０６）は、マルチプレクサの入力トランジスタであり得る。本例の電気回路２０は主部２２０として、逐次比較型（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）のアナログ－デジタル変換器を含みうる。選択回路２４０で選択された画素信号ＰＩＸは、入力部２１０に設けられた補助回路２５０を介して、主部２２０の比較回路２６０の反転入力端子（－）に入力される。補助回路２５０は、サンプル／ホールド回路および／または増幅回路でありうる。比較回路２６０の非反転入力端子（＋）には、参照信号ＲＥＦが入力される。参照信号ＲＥＦは信号生成回路２９０から供給される。信号生成回路２９０はデジタル－アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ－Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を含みうる。信号生成回路２９０の一部のみが行列状に配された電気回路２０に含まれ、残りの一部は、周辺エリアＪＲ（図１参照）に配されてもよい。比較回路２６０は、画素信号ＰＩＸと参照信号ＲＥＦとの大小関係の比較結果を示す比較信号ＣＭＰを出力する。比較信号ＣＭＰは記憶回路２７０に取り込まれる。記憶回路２７０はデジタルメモリである。比較回路２６０と記憶回路２７０は信号生成回路２９０からの同期信号ＣＬＫによって同期する。信号生成回路２９０は記憶回路２７０に取り込まれた信号に応じて動作することができる。記憶回路２７０にはデジタル信号ＤＩＧが保持される。出力部２３０は走査回路（不図示）によって選択される選択トランジスタを含み、走査回路によって選択された選択トランジスタがＯＮになることで、所望の電気回路２０からデータが読み出し回路（不図示）に読み出される。出力部２３０に設けられた出力回路２８０からデジタル信号（データ）が出力される。出力回路２８０は例えばセンスアンプを含みうる。出力回路２８０はパレラル－シリアル変換器や低電圧差動信号（ＬＶＤＳ：Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）などのインタフェース回路を含みうる。
第１信号レベルの参照信号ＲＥＦ１が入力され、その比較結果を示す第１比較信号ＣＭＰ１が上位ビットとしてメモリに取り込まれる。次に、第１比較信号ＣＭＰ１に基づいて第１信号レベルとは異なる第２信号レベルの参照信号ＲＥＦ２が入力され、その比較結果を示す第２比較信号ＣＭＰ２が中位ビットとしてメモリに取り込まれる。次に、第２比較信号ＣＭＰ２に基づいて第２信号レベルとは異なる第３信号レベルの参照信号ＲＥＦ３が入力され、その比較結果を示す第３比較信号ＣＭＰ３が下位ビットとしてメモリに取り込まれる。このように、複数回の比較を繰り返して、複数ビットのデジタル信号ＤＩＧを得ることができる。
なお、電気回路２０において、傾斜型のアナログ－デジタル変換を行うこともできる。その場合には、信号生成回路２９０は参照信号ＲＥＦとしてのランプ信号と、カウント信号（不図示）を生成する。比較回路２６０は、参照信号ＲＥＦと画素信号ＰＩＸとの比較結果が変わったタイミングで比較信号ＣＭＰの出力を反転させる。比較信号ＣＭＰの反転のタイミングで、記憶回路２７０がカウント信号を取り込むことで、カウント信号のカウント値に対応したデジタル信号ＤＩＧを得ることができる。
（半導体装置を備えた機器について）
図１（ａ）に示した機器ＥＱＰについて詳述する。半導体装置ＡＰＲはチップ１、２の積層体である半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学系ＯＰＴは光電変換装置としての半導体装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは半導体装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは半導体装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。
図１（ａ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。
本実施形態による半導体装置ＡＰＲは、その設計者、製造者、販売者、購入者および／または使用者に、高い価値を提供することができる。そのため、半導体装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰ価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の半導体装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また、同様の名称で異なる符号を付した構成については、第１構成、第２構成、第３構成・・・などとして区別することが可能である。
ＡＰＲ 半導体装置
１ チップ
１０ 画素回路
１１ 半導体層
１２ 配線構造
１００、１０１、１０３ 半導体素子
２ チップ
２０ 電気回路
２１ 半導体層
２２ 配線構造
２００、２０１、２０３ 半導体素子
１３１、２３１、１３３、２３３ 導電部
２３３ 導電部
Ｌ１１、Ｌ１２、Ｌ３１、Ｌ３２ 配線経路の長さ

Claims (22)

  1. 複数の画素回路がＪ行かつＫ列の行列状に配された領域を備える第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、
    前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、前記Ｋ列のうちの１つの列に配された一部の２つ以上の画素回路が接続された第１信号線および前記１つの列に配された別の一部の２つ以上の画素回路が接続された第２信号線と、を含み、
    前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、
    前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、
    前記第２配線構造が前記第１配線構造と前記第２半導体層との間に配され、
    前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記第１信号線に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第１電気回路に接続された第２導電部と、が電気的に接続されており、
    前記Ｍ番目の配線層に含まれ、前記第２信号線に接続された第３導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第２電気回路に接続された第４導電部と、が電気的に接続されており、
    前記第１チップの上面から見た平面視において、前記第１導電部、前記第２導電部、前記第３導電部、前記第４導電部は前記領域と重なる位置に配されており、
    前記第２導電部から前記第１信号線を介して前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、
    前記第４導電部から前記第２信号線を介して前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第３の長さであり、前記第３導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第４の長さであり、
    前記第３の長さと前記第４の長さとの和が、前記第１の長さと前記第２の長さとの和よりも大きいことを特徴とする半導体装置。
  2. 前記第１配線構造に設けられ、前記Ｋ列のうちの別の１つの列に配された２つ以上の画素回路が接続された第３信号線および前記別の１つの列のうちの別の一部の２つ以上の画素回路が接続された第４信号線と、をさらに含み、
    前記第１配線構造の前記Ｍ番目の配線層に含まれ、前記第３信号線に接続された第５導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第３電気回路に接続された第６導電部と、が電気的に接続されており、
    前記Ｍ番目の配線層に含まれ、前記第４信号線に接続された第７導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第４電気回路に接続された第８導電部と、が電気的に接続されており、
    前記第１チップの上面から見た平面視において、前記第５導電部、前記第６導電部、前記第７導電部、前記第８導電部は前記領域と重なる位置に配され、
    前記第６導電部から前記第３信号線を介して前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第５の長さであり、前記第５導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第６の長さであり、
    前記第８導電部から前記第４信号線を介して前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第７の長さであり、前記第７導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第８の長さであり、
    前記第７の長さと前記第８の長さとの和が、前記第５の長さと前記第６の長さとの和と、前記第１の長さと前記第２の長さとの和のそれぞれよりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第５の長さと前記第６の長さとの和が前記第３の長さと前記第４の長さとの和よりも大きいことを特徴とする請求項２に記載の半導体装置 。
  4. 前記第７の長さが前記第５の長さよりも大きいことを特徴とする請求項２または３のいずれか１項に記載の半導体装置 。
  5. 前記第６の長さが前記第７の長さよりも大きいことを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置 。
  6. 前記第３の長さが前記第１の長さよりも大きい、請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第１の長さが前記第４の長さよりも大きい、請求項１乃至６のいずれか１項に記載の半導体装置。
  8. Ｍ≦Ｎである、請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第１信号線は前記第１配線構造のうちの前記第１半導体層からｍ番目（ｍ＜Ｍ）の配線層に含まれている、請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記第１信号線と前記第１導電部とを接続する配線が、前記第１配線構造のうちの前記第１半導体層からｍ＋μ番目（ｍ＋μ＞ｍ）の配線層に含まれている、請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記第１信号線と前記第１導電部とを接続する配線と前記第１信号線との間には、固定電位が供給された配線が配されている、請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記第１導電部および前記第２導電部は、前記第１半導体層と前記第１電気回路との間に位置している、請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記複数の画素回路のうちの第ａ行かつ第ｅ１列の画素回路および第ｂ行かつ前記第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの前記第ａ行かつ第ｆ１列の画素回路および前記第ｂ行かつ前記第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ前記第ｖ列の電気回路に接続されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記複数の画素回路のうちの第ｃ行かつ第ｅ２列の画素回路および第ｄ行かつ前記第ｅ２列の画素回路は、前記複数の電気回路のうちの前記第ｐ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの前記第ｃ行かつ第ｆ２列の画素回路および前記第ｄ行かつ第ｆ２列の画素回路は、前記複数の電気回路の前記第ｑ行かつ前記第ｗ列の電気回路に接続されていることを特徴とする請求項１３に記載の半導体装置。
  15. ｅ１＜ｆ１＜ｅ２＜ｆ２であり、Ｔ＝ｅ２－ｅ１であることを特徴とする請求項１４に記載の半導体装置。
  16. 前記複数の画素回路の前記第ａ行かつ第ｇ２列の画素回路は、前記複数の電気回路の第ｒ行かつ前記第ｗ列の電気回路に接続され、
    前記複数の画素回路の前記第ａ行かつ第ｈ２列の画素回路は、前記複数の電気回路の第ｓ行かつ前記第ｗ列の電気回路に接続されていることを特徴とする請求項１４または１５に記載の半導体装置。
  17. Ｊ≦Ｔ×Ｕ＜Ｊ×Ｋ／２、１０≦Ｔ＜Ｊ、１０≦Ｕ＜Ｋである、請求項１乃至１６のいずれか１項に記載の半導体装置。
  18. 前記複数の電気回路の各々は、前記複数の画素回路のうちの２つ以上の画素回路が接続された選択回路を含む、請求項１乃至１７のいずれか１項に記載の半導体装置。
  19. 前記複数の電気回路の各々は、アナログ－デジタル変換器を含む、請求項１乃至１８のいずれか１項に記載の半導体装置。
  20. 前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、請求項１９に記載の半導体装置。
  21. 前記第１信号線および前記第２信号線が、前記１つの列が配された範囲に沿って前記Ｊ行に渡って延在して設けられていることを特徴とする請求項１乃至２０のいずれか１項に記載の半導体装置。
  22. 請求項１乃至２１のいずれか１項に記載の半導体装置を備え、
    前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報に基づいて制御される機械装置、前記半導体装置で得られた情報を表示する表示装置、および、前記半導体装置で得られた情報を記憶する記憶装置の少なくともいずれかを更に備えることを特徴とする機器。
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