JP6037878B2 - 撮像装置 - Google Patents

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Description

本発明は撮像装置に関する。
近年、デジタルスチルカメラ、カムコーダ、内視鏡に代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ（以下、ＣＣＤと称する）や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＣＭＯＳと称する）に代表される固体撮像装置が搭載されている。これらの固体撮像装置は国内外で普及しており、さらなる小型化、低消費電力化への要求が高まっている。
このような固体撮像装置、特にＣＭＯＳ型の固体撮像装置の中には、カラム部にＡＤ変換機能を内蔵した、所謂カラムＡＤ型固体撮像装置が開発・商品化されている。内蔵されるＡＤ変換機能の一つであるシングルスロープＡＤ変換方式は、アナログの画素信号と、デジタル信号に変換するための単調に変化する参照信号（ランプ波）とを比較するとともに、この比較処理と並行してカウント処理を行い、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル信号を取得するものである。
また、上下読み出し型のＣＯＭＳイメージセンサが知られている（例えば、特許文献１および特許文献２参照）。図５は、特許文献１に示されている上下読み出し型のＣＭＯＳイメージセンサの構成を示したブロック図である。この例では、ＣＭＯＳイメージセンサは、画素アレイ部１０２の上側にカラム処理部１０７ａ（ＡＤ変換回路）を設け、画素アレイ部１０２の下側にカラム処理部１０７ｂ（ＡＤ変換回路）を設け、画素１列おきに上下のＡＤ変換回路で画素信号を受けている。
図６は、特許文献２に示されている上下読み出し型のＣＭＯＳイメージセンサの構成を示したブロック図である。この例では、ＣＭＯＳイメージセンサは、画素アレイ部３００の上下両側にカラム処理部５０Ａ，５０Ｂ（ＡＤ変換回路）を配し、例えば、画素アレイ部３００の奇数行の画素信号を下側のカラム処理部５０Ａ（ＡＤ変換回路）に読み出して処理し、偶数行の画素信号を上側のカラム処理部５０Ｂ（ＡＤ変換回路）に読み出して処理している。
また、ＡＤ変換回路としては、複数の同一構成の遅延ユニットを有し、比較処理の開始に係るタイミングで遷移動作を開始するリング発振器などを用いて下位位相シフトクロックを生成し、リング発振器からのパルスをカウントするカウント部と、比較処理の終了に係る第１のタイミングで、複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、比較処理の終了に係る第１のタイミングで、カウント部の論理状態である上位論理状態をラッチする上位ラッチ部と、下位ラッチ部および前記上位ラッチ部のデータに基づいてアナログ信号に応じたデジタル信号を算出してＡＤ変換するものが知られている（例えば、特許文献３参照)。
特開２００９−２１２６２１号公報 特開２００８−２５２６０５号公報 特開２００８−９２０９１号公報
しかしながら、特許文献１に記載されているように、画素アレイ部１０２の上側にカラム処理部１０７ａ（ＡＤ変換回路）を設け、画素アレイ部１０２の下側にカラム処理部１０７ｂ（ＡＤ変換回路）を設けた場合、上下のカラムＡＤ変換回路を近傍に配置できないため、ランプ信号や制御信号を入力する配線を長く引き回す必要がある。このため、配線に起因するノイズ増加や精度低下が発生するという問題がある。
また、特許文献２に記載されているように、画素アレイ部３００の上下両側にカラム処理部５０Ａ，５０Ｂ（ＡＤ変換回路）を配し、ランプ信号や制御信号を生成する回路を上下のＡＤ変換回路の近傍にそれぞれ配置する場合、ランプ信号や制御信号を生成する回路を２つずつ配置するための面積が必要となり、さらに消費電流が増加してしまうという問題がある。
また、特許文献３に記載されているようなＡＤ変換回路を搭載する場合、ＡＤ変換の高速化や多ビット化を行うことが可能となるが、下位位相シフトクロックのような高速なクロックを複数供給する必要があり、上記の課題がより顕著になる。
本発明は、上述した課題に鑑みてなされたものであり、回路規模および消費電流の増加を抑えつつ、配線に起因するノイズ増加やＡＤ変換の精度低下を防止することができる撮像装置を提供することを目的とする。
本発明は、第１の基板と第２の基板とが段積みされた撮像装置であって、前記第１の基板に構成され、入射される物理量に応じた信号を出力する複数の画素が行列状に配置された画素部と、前記画素の１列または複数列毎に前記第１の基板に配置され、少なくとも一部の前記画素が出力する前記信号のＡＤ変換を行う第１のＡＤ変換回路と、前記第１の基板と前記第２の基板とを電気的に接続する接続部と、前記画素の１列または複数列毎に前記第２の基板に配置され、少なくとも一部の前記画素が出力し前記接続部を介して入力される前記信号のＡＤ変換を行う第２のＡＤ変換回路と、前記第１の基板または前記第２の基板に構成され、前記第１のＡＤ変換回路と前記第２のＡＤ変換回路とに制御信号を供給する制御部と、を備え、前記第１の基板の領域のうち前記第１のＡＤ変換回路が配置されている領域と、前記第２の基板の領域のうち前記第２のＡＤ変換回路が配置されている領域とは、少なくとも一部が重なっていることを特徴とする撮像装置である。
また、本発明の撮像装置において、前記制御部は、多相クロック信号を出力するクロック生成部を備え、前記第１のＡＤ変換回路と前記第２のＡＤ変換回路とは、前記クロック生成部が出力する前記多相クロック信号を用いてＡＤ変換を行うことを特徴とする。
また、本発明の撮像装置において、前記第１のＡＤ変換回路は、奇数列もしくは奇数番目、または偶数列もしくは偶数番目の前記画素が出力する前記信号のＡＤ変換を行い、前記第２のＡＤ変換回路は、前記第１のＡＤ変換回路がＡＤ変換を行う前記画素とは異なる列の前記画素が出力する前記信号のＡＤ変換を行うことを特徴とする。
また、本発明の撮像装置において、前記第１のＡＤ変換回路は、奇数行または偶数行の前記画素が出力する前記信号のＡＤ変換を行い、前記第２のＡＤ変換回路は、前記第１のＡＤ変換回路がＡＤ変換を行う前記画素とは異なる行の前記画素が出力する前記信号のＡＤ変換を行うことを特徴とする。
また、本発明は、前記第１の基板と、前記第２の基板と、第３の基板とが段積みされた撮像装置であって、前記接続部は、前記第１の基板と、前記第２の基板と、前記第３の基板とを電気的に接続し、前記画素の１列または複数列毎に前記第３の基板に配置され、少なくとも一部の前記画素が出力し前記接続部を介して入力される前記信号のＡＤ変換を行う第３のＡＤ変換回路を備え、前記第１の基板の領域のうち前記第１のＡＤ変換回路が配置されている領域と、前記第２の基板の領域のうち前記第２のＡＤ変換回路が配置されている領域と、前記第３の基板の領域のうち前記第３のＡＤ変換回路が配置されている領域とは、少なくとも一部が重なっていることを特徴とする撮像装置である。
本発明によれば、第１の基板と第２の基板とが段積みされている。また、画素部は、第１の基板に構成され、入射される物理量に応じた信号を出力する複数の画素が行列状に配置されている。また、第１のＡＤ変換回路は、画素の１列または複数列毎に第１の基板に配置され、少なくとも一部の画素が出力する信号のＡＤ変換を行う。また、接続部は、第１の基板と第２の基板とを電気的に接続する。また、第２のＡＤ変換回路は、画素の１列または複数列毎に第２の基板に配置され、少なくとも一部の画素が出力し接続部を介して入力される信号のＡＤ変換を行う。また、制御部は、第１の基板または第２の基板に構成され、第１のＡＤ変換回路と第２のＡＤ変換回路とに制御信号を供給する。また、第１の基板の領域のうち第１のＡＤ変換回路が配置されている領域と、第２の基板の領域のうち第２のＡＤ変換回路が配置されている領域とは、少なくとも一部が重なっている。
これにより、第１のＡＤ変換回路と第２のＡＤ変換回路とを近傍に配置することができるため、制御部を複数備えることなく、制御部と第１のＡＤ変換回路との間の配線、および制御部と第２のＡＤ変換回路との間の配線を短くできる。従って、回路規模および消費電流の増加を抑えつつ、配線に起因するノイズ増加やＡＤ変換の精度低下を防止することができる。
本発明の第１の実施の形態における撮像装置の概略構成を示したブロック図である。 本発明の第１の実施の形態における撮像装置の一部分の断面図である。 本発明の第２の実施の形態における撮像装置の概略構成を示したブロック図である。 本発明の第３の実施の形態における撮像装置の概略構成を示したブロック図である。 従来知られている上下読み出し型のＣＭＯＳイメージセンサの構成を示したブロック図である。 従来知られている上下読み出し型のＣＭＯＳイメージセンサの構成を示したブロック図である。
（第１の実施の形態）
以下、本発明の第１の実施形態について図を参照しながら説明する。図１は、本実施形態における撮像装置の概略構成を示したブロック図である。図示する例では、撮像装置１０は、第１基板１１（第１の基板）と第２基板１２（第２の基板）とを備えており、第１基板１１と第２基板１２とは段積みされている。すなわち、第１基板１１と第２基板１２とは重なっている。撮像装置１０は、４行１０列の計４０個の画素２が行列状に配置された画素部１と、第１のＡＤ変換回路４１と、第２のＡＤ変換回路４２と、メモリ５と、垂直駆動部６と、水平駆動部７と、制御部８と、接続部９０１〜９２７とを備えている。
第１のＡＤ変換回路４１は、画素２の列毎に、比較器３０１〜３１０と、ラッチ５０１〜５１０と、カウンタ４０１〜４１０とを備えている。第２のＡＤ変換回路４２は、画素２の列毎に、比較器３１１〜３２０と、ラッチ５１１〜５２０と、カウンタ４１１〜４２０とを備えている。制御部８は、制御回路８１と、位相シフトクロック生成部８２（クロック生成部）と、ランプ波生成部８３とを備えている。
第１基板１１には、画素部１と、第１のＡＤ変換回路４１と、垂直駆動部６とが構成されている。第２基板１２には、第２のＡＤ変換回路４２と、メモリ５と、水平駆動部７と、制御部８とが構成されている。なお、第１基板１１の領域のうち第１のＡＤ変換回路４１が配置されている領域と、第２基板１２の領域のうち第２のＡＤ変換回路４２が配置されている領域とは、少なくとも一部が重なっている。
接続部９０１〜９２７は、第１基板１１と第２基板１２とを電気的に接続する。例えば、接続部９０１は、第１基板１１に構成されている１列目の画素２の出力と、第２基板１２に構成されている第２のＡＤ変換回路４２に含まれる比較器３０１の入力とを電気的に接続する。なお、接続部９０２〜９２７の接続関係については図示する通りである。
なお、第１のＡＤ変換回路４１が備える比較器３０１〜３１０には、対応する列かつ奇数行の画素２の出力値が入力されるように構成されている。例えば、第１のＡＤ変換回路４１が備える比較器３０１には、１列目かつ奇数行の画素２の出力値が入力されるように構成されている。また、第２のＡＤ変換回路４２が備える比較器３１１〜３２０には、対応する列かつ偶数行の画素２の出力値が入力されるように構成されている。例えば、第２のＡＤ変換回路４２が備える比較器３１１には、１列目かつ偶数行の画素２の出力値が入力されるように構成されている。すなわち、第１のＡＤ変換回路４１は奇数行の画素２の出力値をＡＤ変換（アナログデジタル変換）し、第２のＡＤ変換回路４２は偶数行の画素２の出力値をＡＤ変換する。
画素２は、入射光量（物理量）に応じた画素信号を出力する。第１のＡＤ変換回路４１は、比較器３０１〜３１０と、ラッチ５０１〜５１０と、カウンタ４０１〜４１０とを動作させ、画素２から入力される画素信号をデジタル画素信号に変換する。第２のＡＤ変換回路４２は、比較器３１１〜３２０と、ラッチ５１１〜５２０と、カウンタ４１１〜４２０とを動作させ、画素２から入力される画素信号をデジタル画素信号に変換する。垂直駆動部６は、垂直信号φＳＬを変化させることで、行列状に配置されている画素２のうち、信号を出力させる画素２を行毎に選択する。メモリ５は、第１のＡＤ変換回路４１と、第２のＡＤ変換回路４２とが変換したデジタル画素信号を一時記憶する。水平駆動部７は、水平信号φＨを変化させることで、メモリ５が一時記憶しているデジタル画素信号を外部に順次出力させる。
制御部８は、撮像装置１０が備える各部の制御を行う。具体的には、制御回路８１は、制御信号を出力し、撮像装置１０が備える各部の制御を行う。位相シフトクロック生成部８２は制御回路８１からの制御信号に応じて多相クロック信号を生成して出力する。例えば、位相シフトクロック生成部８２は、制御回路８１からの制御信号に応じて位相がπ／８ずつシフトした位相シフトパルスφＣＫ０と、位相シフトパルスφＣＫ１と、位相シフトパルスφＣＫ２と、位相シフトパルスφＣＫ３とを生成して出力する。ランプ波生成部８３は、時間の経過とともに増加または減少するランプ信号（参照信号、ランプ波）を生成して出力する。
なお、図示する例では、画素部１は、４行１０列の計４０個の画素２を備えているが、これに限らず、どのような配列でもよい。また、第１のＡＤ変換回路４１と第２のＡＤ変換回路４２とは、画素２の１列に対して、１つの比較器３０１〜３２０と、１つのラッチ５０１〜５２０と、１つのカウンタ４０１〜４２０とを備えているが、これに限らない。例えば画素２の２列に対して１つや３列に対して１つなど、画素２の複数列に対して、１つの比較器３０１〜３２０と、１つのラッチ５０１〜５２０と、１つのカウンタ４０１〜４２０とを備えるようにしてもよい。
次に、接続部９０１〜９２７の構成について説明する。図２は、本実施形態における撮像装置１０の一部分の断面図である。図示する例では、第１基板１１と、第２基板１２と、接続部９０１，９０２とが示されている。第１基板１１は、半導体基板１１１０と、第１基板の配線層１１２０とを含んでいる。第１基板の配線層１１２０は、ビアまたはコンタクト１１２１と、配線１１２２とを含んでいる。ビアまたはコンタクト１１２１と配線１１２２とは、半導体基板１１１０側の面と、第１基板の配線層１１２０側の面とを電気的に接続する。
第２基板１２は、半導体基板１２１０と、第２基板の配線層１２２０とを含んでいる。第２基板の配線層１２２０は、ビアまたはコンタクト１２２１と、配線１２２２とを含んでいる。ビアまたはコンタクト１２２１と配線１２２２とは、半導体基板１２１０側の面と、第２基板の配線層１２２０側の面とを電気的に接続する。
接続部９０１，９０２は、例えばバンプであり、第１基板の配線層１１２０側の面に出ているビアまたはコンタクト１１２１と、第２基板の配線層１２２０側の面に出ているビアまたはコンタクト１２２１とを電気的に接続する。この構成により、第１基板１１の半導体基板１１１０と、第２基板１２の半導体基板１２１０とを電気的に接続することができる。なお、接続部９０３〜９２７の構成も、接続部９０１，９０２の構成と同様である。また、接続部９０１〜９２７の構成は、図２に示したものに限らず、第１基板１１と第２基板１２とを電気的に接続することができる構成であればどのような構成でもよい。
次に、第１のＡＤ変換回路４１および第２のＡＤ変換回路４２の動作の詳細について説明する。第１のＡＤ変換回路４１が備える比較器３０１〜３１０には、同一の列かつ奇数行に配置された画素２が出力する画素信号と、ランプ波生成部８３が出力する、カウンタ４０１〜４１０の論理状態と略同期して電圧が変化（増加あるいは減少）するランプ信号とが入力される。第２のＡＤ変換回路４２が備える比較器３１１〜３２０には、同一の列かつ偶数行に配置された画素２が出力する画素信号と、ランプ波生成部８３が出力する、カウンタ４１１〜４２０の論理状態と略同期して電圧が変化（増加あるいは減少）するランプ信号とが入力される。
比較器３０１〜３２０は、画素信号が入力された場合、入力された画素信号とランプ信号との比較を開始する。これと同時に、カウンタ４０１〜４２０は、計数を開始する。また、カウンタ４０１〜４２０が計数を開始するのと同時に、位相シフトクロック生成部８２は、下位論理状態を決めるために用いられる位相シフトパルスφＣＫ０，φＣＫ１，φＣＫ２，φＣＫ３を、ラッチ５０１〜５２０に対して入力する。
続いて、ラッチ５０１〜５２０は、例えば位相シフトクロック生成部８２が出力する位相シフトパルスφＣＫ０に応じて、同一の列に配置されているカウンタ４０１〜４２０に対してパルスφＣＫ０´を出力する。
続いて、比較器３０１〜３２０は、入力された画素信号とランプ信号との大小関係が入れ替わる（所定の関係になる）と、ラッチ５０１〜５２０に対して出力している値を反転する。ラッチ５０１〜５２０は、比較器３０１〜３２０から入力される値が反転した場合、入力論理状態を保持する。カウンタ４０１〜４２０は、ラッチ５０１〜５２０が入力論理状態を保持した場合、計数値を保持する。
このとき、比較器３０１〜３２０に入力されるランプ信号と、ラッチ５０１〜５２０が入力論理状態を保持するタイミングと、カウンタ４０１〜４２０が計数値を保持するタイミングとは略同期している。従って、Ａ／Ｄ変換の対象となる画素信号は、ラッチ５０１〜５２０およびカウンタ４０１〜４２０に保持された値にＡ／Ｄ変換されることになる。
なお、上述した例では、位相シフトクロック生成部８２は、位相シフトパルスφＣＫ０，φＣＫ１，φＣＫ２，φＣＫ３の４種類の位相が異なる位相シフトパルスを出力しているが、これに限らない。例えば、位相シフトクロック生成部８２は、２種類以上の位相が異なる位相シフトパルスとして、第１の位相シフトパルス〜第ｎの位相シフトパルス（ｎは１より大きい自然数）を出力するようにしてもよい。また、この場合、撮像装置１０は、第２基板１２に構成される位相シフトクロック生成部８２から、第１基板１１に構成される第１のＡＤ変換回路４１に第１の位相シフトパルス〜第ｎの位相シフトパルスを入力するための接続部を備える。
上述したとおり、第１基板１１と第２基板１２とは、接続部９０１〜９２７によって電気的に接続されている。そのため、例えば、第２基板１２に構成されている位相シフトクロック生成部８２が出力する位相シフトパルスφＣＫ０，φＣＫ１，φＣＫ２，φＣＫ３や、ランプ波生成部８３が出力するランプ信号を、第１基板１１に構成されている第１のＡＤ変換回路４１に入力することができる。また、第１基板１１に構成されている画素２の出力を、第２基板１２に構成されている第２のＡＤ変換回路４２に入力することができる。
従って、撮像装置１０が備える各部を、第１基板１１と第２基板１２とに分散して配置することができる。また、第１基板１１の領域のうち第１のＡＤ変換回路４１が配置されている領域と、第２基板１２の領域のうち第２のＡＤ変換回路４２が配置されている領域とを、少なくとも一部を重ねて配置することができる。すなわち、第１のＡＤ変換回路４１と第２のＡＤ変換回路４２とを近傍に配置することができる。
よって、第１のＡＤ変換回路４１と画素２の各列の出力との間の配線と、第２のＡＤ変換回路４２と画素２の各列の出力との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４１とランプ波生成部８３との間の配線と、第２のＡＤ変換回路４２とランプ波生成部８３との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４１と位相シフトクロック生成部８２との間の配線と、第２のＡＤ変換回路４２と位相シフトクロック生成部８２との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４１と制御回路８１との間の配線と、第２のＡＤ変換回路４２と制御回路８１との間の配線とを短くかつほぼ同等にすることができる。
従って、ランプ波生成部８３や、位相シフトクロック生成部８２や、制御回路８１を２つ設けることなく、配線の引き回しに起因するノイズ増加や精度低下を防止することができる。すなわち、回路規模および消費電流の増加を抑えつつ、配線に起因するノイズ増加やＡＤ変換の精度低下を防止することができる。
また、本実施形態における撮像装置１０では、第１のＡＤ変換回路４１と第２のＡＤ変換回路４２とは、画素２の列毎に比較器３０１〜３２０と、ラッチ５０１〜５２０と、カウンタ４０１〜４２０とを設けている。そして、奇数行の画素２が出力する画素信号のＡＤ変換を第１のＡＤ変換回路４１が行い、偶数行の画素２が出力する画素信号のＡＤ変換を第２のＡＤ変換回路４２が行う。従って、奇数行の画素２が出力する画素信号のＡＤ変換と、偶数行の画素２が出力する画素信号のＡＤ変換とを並列に処理することができ、高速に１フレームの画素信号をＡＤ変換することができる。
なお、偶数行の画素２が出力する画素信号のＡＤ変換を第１のＡＤ変換回路４１が行い、奇数行の画素２が出力する画素信号のＡＤ変換を第２のＡＤ変換回路４２が行うようにしてもよい。
また、撮像装置１０が備える各部の配置は図１の配置に限らない。例えば、ランプ波生成部８３や、位相シフトクロック生成部８２や、制御回路８１や、水平駆動部７や、メモリ５を第１基板１１上に配置してもよい。
（第２の実施形態）
次に、本発明の第２の実施形態の撮像装置について説明する。図３は、本実施形態における撮像装置２０の概略構成を示したブロック図である。図示する例では、撮像装置２０は、第１基板１３と第２基板１４とを備えており、第１基板１３と第２基板１４とは段積みされている。すなわち、第１基板１３と第２基板１４とは重なっている。撮像装置２０は、４行１０列の計４０個の画素２が行列状に配置された画素部１と、第１のＡＤ変換回路４３と、第２のＡＤ変換回路４４と、メモリ５と、垂直駆動部６と、水平駆動部７と、制御部８と、接続部９２８〜９４４とを備えている。
なお、本実施形態における撮像装置２０と第１の実施形態における撮像装置１０とで異なる点は、第１のＡＤ変換回路４３と、第２のＡＤ変換回路４４の構成と、接続部９２８〜９４４の数である。その他の構成は第１の実施形態における撮像装置１０の構成と同様である。従って、以下の説明では異なる構成要素に関してのみを説明し、第１の実施形態と同様の構成の説明は省略する。
第１のＡＤ変換回路４３は、画素２の奇数列毎に、比較器３０１，３０３，３０５，３０７，３０９と、ラッチ５０１，５０３，５０５，５０７，５０９と、カウンタ４０１，４０３，４０５，４０７，４０９とを備えている。第２のＡＤ変換回路４４は、画素２の偶数列毎に、比較器３１２，３１４，３１６，３１８，３２０と、ラッチ５１２，５１４，５１６，５１８，５２０と、カウンタ４１２，４２４，４２６，４２８，４２０とを備えている。
第１基板１３には、画素部１と、第１のＡＤ変換回路４３と、垂直駆動部６とが構成されている。第２基板１４には、第２のＡＤ変換回路４４と、メモリ５と、水平駆動部７と、制御部８とが構成されている。なお、第１基板１３の領域のうち第１のＡＤ変換回路４３が配置されている領域と、第２基板１４の領域のうち第２のＡＤ変換回路４４が配置されている領域とは、少なくとも一部が重なっている。
接続部９２８〜９４４は、第１基板１３と第２基板１４とを電気的に接続する。例えば、接続部９２８は、第１基板１３に構成されている２列目の画素２の出力と、第２基板１４に構成されている第２のＡＤ変換回路４４に含まれる比較器３１２の入力とを電気的に接続する。なお、接続部９２８〜９４４の接続関係については図示する通りである。
なお、第１のＡＤ変換回路４３が備える比較器３０１，３０３，３０５，３０７，３０９には、対応する奇数列の画素２の出力値が入力されるように構成されている。例えば、第１のＡＤ変換回路４３が備える比較器３０１には、１列目の画素２の出力値が入力されるように構成されている。また、第２のＡＤ変換回路４４が備える比較器３１２，３１４，３１６，３１８，３２０には、対応する偶数列の画素２の出力値が入力されるように構成されている。例えば、第２のＡＤ変換回路４４が備える比較器３１２には、２列目の画素２の出力値が入力されるように構成されている。すなわち、第１のＡＤ変換回路４３は奇数列の画素２の出力値をＡＤ変換し、第２のＡＤ変換回路４４は偶数列の画素２の出力値をＡＤ変換する。
なお、図示する例では、画素部１は、４行１０列の計４０個の画素２を備えているが、これに限らず、どのような配列でもよい。また、第１のＡＤ変換回路４３と第２のＡＤ変換回路４４とは、画素２の２列に対して、１つの比較器３０１，３０３，３０５，３０７，３０９，３１２，３１４，３１６，３１８，３２０と、１つのラッチ５０１，５０３，５０５，５０７，５０９，５１２，５１４，５１６，５１８，５２０と、１つのカウンタ４０１，４０３，４０５，４０７，４０９，４１２，４２４，４２６，４２８，４２０とを備えているが、これに限らない。例えば画素２の３列に対して１つや４列に対して１つなど、画素２の複数列に対して、１つの比較器３０１，３０３，３０５，３０７，３０９，３１２，３１４，３１６，３１８，３２０と、１つのラッチ５０１，５０３，５０５，５０７，５０９，５１２，５１４，５１６，５１８，５２０と、１つのカウンタ４０１，４０３，４０５，４０７，４０９，４１２，４２４，４２６，４２８，４２０とを備えるようにしてもよい。
本実施形態では、第１基板１３と第２基板１４とは、接続部９２８〜９４４によって電気的に接続されている。そのため、例えば、第２基板１４に構成されている位相シフトクロック生成部８２が出力する位相シフトパルスφＣＫ０，φＣＫ１，φＣＫ２，φＣＫ３や、ランプ波生成部８３が出力するランプ信号を、第１基板１３に構成されている第１のＡＤ変換回路４３に入力することができる。また、第１基板１３に構成されている画素２の出力を、第２基板１４に構成されている第２のＡＤ変換回路４４に入力することができる。
従って、撮像装置２０が備える各部を第１基板１３と第２基板１４とに分散して配置することができる。また、第１基板１３の領域のうち第１のＡＤ変換回路４３が配置されている領域と、第２基板１４の領域のうち第２のＡＤ変換回路４４が配置されている領域とを、少なくとも一部を重ねて配置することができる。すなわち、第１のＡＤ変換回路４３と第２のＡＤ変換回路４４とを近傍に配置することができる。
よって、第１のＡＤ変換回路４３と画素２の各列の出力との間の配線と、第２のＡＤ変換回路４４と画素２の各列の出力との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４３とランプ波生成部８３との間の配線と、第２のＡＤ変換回路４４とランプ波生成部８３との間の配線とを短くほぼ同等にすることができる。また、第１のＡＤ変換回路４３と位相シフトクロック生成部８２との間の配線と、第２のＡＤ変換回路４４と位相シフトクロック生成部８２との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４３と制御回路８１との間の配線と、第２のＡＤ変換回路４４と制御回路８１との間の配線とを短くかつほぼ同等にすることができる。
従って、ランプ波生成部８３や、位相シフトクロック生成部８２や、制御回路８１を２つ設けることなく、配線の引き回しに起因するノイズ増加や精度低下を防止することができる。すなわち、回路規模および消費電流の増加を抑えつつ、配線に起因するノイズ増加やＡＤ変換の精度低下を防止することができる。
また、本実施形態における撮像装置２０では、第１のＡＤ変換回路４３は、画素２の奇数列毎に、比較器３０１，３０３，３０５，３０７，３０９と、ラッチ５０１，５０３，５０５，５０７，５０９と、カウンタ４０１，４０３，４０５，４０７，４０９とを備えている。また、第２のＡＤ変換回路４４は、画素２の偶数列毎に、比較器３１２，３１４，３１６，３１８，３２０と、ラッチ５１２，５１４，５１６，５１８，５２０と、カウンタ４１２，４２４，４２６，４２８，４２０とを備えている。
従って、画素２の２列分のスペースに、１つの比較器３０１，３０３，３０５，３０７，３０９，３１２，３１４，３１６，３１８，３２０と、１つのラッチ５０１，５０３，５０５，５０７，５０９，５１２，５１４，５１６，５１８，５２０と、１つのカウンタ４０１，４０３，４０５，４０７，４０９，４１２，４２４，４２６，４２８，４２０とを配置するため、第１のＡＤ変換回路４３および第２のＡＤ変換回路４４のレイアウトが容易になる。
なお、撮像装置２０が備える各部の配置は図３の配置に限らない。例えば、ランプ波生成部８３や、位相シフトクロック生成部８２や、制御回路８１や、水平駆動部７や、メモリ５を第１基板１３上に配置してもよい。また、第１のＡＤ変換回路４３が偶数列の画素２の出力値をＡＤ変換し、第２のＡＤ変換回路４４が奇数列の画素２の出力値をＡＤ変換するように構成してもよい。
（第３の実施形態）
次に、本発明の第３の実施形態の撮像装置について説明する。図４は、本実施形態における撮像装置３０の概略構成を示したブロック図である。図示する例では、撮像装置３０は、第１基板１５と、第２基板１６と、第３基板１７（第３の基板）を備えており、第１基板１５と、第２基板１６と、第３基板１７とは段積みされている。すなわち、第１基板１５と、第２基板１６と、第３基板１７とは重なっている。撮像装置３０は、４行１０列の計４０個の画素２が行列状に配置された画素部１と、第１のＡＤ変換回路４５と、第２のＡＤ変換回路４６と、第３のＡＤ変換回路４７と、メモリ５と、垂直駆動部６と、水平駆動部７と、制御部８と、ゲイン調整部８４と、接続部９４５〜９７１とを備えている。
本実施形態では、画素部１には、赤色の光を透過する色フィルタが設けられた画素２（Ｒ画素）と、緑色の光を透過する色フィルタが設けられた画素２（Ｇ画素）と、青色の光を透過する色フィルタが設けられた画素２（Ｂ画素）とが原色ベイヤ配列で配置されている。図示する例では、画素部１の１行目と３行目には左側（１列目）から順にＲ画素とＧ画素とが交互に配置されており、２行目と４行目には左側から順にＧ画素とＢ画素とが交互に配置されている。
なお、本実施形態における撮像装置３０と第１の実施形態における撮像装置１０とで異なる点は、第３基板１７と、第３のＡＤ変換回路４７と、ゲイン調整部８４〜８６を備えている点と、画素２に色フィルタが設けられている点と、第１のＡＤ変換回路４５および第２のＡＤ変換回路４６の構成と、接続部９４５〜９７１の数である。その他の構成は第１の実施形態における撮像装置１０の構成と同様である。従って、以下の説明では異なる構成要素に関してのみを説明し、第１の実施形態と同様の構成の説明は省略する。
第１のＡＤ変換回路４５は、画素２の列毎に、比較器３０１〜３１０と、ラッチ５０１〜５１０と、カウンタ４０１〜４１０とを備えている。第２のＡＤ変換回路４６は、画素２の偶数列毎に、比較器３１２，３１４，３１６，３１８，３２０と、ラッチ５１２，５１４，５１６，５１８，５２０と、カウンタ４１２，４２４，４２６，４２８，４２０とを備えている。第３のＡＤ変換回路４７は、画素２の奇数列毎に、比較器３２１，３２３，３２５，３２７，３２９と、ラッチ５２１，５２３，５２５，５２７，５２９と、カウンタ４２１，４２３，４２５，４２７，４２９とを備えている。
第１基板１５には、画素部１と、第１のＡＤ変換回路４５と、垂直駆動部６と、ゲイン調整部８４とが構成されている。第２基板１６には、第２のＡＤ変換回路４６と、メモリ５と、水平駆動部７と、制御部８と、ゲイン調整部８５とが構成されている。第３基板１７には、第３のＡＤ変換回路４７とゲイン調整部８６とが構成されている。なお、第１基板１５の領域のうち第１のＡＤ変換回路４５が配置されている領域と、第２基板１６の領域のうち第２のＡＤ変換回路４６が配置されている領域と、第３基板１７の領域のうち第３のＡＤ変換回路４７が配置されている領域とは、少なくとも一部が重なっている。
接続部９４５〜９７１は、第１基板１５と、第２基板１６と、第３基板１７とを電気的に接続する。例えば、接続部９４５は、第１基板１５に構成されている１列目の画素２の出力と、第３基板１７に構成されている第３のＡＤ変換回路４７に含まれる比較器３２１の入力とを電気的に接続する。なお、接続部９４６〜９７１の接続関係については図示する通りである。
なお、第１のＡＤ変換回路４５が備える比較器３０１〜３１０には、対応する列の画素２のうち、Ｇ画素の出力値が入力されるように構成されている。例えば、第１のＡＤ変換回路４５が備える比較器３０１には、１列目かつＧ画素であるの画素２の出力値が入力されるように構成されている。また、第２のＡＤ変換回路４６が備える比較器３１２，３１４，３１６，３１８，３２０には、対応する偶数列の画素２のうち、Ｂ画素の出力値が入力されるように構成されている。例えば、第２のＡＤ変換回路４６が備える比較器３１２には、２列目の画素２のうち、Ｂ画素の出力値が入力されるように構成されている。また、第３のＡＤ変換回路４７が備える比較器３２１，３２３，３２５，３２７，３２９には、対応する奇数列の画素２のうち、Ｒ画素の出力値が入力されるように構成されている。例えば、第３のＡＤ変換回路４７が備える比較器３２１には、１列目の画素２のうち、Ｒ画素の出力値が入力されるように構成されている。すなわち、第１のＡＤ変換回路４５は画素２のうちＧ画素の出力値をＡＤ変換し、第２のＡＤ変換回路４６は画素２のうちＢ画素の出力値をＡＤ変換し、第３のＡＤ変換回路４７は画素２のうちＲ画素の出力値をＡＤ変換する。
なお、図示する例では、画素部１は、４行１０列の計４０個の画素２を備えているが、これに限らず、どのような配列でもよい。また、第１のＡＤ変換回路４５と、第２のＡＤ変換回路４６と、第３のＡＤ変換回路４７とは、対応する画素２が配置されている１列に対して、１つの比較器３０１〜３１０，３１２，３１４，３１６，３１８，３２０，３２１，３２３，３２５，３２７，３２９と、１つのラッチ５０１〜５１０，５１２，５１４，５１６，５１８，５２０，５２１，５２３，５２５，５２７，５２９と、１つのカウンタ４０１〜４１０，４１２，４２４，４２６，４２８，４２０，４２１，４２３，４２５，４２７，４２９とを備えているが、これに限らない。例えば対応する画素２の２列に対して１つや３列に対して１つなど、対応する画素２の複数列に対して、１つの比較器３０１〜３１０，３１２，３１４，３１６，３１８，３２０，３２１，３２３，３２５，３２７，３２９と、１つのラッチ５０１〜５１０，５１２，５１４，５１６，５１８，５２０，５２１，５２３，５２５，５２７，５２９と、１つのカウンタ４０１〜４１０，４１２，４２４，４２６，４２８，４２０，４２１，４２３，４２５，４２７，４２９とを備えるようにしてもよい。
ゲイン調整部８４は、第１のＡＤ変換回路４５のゲインを調整する。ゲイン調整部８５は、第２のＡＤ変換回路４６のゲインを調整する。ゲイン調整部８６は、第３のＡＤ変換回路４７のゲインを調整する。また、上述したとおり、第１のＡＤ変換回路４５は、画素２のうちＧ画素の出力値をＡＤ変換する。また、第２のＡＤ変換回路４６は、画素２のうちＢ画素の出力値をＡＤ変換する。また、第３のＡＤ変換回路４７は、画素２のうちＲ画素の出力値をＡＤ変換する。これにより、色フィルタ毎にゲインを容易に調整することができる。
また、本実施形態では、第１基板１５と、第２基板１６と、第３基板１７とは、接続部９４５〜９７１によって電気的に接続されている。そのため、例えば、第２基板１６に構成されている位相シフトクロック生成部８２が出力する位相シフトパルスφＣＫ０，φＣＫ１，φＣＫ２，φＣＫ３や、ランプ波生成部８３が出力するランプ信号を、第１基板１５に構成されている第１のＡＤ変換回路４３と第３基板１７に構成されている第３のＡＤ変換回路４７とに入力することができる。また、第１基板１５に構成されている画素２の出力を、第２基板１６に構成されている第２のＡＤ変換回路４６と第３基板１７に構成されている第３のＡＤ変換回路４７とに入力することができる。
従って、撮像装置３０が備える各部を、第１基板１５と、第２基板１６と、第３基板１７とに分散して配置することができる。また、第１基板１５の領域のうち第１のＡＤ変換回路４５が配置されている領域と、第２基板１６の領域のうち第２のＡＤ変換回路４６が配置されている領域と、第３基板１７の領域のうち第３のＡＤ変換回路４７が配置されている領域とを、少なくとも一部を重ねて配置することができる。すなわち、第１のＡＤ変換回路４５と、第２のＡＤ変換回路４６と、第３のＡＤ変換回路４７とを近傍に配置することができる。
よって、第１のＡＤ変換回路４５と画素２の各列の出力との間の配線と、第２のＡＤ変換回路４６と画素２の各列の出力との間の配線と、第３のＡＤ変換回路４７と画素２の各列の出力との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４５とランプ波生成部８３との間の配線と、第２のＡＤ変換回路４６とランプ波生成部８３との間の配線と、第３のＡＤ変換回路４７とランプ波生成部８３との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４５と位相シフトクロック生成部８２との間の配線と、第２のＡＤ変換回路４６と位相シフトクロック生成部８２との間の配線と、第３のＡＤ変換回路４７と位相シフトクロック生成部８２との間の配線とを短くかつほぼ同等にすることができる。また、第１のＡＤ変換回路４５と制御回路８１との間の配線と、第２のＡＤ変換回路４６と制御回路８１との間の配線と、第３のＡＤ変換回路４７と制御回路８１との間の配線とを短くかつほぼ同等にすることができる。
従って、ランプ波生成部８３や、位相シフトクロック生成部８２や、制御回路８１を３つ設けることなく、配線の引き回しに起因するノイズ増加や精度低下を防止することができる。すなわち、回路規模および消費電流の増加を抑えつつ、配線に起因するノイズ増加やＡＤ変換の精度低下を防止することができる。
なお、撮像装置３０が備える各部の配置は図４の配置に限らない。例えば、ランプ波生成部８３や、位相シフトクロック生成部８２や、制御回路８１や、水平駆動部７や、メモリ５を、第１基板１５や第３基板１７上に配置してもよい。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
１・・・画素部、２・・・画素、５・・・メモリ、６・・・垂直駆動部、７・・・水平駆動部、８・・・制御部、１０，２０，３０・・・撮像装置、１１，１３，１５・・・第１基板、１２，１４，１６・・・第２基板、１７・・・第３基板、４１，４３，４５・・・第１のＡＤ変換回路、４２，４４，４６・・・第２のＡＤ変換回路、４７・・・第３の変換回路、８１・・・制御回路、８２・・・位相シフトクロック生成部、８３・・・ランプ波生成部、８４〜８６・・・ゲイン調整部、３０１〜３２１，３２３，３２５，３２７，３２９・・・比較器、４０１〜４２１，４２３，４２５，４２７，４２９・・・カウンタ、５１１〜５２１，５２３，５２５，５２７，５２９・・・ラッチ、９０１〜９７１・・・接続部、１１１０，１２１０・・・半導体基板、１１２０・・・第１基板の配線層、１１２１，１２２１・・・ビアまたはコンタクト、１１２２，１２２２・・・配線、１２２０・・・第２基板の配線層

Claims (5)

  1. 第１の基板と第２の基板とが段積みされた撮像装置であって、
    前記第１の基板に構成され、入射される物理量に応じた信号を出力する複数の画素が行列状に配置された画素部と、
    前記画素の１列または複数列毎に前記第１の基板に配置され、少なくとも一部の前記画素が出力する前記信号のＡＤ変換を行う第１のＡＤ変換回路と、
    前記第１の基板と前記第２の基板とを電気的に接続する接続部と、
    前記画素の１列または複数列毎に前記第２の基板に配置され、少なくとも一部の前記画素が出力し前記接続部を介して入力される前記信号のＡＤ変換を行う第２のＡＤ変換回路と、
    前記第１の基板または前記第２の基板に構成され、前記第１のＡＤ変換回路と前記第２のＡＤ変換回路とに制御信号を供給する制御部と、
    を備え、
    前記第１の基板の領域のうち前記第１のＡＤ変換回路が配置されている領域と、前記第２の基板の領域のうち前記第２のＡＤ変換回路が配置されている領域とは、少なくとも一部が重なっている
    ことを特徴とする撮像装置。
  2. 前記制御部は、多相クロック信号を出力するクロック生成部を備え、
    前記第１のＡＤ変換回路と前記第２のＡＤ変換回路とは、前記クロック生成部が出力する前記多相クロック信号を用いてＡＤ変換を行う
    ことを特徴とする請求項１に記載の撮像装置。
  3. 前記第１のＡＤ変換回路は、奇数列もしくは奇数番目、または偶数列もしくは偶数番目の前記画素が出力する前記信号のＡＤ変換を行い、
    前記第２のＡＤ変換回路は、前記第１のＡＤ変換回路がＡＤ変換を行う前記画素とは異なる列の前記画素が出力する前記信号のＡＤ変換を行う
    ことを特徴とする請求項１または請求項２に記載の撮像装置。
  4. 前記第１のＡＤ変換回路は、奇数行または偶数行の前記画素が出力する前記信号のＡＤ変換を行い、
    前記第２のＡＤ変換回路は、前記第１のＡＤ変換回路がＡＤ変換を行う前記画素とは異なる行の前記画素が出力する前記信号のＡＤ変換を行う
    ことを特徴とする請求項１または請求項２に記載の撮像装置。
  5. 前記第１の基板と、前記第２の基板と、第３の基板とが段積みされた撮像装置であって、
    前記接続部は、前記第１の基板と、前記第２の基板と、前記第３の基板とを電気的に接続し、
    前記画素の１列または複数列毎に前記第３の基板に配置され、少なくとも一部の前記画素が出力し前記接続部を介して入力される前記信号のＡＤ変換を行う第３のＡＤ変換回路
    を備え、
    前記第１の基板の領域のうち前記第１のＡＤ変換回路が配置されている領域と、前記第２の基板の領域のうち前記第２のＡＤ変換回路が配置されている領域と、前記第３の基板の領域のうち前記第３のＡＤ変換回路が配置されている領域とは、少なくとも一部が重なっている
    ことを特徴とする請求項１に記載の撮像装置。
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