JP2010505270A - 窪んだフィールドプレートを備えたパワーmosfet - Google Patents
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Abstract
Description
この出願は、2006年9月27日に出願された仮出願番号第60/847,551号の優先権を主張し、これは引用によってその全体が本願明細書に援用される。
パワーMOSFETは、多くの電子用途でスイッチ素子として広く用いられている。電導電力損を最小限にするために、パワーMOSFETが低い特性オン抵抗(low specific
on-resistance)を有することが望ましい。それは、MOSFETのオン抵抗(Ron)にMOSFETの活性なダイ領域(A)を乗じた積(Ron*A)として規定される。図1のMOSFET10の概略的断面図に示されたようなトレンチ型MOSFETは、その高い充填密度、すなわち単位面積あたりのセル数に起因して、低い特性オン抵抗を与える。セル密度が増加するにつれて、ゲート−ソースキャパシタンス(Cgs)、ゲート−ドレインキャパシタンス(Cgd)、およびドレイン−ソースキャパシタンス(Cds)などの関連付けられたキャパシタンスも増加する。モバイル製品に用いられる同期バック(synchronous buck)dc−dcコンバータなどの多くのスイッチング用途において、1MHzに近いスイッチング周波数で動作するために12〜30Vの範囲の破壊電圧を備えたMOSFETが必要とされる。したがって、これらのキャパシタンスによって引起されるスイッチングまたは動的な電力損を最小限にすることが望ましい。これらのキャパシタンスの大きさは、ゲート電荷(Qg)、ゲート−ドレイン電荷(Qgd)および出力電荷(Qoss)に正比例する。さらに、これらの装置が第3のクアドラント(quadrant)において動作するとき、すなわちドレイン−ボディ接合部が順方向にバイアスされる場合、少数キャリア注入の結果として電荷が格納され、この蓄積電荷が装置のスイッチング速度の遅延を引起す。したがって、MOSFETスイッチの逆回復電荷(Qrr)が低いことが重要である。
この発明によるMOSFETは半導体ダイに形成され、自己整合されたゲートトレンチおよび窪んだフィールドプレート(RFP)トレンチを含み、両方のトレンチはダイの表
面から延在してその間にメサを形成する。ゲートトレンチは、ゲートトレンチの底で厚いセクションを有する第1の誘電体層によってダイから分離されたゲート電極を含み、RFPトレンチと実質的に同じ深さまで延在する。RFPトレンチは、第2の誘電体層によってダイから分離されるRFP電極を包含している。MOSFETはさらに、MOSFETのいくつかのエリアでRFP電極トレンチに隣接し、ダイの表面およびゲートトレンチの側壁に隣接した第1の導電型のソース領域と、ゲートトレンチの側壁およびソース領域に隣接した第1の導電型とは反対の第2の導電型のボディ領域とを含む。MOSFETのいくつかのエリアでは、p+ボディコンタクト領域はPボディに横方向に隣接して配置されることができる。RFP電極は独立してバイアスされてもよく、またはソース電位でバイアスされてもよい。1つの実施例においては、ゲートトレンチおよびRFPトレンチのそれぞれの深さは実質的に同じである。
この発明によるnチャネルMOSFET30の基本セルが図3Aに示される。MOSFET30は、高ドープされたn+基板38上に成長するn型エピタキシャル層36を含む半導体ダイに形成される。MOSFET30は、n型エピタキシャル層36において、ゲートトレンチ34の両側に位置する窪んだフィールドプレート(RFP)トレンチ32Aおよび32Bを含む。図2に示されるMOSFET20のトレンチと異なり、ゲートトレンチ34の底の厚い酸化物は、RFPトレンチ32Aおよび32Bと実質的に同じ深さまで延在する。さらに、RFPトレンチ32Aおよび32Bならびにゲートトレンチ34は好ましくは同じ処理ステップで形成され、したがって自己整合しており(すなわち、RF
Pトレンチ32Aおよび32Bは、処理および整合の変動にかかわらず、ゲートトレンチ34から等しく間隔を置かれる)、RFPトレンチ32Aおよび32Bならびにゲートトレンチ34は深さが等しいか、または実質的に等しい(たとえば、RFPトレンチ32Aおよび32Bのそれぞれの深さはゲートトレンチ32の深さの+/−10%内であり、または好ましくは+/−5%以内である)。トレンチ間のメサはn+ソース領域37およびpボディ領域39を包含し、pボディ領域39の下には、エピタキシャル層36のn型ドレイン−ドリフト領域41がある。ドレイン−ドリフト領域41は、RFPトレンチ32Aおよび32Bとゲートトレンチ34との間に領域41Aを含む。ドレイン−ドリフト領域41およびn+基板38は、ともにMOSFET30のドレイン43を形成する。
長がさらに短くなる結果ともなり、そのため、より低いRon、より低いゲート−ソースキャパシタンス(cgs)、およびより低いゲート−ドレインキャパシタンス(Cgd)を与える。
−4Bに対応する断面で得られた図である。
れてその後RFP電極35を残してエッチングされ、ゲート電極42は酸化物層84によって覆われる。
がp−ボディ領域106の底よりも下のレベルまで延在することを除けば、MOSFET100に類似する。図13に示されるMOSFET120は、RFPトレンチ118Aおよび118Bがたとえばタングステンを含む金属プラグ116を包含し、これがソース領域37およびp+ボディコンタクト領域114の両方に接して、ソース領域37とp+ボディコンタクト領域114との間に極めて低抵抗の電導経路を与えることを除けば、MOSFET110に類似している。
ate)ガラス(BPSG)が0.5−1.5μmの厚さに堆積する。次いでILD層136の密度が高められ得る。
ンチ34の側壁に、厚さd1のより薄い部分182Bを含み、かつ厚さd2のより厚い部分182Aをトレンチ34の低い方の側壁および底に沿って含む。厚さd2はトレンチ34の幅Wの半分未満であり、その結果、ゲート酸化膜層182は「鍵穴」形状を形成する。MOSFET180では、より薄い部分182Bおよびより厚い部分182Aがpボディ領域39とドレイン−ドリフト領域41との間の接合部に隣接する位置で連結される。
Claims (25)
- 半導体ダイに形成されるMOSFETであって、
ダイの表面から延在するゲートトレンチを含み、ゲートトレンチはゲート電極を含み、ゲート電極は第1の誘電体層によってダイから分離され、第1の誘電体層は、ゲートトレンチの底に第1の部分を含み、ゲートトレンチの側壁に第2の部分を含み、第1の部分は第2の部分より厚く、さらに
ダイの表面から延在する第1の窪んだフィールドプレート(RFP)トレンチを含み、第1のRFPトレンチは第1のRFP電極を包含し、第1のRFP電極は第2の誘電体層によってダイから分離され、さらに
ダイの表面から延在する第2のRFPトレンチを含み、第2のRFP電極は第2のRFP電極を包含し、第2のRFPトレンチは第3の誘電体層によってダイから分離され、ゲートトレンチは第1および第2のRFPトレンチの間に位置し、
ゲートトレンチと第1のRFPトレンチとの間のダイのメサと、
メサにおけるダイの表面およびゲートトレンチの側壁に隣接した第1の導電型のソース領域と、
ゲートトレンチの側壁およびソース領域に隣接した第1の導電型とは反対の第2の導電型のボディ領域と、
ボディ領域に隣接した第1の導電型のドレイン−ドリフト領域とを含み、
第1および第2のRFP電極のそれぞれの底は、ゲート電極の底よりも深いレベルまでダイの表面の下に位置し、第1および第2のRFPトレンチの各々の深さはゲートトレンチの深さと実質的に等しい、MOSFET。 - 第1および第2のRFPトレンチの各々の深さはゲートトレンチの深さの+/−10%以内である、請求項1に記載のMOSFET。
- 第1および第2のRFPトレンチの各々の深さはゲートトレンチの深さの+/−5%以内である、請求項1に記載のMOSFET。
- 第1および第2のRFP電極はソース領域に電気的に接続される、請求項1に記載のMOSFET。
- ダイの表面に重なるソースコンタクト層を含み、ソースコンタクト層は導電材料を含んで第1および第2のRFP電極およびソース領域に接している、請求項4に記載のMOSFET。
- ゲートトレンチは第1および第2のRFPトレンチから等距離である、請求項1に記載のMOSFET。
- 第1のRFPトレンチとゲートトレンチとの間のエリアのドレイン−ドリフト領域のドーピング濃度は、ゲートトレンチの下のエリアのドレイン−ドリフト領域のドーピング濃度未満である、請求項1に記載のMOSFET。
- 第1および第2のRFP電極は第1の導電型のドーパントでドープされたポリシリコンを含む、請求項1に記載のMOSFET。
- 第1および第2のRFP電極は第2の導電型のドーパントでドープされたポリシリコンを含む、請求項1に記載のMOSFET。
- ソースコンタクト層はタングステンプラグを含み、タングステンプラグはRFP電極に
接している、請求項1に記載のMOSFET。 - ダイの表面から延在する第2の導電型の電圧固定領域をさらに含み、電圧固定領域の深さはボディ領域の底とRFPトレンチの底との間のレベルである、請求項1に記載のMOSFET。
- 半導体ダイに形成されるMOSFETであって、
ダイの表面から延在するゲートトレンチを含み、ゲートトレンチはゲート電極を含み、ゲート電極は第1の誘電体層によってダイから分離され、第1の誘電体層はゲートトレンチの底に第1の部分を含み、ゲートトレンチの側壁に第2の部分を含み、第1の部分は第2の部分より厚く、さらに
ダイの表面から延在する窪んだフィールドプレート(RFP)トレンチを含み、RFPトレンチはRFP電極を包含し、RFP電極は第2の誘電体層によってダイから分離され、RFP電極の底はゲート電極の底よりもより深いレベルでダイの表面の下に位置し、RFP電極はゲート電極から電気的に分離され、さらに
ゲートトレンチとRFPトレンチとの間のダイのメサと、
メサにおけるダイの表面に隣接した第1の導電型のソース領域とを含み、ソース領域はRFPトレンチの側壁とゲートトレンチの側壁と間のメサにわたって延在し、さらに
メサにおいて第1の導電型とは反対の第2の導電型のボディ領域を含み、ボディ領域はソース領域に隣接してRFPトレンチの側壁とゲートトレンチの側壁との間のメサにわたって延在し、さらに
ボディ領域に隣接した第1の導電型のドレイン−ドリフト領域を含む、MOSFET。 - ボディ領域はRFPトレンチの側壁に隣接するボディコンタクト領域を含み、ボディコンタクト領域は第2の導電型のドーパントでドープされており、ボディ領域の残りの部分のドーピング濃度よりもドーピング濃度が高く、MOSFETはさらにソースコンタクト層を含み、ソースコンタクト層は導電材料を含み、RFP電極の上面はダイの表面よりも下のレベルまで窪み、その結果ソースコンタクト層はソース領域およびボディコンタクト領域に接している、請求項12に記載のMOSFET。
- ソースコンタクト層はタングステンプラグを含み、タングステンプラグはボディコンタクト領域に接している、請求項13に記載のMOSFET。
- ボディコンタクト領域はボディ領域の残りの部分の底よりもより深いレベルまでダイの表面の下に延在する、請求項13に記載のMOSFET。
- RFPトレンチの深さはゲートトレンチの深さに実質的に等しい、請求項12に記載のMOSFET。
- ダイの表面から延在する第2のRFPトレンチを含み、第2のRFPトレンチは第2のRFP電極を包含し、第2のRFP電極は第3の誘電体層によってダイから分離され、第2のRFP電極の底はゲート電極の底よりもより深いレベルでダイの表面の下に位置し、
ゲートトレンチと第2のRFPトレンチとの間のダイの第2のメサと、
第2のメサにおけるダイの表面に隣接した第1の導電型の第2のソース領域とを含み、第2のソース領域は第2のRFPトレンチの側壁とゲートトレンチの第2の側壁と間の第2のメサにわたって延在し、さらに
メサにおいて第2の導電型の第2のボディ領域を含み、第2のボディ領域は第2のソース領域に隣接してRFPトレンチの側壁とゲートトレンチの第2の側壁との間の第2のメサにわたって延在する、請求項12に記載のMOSFET。 - RFPトレンチおよび第2のRFPトレンチの各々の深さはゲートトレンチの深さに実質的に等しい、請求項17に記載のMOSFET。
- 半導体ダイに形成されるMOSFETであって、
ダイの表面から延在するゲートトレンチを含み、ゲートトレンチはゲート電極を含み、ゲート電極は第1の誘電体層によってダイから分離され、第1の誘電体層はゲートトレンチの底に第1の部分を含み、ゲートトレンチの側壁に第2の部分を含み、第1の部分は第2の部分より厚く、さらに
ダイの表面から延在する第1の窪んだフィールドプレート(RFP)トレンチを含み、第1のRFPトレンチは第1のRFP電極を包含し、第1のRFP電極は第2の誘電体層によってダイから分離され、さらに
ダイの表面から延在する第2のRFPトレンチを含み、第2のRFPトレンチは第2のRFP電極を包含し、第2のRFP電極は第3の誘電体層によってダイから分離され、ゲートトレンチは第1および第2のRFPトレンチの間に位置し、さらに
ゲートトレンチと第1のRFPトレンチとの間のダイのメサと、
メサにおけるダイの表面およびゲートトレンチの側壁に隣接した第1の導電型のソース領域と、
ゲートトレンチの側壁およびソース領域に隣接した第1の導電型とは反対の第2の導電型のボディ領域と、
ボディ領域に隣接した第1の導電型のドレイン−ドリフト領域とを含み、
第1および第2のRFP電極のそれぞれの底はゲート電極の底よりもより深いレベルでダイの表面の下に位置し、第1および第2のRFPトレンチの各々の深さはゲートトレンチの深さの50%より多く80%未満の範囲である、MOSFET。 - MOSFETを製造する方法であって、
半導体ダイを与えるステップと、
ゲートトレンチおよび窪んだフィールドプレート(RFP)トレンチを形成するためにダイをエッチングするステップとを含み、ゲートトレンチおよびRFPトレンチはダイの表面から延在して実質的に等しい深さであり、さらに
ゲートトレンチの底に絶縁層を形成するステップと、
絶縁層の上のゲートトレンチの側壁にゲート誘電体層を形成するステップと、
RFPトレンチの壁に沿って第2の誘電体層を形成するステップと、
ゲート電極を形成するためにゲートトレンチに導電材料を導入するステップと、
RFP電極を形成するためにRFPトレンチに導電材料を導入するステップと、
ボディ領域を形成するためにゲートトレンチの側壁に隣接するメサにおいて第1の導電型のドーパントを注入するステップと、
ソース領域を形成するためにダイの表面に隣接するメサにおいて第1の導電型とは反対の第2の導電型のドーパントを注入するステップと、
ソース領域に接するダイの表面にソースコンタクト層を堆積させるステップとを含み、ソースコンタクト層は導電材料を含む、方法。 - ソースコンタクト層がゲート電極に接しないようにゲート電極の上に第3の誘電体層を形成するステップを含む、請求項20に記載の方法。
- ソースコンタクト層を堆積させるステップはソースコンタクト層がRFP電極に接することを引起す、請求項21に記載の方法。
- ボディ領域およびRFPトレンチの側壁に隣接するボディコンタクト領域を形成するために第1の導電型のドーパントを注入するステップを含み、方法はさらに、ソースコンタクト層を堆積させるステップが、ソースコンタクト層がボディコンタクト領域に接するこ
とを引起すように、RFP電極をRFPトレンチにエッチングするステップを含む、請求項22に記載の方法。 - ダイの表面にマスク層を形成するステップと、
3つの開口部を形成するためにマスク層をパターニングするステップとを含み、第1の開口部はRFPトレンチが形成されるべき場所に位置し、第2の開口部はゲートトレンチが位置するべき場所に位置し、第3の開口部は第2のRFPトレンチが位置するべき場所に位置し、第2の開口部は第1および第3の開口部の間に位置してこれらから等距離であり、さらに
ダイをエッチングするステップは、RFPトレンチ、ゲートトレンチおよび第2のRFPトレンチを形成するために、それぞれ第1、第2および第3の開口部を通ってダイをエッチングするステップを含み、ゲートトレンチはRFPおよび第2のRFPトレンチの間に位置してこれらから等距離である、請求項20に記載の方法。 - ダイをエッチングするステップは、ゲートトレンチおよびRFPトレンチのそれぞれの深さが+/−10%以内の許容誤差を有するようにする、請求項24に記載の方法。
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