JP2021086949A - 半導体装置の製造方法、及び半導体装置 - Google Patents
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Abstract
【課題】製造に掛かる時間を抑えて、オン抵抗が低い縦型のＭＯＳＦＥＴを製造することが可能な半導体装置の製造方法、及び半導体装置を提供することを目的とする。【解決手段】本発明では、先ず、半導体の基板の一方の面上にエピタキシャル層が形成されている半導体ウェハにドライエッチングを施して、第１幅の開口部を有する第１のトレンチ及び第１幅よりも広い第２幅の開口部を有する第２のトレンチを形成する。次に、第１及び第２のトレンチに酸化膜を埋め込み、引き続き第１のトレンチに埋め込まれている絶縁膜が全て取り除かれるまでウェットエッチングを行う。次に、第１及び第２のトレンチ各々の内側の面に絶縁膜を形成し、第１及び第２のトレンチ内に導電材料を堆積させることで第１のトレンチにフィールドプレート電極、第２のトレンチにゲート電極を形成する。そして、エピタキシャル層の上部にソース領域、ソース領域の下部にボディ領域、基板の他方の面上にドレインコンタクト層を夫々形成する。【選択図】 図２
Description
本発明は、半導体装置の製造方法、及び半導体装置に関する。
現在、オン抵抗を小さくするために縦型の構造を採用したパワーＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）が知られている。また、縦型のＭＯＳＦＥＴとしてトレンチ構造を採用したものが知られている。
トレンチ構造とは、半導体ウェハに形成したトレンチの内部にゲート電極を埋め込んだものをゲートトレンチとして形成し、当該ゲートトレンチに沿ってウェハの厚さ方向に電流が流れるチャネルを形成させるようにしたものである。この場合、ソース電極は、ゲート電極が存在していない半導体ウェハ表面のソース層に接続され、ドレイン電極は、ウェハの裏面に形成されたドレイン層に接続される。
このようなトレンチ構造を有する縦型のＭＯＳＦＥＴとして、ゲートトレンチの両サイドに絶縁膜に覆われた電極を埋め込んだフィールドプレートトレンチ（ＦＰトレンチと称する）を設けたものが提案されている（特許文献１参照）。当該ＭＯＳＦＥＴでは、ゲートトレンチと同様な深さのＦＰトレンチを設けることで、ゲートトレンチに沿って形成されるチャネル領域からの電界を低下させている。これにより、チャネル長を短くすることができるようになり、その結果、更なるオン抵抗の低下を図ることが可能となる。
更に、特許文献１に開示されているＭＯＳＦＥＴでは、ゲートトレンチ内の底部に形成されている絶縁膜の厚さを、ＦＰトレンチ内の底部に形成されている絶縁膜の厚さに比べて厚くしている。これにより、特許文献１に開示のＭＯＳＦＥＴでは、ゲートドレインキャパシタンスを低下させて、ＭＯＳＦＥＴの高速動作化を図るようにしている。
ここで、特許文献１では、当該ＭＯＳＦＥＴを製造するにあたり、先ず、半導体ウェハをエッチングすることで、ＦＰトレンチ及びゲートトレンチの各々の元となるトレンチを形成する。次に、各トレンチに基板表面まで酸化膜を埋め込み、引き続き当該酸化膜の厚さが、ゲートトレンチの底部に形成されている絶縁膜の厚さに至るまで、酸化膜をエッチングする。次に、フォトレジストをゲートトレンチ内及び基板表面に堆積させた後、ＦＰトレンチの開口部を露出させ、且つゲートトレンチの開口部にはフォトレジストが残るようにフォトレジストにパターニングを施した状態で酸化膜をエッチングする。これによりＦＰトレンチ内に埋め込まれた酸化膜を全て取り除く処理を行う。そして、フォトレジストを取り除いてから熱酸化処理を施すことで、各トレンチの内面に薄い酸化膜を形成し、引き続きＣＶＤ（chemical vapor deposition）により、各トレンチ内に電極を形成する。
ところで、特許文献１では、ゲートトレンチの底部に形成されている絶縁膜の厚さをＦＰトレンチの底部に形成されている絶縁膜に比べて厚くする為に、上記したようにフォトレジストを堆積させてＦＰトレンチの開口部だけが露出するようにパターニングする、いわゆるフォトリソグラフィ工程を行っている。
しかしながら、フォトリソグラフィ工程によると、フォトレジストを堆積させる過程でＦＰトレンチの内壁の窪み等にフォトレジストが残留する場合がある。この際、ＦＰトレンチの深さによってはエッチングでこれを完全に除去することが出来ず、除去し切れなかったフォトレジストがＦＰトレンチ内に残留する。これにより、当該ＦＰトレンチではチャネル領域からの電界を十分に低下させることができなくなり、それに伴い、ＭＯＳＦＥＴのオン抵抗を下げることが困難になっていた。
更に、フォトリソグラフィ工程に掛かる時間の分だけＭＯＳＦＥＴの製造に掛かる時間も長くなる。
そこで、本発明は、製造に掛かる時間を抑えて、オン抵抗が低い縦型のＭＯＳＦＥＴを製造することが可能な半導体装置の製造方法、及び半導体装置を提供することを目的とする。
本発明に係る半導体装置の製造方法は、第１導電型の半導体の基板の一方の面上にエピタキシャル層が形成されている半導体ウェハにドライエッチングを施すことで第１幅の開口部を有する第１のトレンチ及び前記第１幅よりも広い第２幅の開口部を有する第２のトレンチを形成する第１の工程と、前記第１及び第２のトレンチに酸化膜を埋め込む第２の工程と、前記第１のトレンチに埋め込まれている前記酸化膜が全て取り除かれるまで前記半導体ウェハにウェットエッチングを施す第３の工程と、前記第１及び第２のトレンチ各々の内側の面に酸化膜を形成する第４の工程と、前記第１及び第２のトレンチ内に導電材料を堆積させることで前記第１のトレンチにフィールドプレート電極を形成し、前記第２のトレンチにゲート電極を形成する第５の工程と、前記エピタキシャル層の上部における前記第１及び第２のトレンチ間に第１導電型のソース領域を形成する第６の工程と、前記ソース領域の下部に第１導電型とは逆極性の第２導電型のボディ領域を形成する第７の工程と、前記基板の他方の面上に導電材料を堆積させることでドレインコンタクト層を形成する第８の工程と、を有する。
本発明に係る半導体装置は、第１導電型の半導体の基板の一方の面上に、エピタキシャル層、第１導電型とは逆極性の第２導電型のボディ領域及び第１導電型の半導体のソース領域が積層されている半導体層と、前記ソース領域及び前記ボディ領域を貫通して前記エピタキシャル層内に到達し、第１幅の開口部を有する第１のトレンチと、前記第１のトレンチの内壁を覆う第１の絶縁層と、前記第１の絶縁層に覆われたフィールドプレート電極と、前記ソース領域及び前記ボディ領域を貫通して前記エピタキシャル層内に到達し、前記第１幅よりも広い第２幅の開口部を有する第２のトレンチと、前記第２のトレンチの内壁を覆う第２の絶縁層と、前記第２の絶縁層に覆われたゲート電極と、前記基板の他方の面上に形成されているドレインコンタクト層と、を有し、前記第２のトレンチの深さが前記第１のトレンチの深さよりも深く、且つ前記第２のトレンチの底部の前記第２の絶縁層の厚さが前記第１のトレンチの底部の前記第１の絶縁層の厚さよりも厚く、前記第１のトレンチの内壁の窪みに酸化膜が含まれている。
本発明では、先ず、第１導電型の半導体の基板の一方の面上にエピタキシャル層が形成されている半導体ウェハにドライエッチングを施す。これにより、第１幅の開口部を有するＦＰトレンチ用の第１のトレンチ及び第１幅よりも広い第２幅の開口部を有するゲートトレンチ用の第２のトレンチを形成する。この際、マイクロローディング効果により、第２のトレンチの深さは第１のトレンチの深さよりも、両者の開口部同士の幅の差に対応した分だけ深くなる。
次に、第１及び第２のトレンチに酸化膜を埋め込み、引き続き第１のトレンチに埋め込まれている酸化膜が全て取り除かれるまでウェットエッチングを行う。これにより、第１のトレンチ内から全ての酸化膜が取り除かれるが、第２のトレンチの深さが第１のトレンチよりも深いことから、当該第２のトレンチの底部には、両者の深さの差に対応した厚さの酸化膜が残留する。
そして、新たに第１及び第２のトレンチ各々の内側の面に酸化膜を形成する。これにより、ＦＰトレンチ用の第１のトレンチでは、その内側の面に新たに形成した酸化膜がＦＰ電極を覆う絶縁層となる。一方、ゲートトレンチ用の第２のトレンチでは、その内側の面に新たに形成された酸化膜、及びその内側の底部に残留していた酸化膜がゲート電極を覆う絶縁層となるため、その底部の絶縁層の厚さは第１のトレンチの底部に形成されている絶縁層よりも厚くなる。これにより、ＭＯＳＦＥＴのオン抵抗を低下させることが可能となる。
このように、本発明に係る製造方法によれば、フォトリソグラフィ工程を行わずに、ゲートトレンチの底部に形成されている絶縁層の厚さを、ＦＰトレンチ底部に形成されている絶縁層よりも厚くすることができる。
よって、フォトリソグラフィ工程が不要になることで、その分だけＭＯＳＦＥＴの製造に掛かる時間を短縮することが可能となる。更に、ＦＰトレンチ内にフォトレジストが残留することもないので、ＦＰトレンチはチャネル領域からの電界を十分に低下させることが可能となり、その結果、オン抵抗を確実に低下させることが可能になる。
したがって、本発明によれば、製造に掛かる時間を抑えて、オン抵抗が低い縦型のＭＯＳＦＥＴを製造することが可能となる。
以下、本発明の実施例について詳細に説明する。
図１は、本発明に係る半導体装置としてのＭＯＳＦＥＴ１００の断面図である。
ＭＯＳＦＥＴ１００は、第１導電型（例えばｎ型）の半導体の基板１１の一方の面上に、ドレインドリフト領域としての第１導電型のエピタキシャル層１２、第１導電型とは逆極性の第２導電型（例えばｐ型）のボディ領域１３、及び第１導電型のソース領域１４が積層された半導体層を含む。
基板１１の他方の面上には、金属等の導電材料からなるドレインコンタクト層２１が形成されている。当該ドレインコンタクト層２１がＭＯＳＦＥＴ１００のドレイン電極となる。
更に、ＭＯＳＦＥＴ１００には、ソース領域１４及びボディ領域１３を貫通してエピタキシャル層１２内にまで至るフィールドプレートトレンチ（以下、ＦＰトレンチと称する）４０及びゲートトレンチ５０が夫々形成されている。
ＦＰトレンチ４０は、ソース領域１４からエピタキシャル層１２内にまで至る深さＤ１及び幅Ｗ１のトレンチに、そのトレンチ内壁を覆う絶縁層４１と、当該絶縁層４１に覆われるＦＰ電極４２と、を有する。絶縁層４１は、例えば二酸化ケイ素（ＳｉＯ2）などからなり、ＦＰ電極４２は、例えばｎ型またはｐ型の材料をドープしたポリシリコンなどの導電材料からなる。
ゲートトレンチ５０は、ソース領域１４からエピタキシャル層１２内にまで至る深さＤ２及び幅Ｗ２のトレンチに、そのトレンチ内壁を覆う絶縁層５１と、当該絶縁層５１に覆われるゲート電極５２と、を含む。絶縁層５１は、絶縁層４１と同一の例えば二酸化ケイ素（ＳｉＯ2）などからなり、ゲート電極５２は、ＦＰ電極４２と同一の例えばｎ型またはｐ型の材料をドープしたポリシリコンなどの導電材料からなる。当該ゲート電極５２が、ＭＯＳＦＥＴ１００のゲート電極となる。
ソース領域１４の上面上において、ＦＰトレンチ４０各々の上部とその周囲の所定範囲内の領域と、を除く全領域に絶縁層１５が形成されている。更に、図１に示すように、金属等の導電材料からなるソースコンタクト層２２が、絶縁層１５の上面と、ＦＰトレンチ４０各々の上部と、ＦＰトレンチ４０各々の上部の周囲の所定範囲内の領域に隣接するソース領域１４の一部と、に夫々接合するように形成されている。つまり、ソースコンタクト層２２は、ＦＰトレンチ４０各々のＦＰ電極４２及びソース領域１４に電気的に接続されている。当該ソースコンタクト層２２がＭＯＳＦＥＴ１００のソース電極となる。
尚、図１に示すように、ゲートトレンチ５０の深さＤ２はＦＰトレンチ４０の深さＤ１よりも深く、且つゲートトレンチ５０の幅Ｗ２もＦＰトレンチ４０の幅Ｗ１よりも広い。この際、ゲートトレンチ５０の深さＤ２をＦＰトレンチ４０の深さＤ１より大きくするにあたり、深さＤ１が深さＤ２の８０パーセント以上であれば、ＭＯＳＦＥＴ１００の特性（例えば耐圧、閾値Ｖｔ）劣化を防ぐことができる。
かかる構成により、ボディ領域１３内におけるゲートトレンチ５０の外壁に沿ってチャネル領域（例えば破線にて囲まれた領域）が形成される。
図１に示すＭＯＳＦＥＴ１００では、ゲートトレンチ５０の外壁に沿って形成されるチャネル領域から発せられる電界をＦＰトレンチ４０によって低下させている。これにより、そのチャネル長を短くすることができるようになり、その結果、ＭＯＳＦＥＴ１００のオン抵抗を低下させることが可能となる。
また、図１に示すＭＯＳＦＥＴ１００では、エピタキシャル層１２内のＦＰトレンチ４０とゲートトレンチ５０とに挟まれた領域（トレンチ間領域と称する）のドーピング濃度を、ゲートトレンチ５０の底部より下の領域のドーピング濃度よりも低くしている。
更に、ＭＯＳＦＥＴ１００では、ゲートトレンチ５０の底部に形成されている絶縁層５０の厚さＴ２を、ＦＰトレンチ４０の底部に形成されている絶縁層４１の厚さＴ１よりも厚くしている。
これにより、ボディ領域１３とエピタキシャル層１２との間のＰＮ接合部が、トレンチ間領域での限定された空乏電荷に起因して逆バイアスされる場合に、当該トレンチ間領域の空乏の広がりが向上する。それに伴い、チャネル長を更に短くすることが可能となり、より低いオン抵抗、ゲートソースキャパシタンス、及びゲートドレインキャパシタンスが得られる。
次に、ＭＯＳＦＥＴ１００の製造方法を図２に示す製造フローに沿って説明する。尚、ＭＯＳＦＥＴ１００を製造するにあたり、以下のような半導体のウェハを用意する。
図３は、ＭＯＳＦＥＴ１００を製造するために用いる半導体ウェハの断面を示す断面図である。
図３に示すように、当該半導体ウェハは、燐またはヒ素等で高ドープされたｎ型（第１導電型）の半導体の基板１１上にエピタキシャル層１２を成長させ、当該エピタキシャル層１２上に酸化物層７２を成長させ、酸化物層７２上に窒化ケイ素層７４を堆積させたものである。
かかる半導体ウェハに対して、先ず、ＦＰトレンチ４０に対応した幅Ｗ１の開口部、及びゲートトレンチ５０に対応した幅Ｗ２の開口部を夫々有するレジストマスクによって酸化物層７２及び窒化ケイ素層７４をパターニングし、ドライエッチングを所定期間に亘り施す（ステップＳ１１）。
ステップＳ１１により、図４に示すように、ＦＰトレンチ４０に対応した、開口部の幅Ｗ１を有するトレンチＴＲｆと、ゲートトレンチ５０に対応した、開口部の幅Ｗ２を有するトレンチＴＲｇと、が形成される。
尚、ステップＳ１１のドライエッチングによると、マイクロローディング効果により、トレンチの開口部の幅が広いほどトレンチの深さが深くなる。これにより、図４に示すように、トレンチＴＲｇの深さＤ２はトレンチＴＲｆの深さＤ１よりも、両者の開口部の幅の差（Ｗ２−Ｗ１）に対応した長さＤＳ分だけ深くなる。
つまり、ステップＳ１１では、図１に示すＦＰトレンチ４０の深さＤ１に対してゲートトレンチ５０の深さが所定長分だけ深い深さＤ２となるように、ドライエッチングを実施する期間長、開口部の幅Ｗ１及びＷ２が決定されている。
次に、図４に示すトレンチＴＲｆ及びＴＲｇの各々内に、例えば二酸化ケイ素等からなる酸化膜７６を図５に示すように埋め込む（ステップＳ１２）。
次に、窒化ケイ素層７４及び酸化物層７２を取り除くエッチングを行い、引き続き、トレンチＴＲｆ及びＴＲｇ各々内の酸化膜７６を取り除くウェットエッチングを、トレンチＴＲｆ内の酸化膜７６が全て取り除かれるまで行う（ステップＳ１３）。つまり、ステップＳ１３では、トレンチＴＲｆ内の酸化膜７６が全て取り除かれた時点でウェットエッチングを終了する。
ステップＳ１３でのウェットエッチングによれば、トレンチの開口部の幅に関わらずウェットエッチングを実施する期間長に応じてエッチングされる深さが変化する。そのため、図６に示すように、各トレンチＴＲｆに埋め込まれていた酸化膜７６が全て取り除かれるものの、トレンチＴＲｇの底部には、長さＤＳの厚さの酸化膜７６が残留する。
次に、半導体ウェハに熱酸化処理を施すことで、図７に示すように、エピタキシャル層１２の上部、トレンチＴＲｆ及びＴＲｇ各々の内側の面に、厚さＴ１の酸化膜７８を形成する（ステップＳ１４）。この際、トレンチＴＲｇの底部には長さＤＳの厚さの酸化膜７６の上部に厚さＴ１の酸化膜７８が積層されるので、その結果、図７に示すように当該トレンチＴＲｇの底部には厚さＴ２（ＤＳ＋Ｔ１）の酸化膜が形成されることになる。
次に、ＣＶＤ（chemical vapor deposition）により、トレンチＴＲｆ及びＴＲｇの各々内に導電材料として例えばポリシリコンを堆積させる。これにより、図８に示すように、トレンチＴＲｆの各々内に酸化膜７８で覆われたＦＰ電極４２が形成され、トレンチＴＲｇ内に酸化膜（７６、７８）で覆われたゲート電極５２が形成される（ステップＳ１５）。
次に、ヒ素もしくは燐などのｎ型ドーパントを注入することで、図９に示すように、エピタキシャル層１２の上部におけるトレンチＴＲｆ及びＴＲｇが形成されていない領域に、ソース領域１４を形成する（ステップＳ１６）。
次に、ホウ素などのｐ型（第２導電型）のドーパントを注入することで、図１０に示すように、ソース領域１４の下部にボディ領域１３を形成する（ステップＳ１７）。
次に、酸化膜７８、ＦＰ電極４２及びゲート電極５２各々の上面に図１１に示すように酸化物７９を堆積させ、引き続き、図１２に示すように、ＦＰトレンチ４０各々の上部及びその周囲の領域を、ソース領域１４の一部が露出するまでエッチングすることで、ＦＰ電極４２の内壁を覆う絶縁層４１、及びゲート電極５２の内壁を覆う絶縁層５１を形成する（ステップＳ１８）。
つまり、当該ステップＳ１８により、ステップＳ１４でトレンチＴＲｆの内壁に形成された酸化膜７８が絶縁層４１となる。また、上記したステップＳ１３によってゲートトレンチＴＲｇの底部に残留させた酸化膜７６と、ステップＳ１４でゲートトレンチＴＲｇの内壁に形成された酸化膜７８とがゲート電極５２の表面を覆う絶縁層５１となる。また、図１２に示すように、酸化膜７８における絶縁層４１及び５１以外の部分と、酸化物７９とが結合することで図１に示す絶縁層１５となる。
更に、図１２に示すように、絶縁層４１及びＦＰ電極４２を含むトレンチＴＲｆが図１に示すＦＰトレンチ４０となり、絶縁層５１及びゲート電極５２を含むトレンチＴＲｇが図１に示すゲートトレンチ５０となる。
次に、金属等の導電材料を堆積させることで、図１３に示すように、ソース領域１４、及びＦＰトレンチ４０各々のＦＰ電極４２と電気的に接続されるソースコンタクト層２２を形成する（ステップＳ１９）。
次に、金属等の導電材料を基板１１の下面に堆積させることで、図１４に示すようにドレインコンタクト層２１を形成する（ステップＳ２０）。これにより、図１に示す構造を有するＭＯＳＦＥＴ１００が製造される。
要するに、図２に示される製造方法では、ゲートトレンチ及びＦＰ（フィールドプレート）トレンチを有する縦型のＭＯＳＦＥＴ１００を以下の第１〜第８の工程で製造する。
第１の工程（Ｓ１１）では、第１導電型の半導体の基板１１の一方の面上にエピタキシャル層１２が形成されている半導体ウェハに、ドライエッチングを施す。これにより、第１幅Ｗ１の開口部を有するＦＰトレンチ４０用の第１のトレンチＴＲｆと、第１幅よりも広い第２幅Ｗ２の開口部を有するゲートトレンチ５０用の第２のトレンチＴＲｇと、を同時に形成（図４）する。この際、マイクロローディング効果により、第２のトレンチの深さＤ２は第１のトレンチの深さＤ１よりも、開口部の幅の差（Ｗ２−Ｗ１）に対応した所定長の分だけ深くなる。
次の第２の工程（Ｓ１２）では、第１及び第２のトレンチに酸化膜７６を埋め込む。第３の工程（Ｓ１３）では、第１のトレンチに埋め込まれている酸化膜が全て取り除かれるまでウェットエッチングを行う。
第４の工程（Ｓ１４）では、熱酸化を行うことで第１及び第２のトレンチ各々内に酸化膜７８を形成する。第５の工程（Ｓ１５）では、第１及び第２のトレンチ内に導電材料を堆積させることで第１のトレンチにフィールドプレート電極４１を形成すると共に第２のトレンチにゲート電極５２を形成する。第６の工程（Ｓ１６）では、第１導電型のドーパントを注入することでエピタキシャル層の上部にソース領域１４を形成する。第７の工程（Ｓ１７）では、第１導電型とは逆極性の第２導電型のドーパントを注入することでソース領域の下部にボディ領域１３を形成する。第８の工程（Ｓ１９）では、基板の他方の面上に導電材料を堆積させることでドレインコンタクト層２１を形成する。
よって、上記した一連の工程によれば、フォトリソグラフィ工程を行わずに、ゲートトレンチ５０内の底部に形成されている絶縁層５１（７６、７８）の厚さを、ＦＰトレンチ４０内の底部に形成されている絶縁層４１（７８）の厚さより厚くすることができる。これにより、製造されたＭＯＳＦＥＴ１００のオン抵抗を低くすることが可能となる。
また、上記した一連の工程によれば、上記したフォトリソグラフィ工程が不要になることで、その分だけＭＯＳＦＥＴの製造に掛かる時間を短縮することが可能となる。更に、ＦＰトレンチ４０内にフォトレジストが残留することもないので、ＦＰトレンチ４０は、チャネル領域からの電界を十分に低下させることが可能となり、その結果、オン抵抗を確実に低下させることが可能になる。
よって、図２に示される製造方法によれば、製造に掛かる時間を抑えて、オン抵抗が低い縦型のＭＯＳＦＥＴを製造することが可能となる。
ところで、トレンチＴＲｆの内壁に僅かな窪みが存在すると、当該窪み部に酸化膜が入り込む虞がある。この際、トレンチＴＲｆの開口部の幅Ｗ１はトレンチＴＲｇの開口部の幅Ｗ２よりも狭いので、上記したステップＳ１３にて酸化膜のウェットエッチング処理を施しても、トレンチＴＲｆの窪み部に入り込んだ酸化膜を除去し切れず、酸化膜の一部が残留する虞がある。
図１４は、かかる点に鑑みて為されたＭＯＳＦＥＴ１００の製造手順の変形例を示すフロー図である。尚、図１４に示す製造手順では、ステップＳ１１〜Ｓ２０を実行する点については、図２に示す製造手順と同じである。
ただし、図１４では、ステップＳ１３の実行後、ステップＳ１３Ａにて以下の残留酸化膜ドライエッチングを実行する。
ステップＳ１３Ａでは、トレンチＴＲｆ内に残留した酸化膜を除去する為に図１４に示すように、トレンチＴＲｇの開口部を覆うレジスト８０を形成し、残留酸化膜を除去するドライエッチングを行う。尚、この残留酸化膜ドライエッチングでは、一部の残留した酸化膜を除去すれば良いので、その処理時間は短時間で済む。そして、当該残留酸化膜ドライエッチングの終了後にレジスト８０を除去し、引き続き、上記したステップＳ１４〜Ｓ２０による一連の処理を実行する。これにより、処理時間を大幅に増加することなく、ＦＰトレンチ４０に残留する酸化膜を確実に除去することが可能となる。
１１ 基板
１２ エピタキシャル層
１３ ボディ領域
１４ ソース領域
４０ ＦＰトレンチ
４１、５１ 絶縁層
４２ ＦＰ電極
５０ ゲートトレンチ
５２ ゲート電極
７６、７８ 酸化膜
１００ ＭＯＳＦＥＴ
１２ エピタキシャル層
１３ ボディ領域
１４ ソース領域
４０ ＦＰトレンチ
４１、５１ 絶縁層
４２ ＦＰ電極
５０ ゲートトレンチ
５２ ゲート電極
７６、７８ 酸化膜
１００ ＭＯＳＦＥＴ
Claims (6)
- 第１導電型の半導体の基板の一方の面上にエピタキシャル層が形成されている半導体ウェハにドライエッチングを施すことで第１幅の開口部を有する第１のトレンチ及び前記第１幅よりも広い第２幅の開口部を有する第２のトレンチを形成する第１の工程と、
前記第１及び第２のトレンチに酸化膜を埋め込む第２の工程と、
前記第１のトレンチに埋め込まれている前記酸化膜が全て取り除かれるまで前記半導体ウェハにウェットエッチングを施す第３の工程と、
前記第１及び第２のトレンチ各々の内側の面に酸化膜を形成する第４の工程と、
前記第１及び第２のトレンチ内に導電材料を堆積させることで前記第１のトレンチにフィールドプレート電極を形成し、前記第２のトレンチにゲート電極を形成する第５の工程と、
前記エピタキシャル層の上部における前記第１及び第２のトレンチ間に第１導電型のソース領域を形成する第６の工程と、
前記ソース領域の下部に第１導電型とは逆極性の第２導電型のボディ領域を形成する第７の工程と、
前記基板の他方の面上に導電材料を堆積させることでドレインコンタクト層を形成する第８の工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第３の工程の終了後、前記第２のトレンチの開口部を覆うレジストを形成して前記半導体ウェハにドライエッチングを施すことで前記第１のトレンチに残留する酸化膜を除去する工程を実行した後に前記第４〜第８の工程を順に実行することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の工程では、所定の期間長に亘り前記半導体ウェハに前記ドライエッチングを施すことで前記第１及び第２のトレンチを同時に形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記ドライエッチングに伴うマイクロローディング効果によって前記第２のトレンチの深さが前記第１のトレンチの深さよりも所定長だけ深くなるように、前記所定の期間長、前記第１幅及び前記第２幅が夫々決定されていることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記第１のトレンチの深さは前記第２のトレンチの深さの８０パーセント以上であることを特徴とする請求項４に記載の半導体装置の製造方法。
- 第１導電型の半導体の基板の一方の面上に、エピタキシャル層、第１導電型とは逆極性の第２導電型のボディ領域及び第１導電型の半導体のソース領域が積層されている半導体層と、
前記ソース領域及び前記ボディ領域を貫通して前記エピタキシャル層内に到達し、第１幅の開口部を有する第１のトレンチと、
前記第１のトレンチの内壁を覆う第１の絶縁層と、
前記第１の絶縁層に覆われたフィールドプレート電極と、
前記ソース領域及び前記ボディ領域を貫通して前記エピタキシャル層内に到達し、前記第１幅よりも広い第２幅の開口部を有する第２のトレンチと、
前記第２のトレンチの内壁を覆う第２の絶縁層と、
前記第２の絶縁層に覆われたゲート電極と、
前記基板の他方の面上に形成されているドレインコンタクト層と、を有し、
前記第２のトレンチの深さが前記第１のトレンチの深さよりも深く、且つ前記第２のトレンチの底部の前記第２の絶縁層の厚さが前記第１のトレンチの底部の前記第１の絶縁層の厚さよりも厚く、
前記第１のトレンチの内壁の窪みに酸化膜が含まれていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019215578A JP2021086949A (ja) | 2019-11-28 | 2019-11-28 | 半導体装置の製造方法、及び半導体装置 |
Applications Claiming Priority (1)
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| JP2021086949A true JP2021086949A (ja) | 2021-06-03 |
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ID=76088438
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| Application Number | Title | Priority Date | Filing Date |
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| JP2019215578A Pending JP2021086949A (ja) | 2019-11-28 | 2019-11-28 | 半導体装置の製造方法、及び半導体装置 |
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| JP (1) | JP2021086949A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505270A (ja) * | 2006-09-27 | 2010-02-18 | マックスパワー・セミコンダクター・インコーポレイテッド | 窪んだフィールドプレートを備えたパワーｍｏｓｆｅｔ |
| WO2011052787A1 (ja) * | 2009-11-02 | 2011-05-05 | 富士電機システムズ株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2017010393A1 (ja) * | 2015-07-16 | 2017-01-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2019
- 2019-11-28 JP JP2019215578A patent/JP2021086949A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505270A (ja) * | 2006-09-27 | 2010-02-18 | マックスパワー・セミコンダクター・インコーポレイテッド | 窪んだフィールドプレートを備えたパワーｍｏｓｆｅｔ |
| WO2011052787A1 (ja) * | 2009-11-02 | 2011-05-05 | 富士電機システムズ株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2017010393A1 (ja) * | 2015-07-16 | 2017-01-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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