CN108376708B - 具有耐压结构的半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种具有耐压结构的半导体器件及其制作方法，涉及半导体芯片技术领域，包括：N型衬底、N+区、P‑体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。其中，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内。该技术方案缓解了现有技术存在的器件结构耐压性能差的技术问题，有效保证了器件的耐压性能，提高了半导体器件的饱和电流，减小了器件的导通电阻，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其是涉及一种具有耐压结构的半导体器件及其制作方法。
背景技术
目前，MOS器件结构主要包括为源极金属、介质层隔离、多晶栅极、栅极氧化层、器件P-型体区、器件N+源区、器件N型外延层、器件N型衬底和器件漏极金属。在实现本发明过程中，发明人发现现有技术中至少存在如下问题：MOS器件导通电阻大，器件导通时，电子会从N型源极出发，穿过沟道，N型外延层，N型衬底，最终到达漏极。若要提高器件耐压，则N型外延层必须要很厚，越厚的N型外延层，器件的导通电阻就会越大。若要提高器件耐压，通常会增加终端耐压结构，极大的浪费了器件面积。因此，现有技术存在器件结构耐压性能差的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种具有耐压结构的半导体器件及其制作方法，以缓解现有技术存在的器件结构耐压性能差的技术问题。
第一方面，本发明实施例提供了一种具有耐压结构的半导体器件，包括：N型衬底、N+区、P-体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；
N+区为由中央区、底边区和侧边区组成的电子漂移区；
N型衬底的上方与N+区的底边区连接， N+区的内表面向中央区延伸为P-体区，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内， P-体区的上表面与耐压氧化层相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，耐压氧化层、多晶硅区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的底部与N+区的底部相贴合。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的侧边与N+区的中央区距离L1，和耐压氧化层的底部与N+区的底部的距离L2相等。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的厚度为0.5 ~0.8μm。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的宽度为2~5μm。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的凹形区域的深度为2~10μm。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中， N+区为N型重掺杂区，掺杂剂量为1E15~2E15，截面宽度为2~5μm。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中， N+区采用由TBI材料聚合的PTBI2T电子漂移层。
第二方面，本发明实施例提供了一种具有耐压结构的半导体器件的制作方法，包括：
提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化；
在P-外延层的两侧形成深沟槽；
在深沟槽内部形成耐压氧化层，耐压氧化层为凹形氧化层，在耐压氧化层的凹形区域内部填充形成多晶硅区；
通过光刻注入和热驱注入N型离子，驱入后N+区的中央区、N+外延层和P-外延层的两侧边形成N+区，N+区的中央区两侧与耐压氧化层之间形成P-体区；
在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极；
在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区；
在耐压氧化层、多晶硅区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层。
进一步的，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，在深沟槽内部形成耐压氧化层具体为：在深沟槽内部采用氯基气体作为气氛进行氧化层生长，形成耐压氧化层。
本发明实施例带来了以下有益效果：本发明实施例所提供的具有耐压结构的半导体器件及其制造方法，包括：N型衬底、N+区、P-体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。N+区为由中央区、底边区和侧边区组成的电子漂移区。N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内，P-体区的上表面与耐压氧化层相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，耐压氧化层、多晶硅区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。该技术方案通过采用耐压氧化层与多晶硅填充技术相结合，有效保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能，缓解了现有技术存在的器件结构耐压性能差的技术问题。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的具有耐压结构的半导体器件的剖视图；
图2为本发明实施例提供的具有耐压结构的半导体器件的制作方法的流程图；
图3为本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S1的产品示意图；
图4为本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S2的产品示意图；
图5为本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S3的产品示意图；
图6为本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S4的产品示意图；
图7为本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S5和步骤S6的产品示意图。
图标：
1-N型衬底；2-N+区；3-耐压氧化层；4-多晶硅区；5-N+源区；6-P-体区；7-多晶硅栅极；8-栅极氧化层；9-介质层隔离；10-器件源极金属；11-器件漏极金属。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，MOS器件结构主要包括为源极金属、介质层隔离、多晶栅极、栅极氧化层、器件P-型体区、器件N+源区、器件N型外延层、器件N型衬底和器件漏极金属。在实现本发明过程中，发明人发现现有技术中至少存在如下问题：MOS器件导通电阻大，器件导通时，电子会从N型源极出发，穿过沟道，N型外延层，N型衬底，最终到达漏极。若要提高器件耐压，则N型外延层必须要很厚，越厚的N型外延层，器件的导通电阻就会越大。若要提高器件耐压，通常会增加终端耐压结构，极大的浪费了器件面积，基于此，本发明实施例提供的一种具有耐压结构的半导体器件及其制造方法，可以有效保证器件的耐压性能，同时提高半导体器件的饱和电流，减小器件的导通电阻。
实施例一：
参见图1，本发明实施例提供的具有耐压结构的半导体器件的剖视图。本发明实施例提供的一种具有耐压结构的半导体器件，包括：N型衬底1、N+区2、P-体区6、耐压氧化层3、多晶硅区4、N+源区5、栅极氧化层8、多晶硅栅极7、介质层隔离9、器件源极金属10和器件漏极金属11。其中，耐压氧化层与多晶硅区组成了半导体器件的耐压结构。N+区为由中央区、底边区和侧边区组成的电子漂移区。侧边区的横断面为“口”字型，中央区的横断面为“一”字型，位于侧边区的中央，底边区为正方形，位于器件底部。
N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内，进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的厚度为0.5 ~0.8μm，保证了保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，改善半导体器件的导通性能，且内置式的耐压氧化层与多晶硅区组成的耐压结构有效利用了器件面积，降低了器件的生产成本。
本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层所形成的凹型槽的宽度为2~5μm。且上述耐压氧化层的设置可以有多种选择方式，如：
方式一，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的底部与N+区的底部相贴合。此时器件的耐压，取决于耐压氧化层的厚度以及耐压氧化层的侧边与N+区的中央区的距离，增加距离与厚度，保证了器件有足够的耗尽区域厚度来承担耐压。
方式二，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的侧边与N+区的中央区距离L1，耐压氧化层的底部与N+区的底部的距离L2，L1与L2相等，保证器件在高压反偏时能够承担足够的反向电压，从而保证了器件内部的电荷平衡，从而保护器件避免击穿。具体的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的凹形区域的深度为2~10μm。
本发明实施例提供的具有耐压结构的半导体器件中，P-体区的上表面与耐压氧化层相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，耐压氧化层、多晶硅区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，N+区为N型重掺杂区，掺杂剂量为1E15~2E15，截面宽度为2~5μm。其中，掺杂剂量的单位为离子个数/平方厘米。
进一步的，本发明实施例提供的具有耐压结构的半导体器件中，N+区采用由TBI材料聚合的PTBI2T电子漂移层。
本发明实施例所提供的具有耐压结构的半导体器件，包括：N型衬底、N+区、P-体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。N+区为由中央区、底边区和侧边区组成的电子漂移区。N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内，P-体区的上表面与耐压氧化层相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，耐压氧化层、多晶硅区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。该技术方案通过采用耐压氧化层与多晶硅填充技术相结合，有效保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能，缓解了现有技术存在的器件结构耐压性能差的技术问题。
实施例二：
本发明实施例提供的一种具有耐压结构的半导体器件的制造方法，包括如下步骤：
步骤S1：提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化。参见图3，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S1的产品示意图。
步骤S2：在P-外延层的两侧形成深沟槽。参见图4，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S2的产品示意图。
步骤S3：在深沟槽内部形成耐压氧化层，耐压氧化层为凹形氧化层，在耐压氧化层的凹形区域内部填充形成多晶硅区。参见图5，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S3的产品示意图。进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的厚度为0.5 ~0.8μm，保证了保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，改善半导体器件的导通性能，且内置式的耐压氧化层与多晶硅区组成的耐压结构有效利用了器件面积，降低了器件的生产成本。本发明实施例提供的具有耐压结构的半导体器件的制作方法中，耐压氧化层所形成的凹型槽的宽度为2~5μm。且上述耐压氧化层的设置可以有多种选择方式，如：
方式一，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，耐压氧化层的底部与N+区的底部相贴合。此时器件的耐压，取决于耐压氧化层的厚度以及耐压氧化层的侧边与N+区的中央区的距离，增加距离与厚度，保证了器件有足够的耗尽区域厚度来承担耐压。
方式二，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，耐压氧化层的侧边与N+区的中央区距离L1，耐压氧化层的底部与N+区的底部的距离L2，L1与L2相等，保证器件在高压反偏时能够承担足够的反向电压，从而保证了器件内部的电荷平衡，从而保护器件避免击穿。具体的，耐压氧化层的凹形区域的深度为2~10μm。
步骤S4：通过光刻注入和热驱注入N型离子，驱入后N+区的中央区、N+外延层和P-外延层的两侧边形成N+区，N+区的中央区两侧与耐压氧化层之间形成P-体区。N+区的侧边区的横断面为“口”字型；中央区的横断面为“一”字型，位于侧边区的中央；底边区为正方形，位于器件底部。参见图6，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S4的产品示意图。N+区采用由TBI材料聚合的PTBI2T电子漂移层。其中，N+区为N型重掺杂区，掺杂剂量为1E15~2E15，截面宽度为2~5μm。其中，掺杂剂量的单位为离子个数/平方厘米。
步骤S5：在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极。其中，栅极氧化层的宽度与多晶硅栅极的宽度相等。
步骤S6：在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区。参见图7，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S5和步骤S6的产品示意图（未示出N型衬底）。
步骤S7：在耐压氧化层、多晶硅区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层，即为图1本发明实施例提供的具有耐压结构的半导体器件的剖视图中的产品。耐压氧化层与多晶硅区组成了半导体器件的耐压结构，N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内，P-体区的上表面与耐压氧化层相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，耐压氧化层、多晶硅区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间水平铺设有介质隔离层。
进一步的，本发明实施例提供的具有耐压结构的半导体器件的制作方法中，步骤S3中的在深沟槽内部形成耐压氧化层具体为：在深沟槽内部采用氯基气体作为气氛进行氧化层生长，形成耐压氧化层，该技术方案去除了耐压氧化层内的金属离子和可动电荷，进一步保证了器件的导通性能。
本发明实施例所提供的具有耐压结构的半导体器件的制造方法，首先，提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化。其次，在P-外延层的两侧形成深沟槽；在深沟槽内部形成耐压氧化层，耐压氧化层为凹形氧化层，在耐压氧化层的凹形区域内部填充形成多晶硅区。再次，通过光刻注入和热驱注入N型离子，驱入后N+区的中央区、N+外延层和P-外延层的两侧边形成N+区，N+区的中央区两侧与耐压氧化层之间形成P-体区。然后，在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极；在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区。最后，在耐压氧化层、多晶硅区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层。该技术方案通过采用耐压氧化层与多晶硅填充技术相结合，有效保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能，缓解了现有技术存在的器件结构耐压性能差的技术问题。
在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (7)
1.一种具有耐压结构的半导体器件，其特征在于，包括：N型衬底、N+区、P-体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；
所述N+区为由中央区、底边区和侧边区组成的电子漂移区；
所述N型衬底的上方与所述N+区的底边区连接，所述N+区的内表面向中央区延伸为所述P-体区，所述耐压氧化层分别设置在所述N+区的中央区的两侧，且分别与所述N+区的侧边区相贴合，所述耐压氧化层的侧边与所述N+区的中央区距离L1，和所述耐压氧化层的底部与所述N+区的底部的距离L2相等，所述P-体区的深度与厚度均大于所述耐压氧化层的深度与厚度，使所述P-体区与所述N+区的侧边区将所述耐压氧化层包围起来；所述耐压氧化层为凹形氧化层，所述多晶硅区填充在所述耐压氧化层凹形区域内，所述P-体区的上表面与所述耐压氧化层相连接处设有所述N+源区，所述栅极氧化层覆盖于所述N+源区、N+区、P-体区连接处的上表面，所述栅极氧化层上方设有所述多晶硅栅极，所述耐压氧化层、多晶硅区与所述N+源区连接处的上表面设置有器件源极金属，所述N+区的侧边区的上表面设有器件漏极金属，所述多晶硅栅极的上表面及其与所述器件源极金属之间、所述器件源极金属与器件漏极金属之间均水平铺设有所述介质隔离层。
2.根据权利要求1所述的半导体器件，其特征在于，所述耐压氧化层的厚度为0.5~ 0.8μm。
3.根据权利要求1所述的半导体器件，其特征在于，所述耐压氧化层的宽度为2~5μm。
4.根据权利要求1所述的半导体器件，其特征在于，所述耐压氧化层的凹形区域的深度为2~10μm。
5.根据权利要求1所述的半导体器件，其特征在于，所述N+区为N型重掺杂区，掺杂剂量为1E15~2E15，截面宽度为2 ~ 5μm，其中掺杂剂量的单位为离子个数/平方厘米。
6.一种具有耐压结构的半导体器件的制作方法，其特征在于，包括：提供N型衬底，在所述N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化；
在P-外延层的两侧形成深沟槽；
在所述深沟槽内部形成耐压氧化层，所述耐压氧化层为凹形氧化层，在所述耐压氧化层的凹形区域内部填充形成多晶硅区；
通过光刻注入和热驱注入N型离子，驱入后N+区的中央区、N+外延层和P-外延层的两侧边形成N+区，N+区的中央区两侧与耐压氧化层之间形成P-体区，所述耐压氧化层的侧边与所述N+区的中央区距离L1，和所述耐压氧化层的底部与所述N+区的底部的距离L2相等，所述P-体区的深度与厚度均大于所述耐压氧化层的深度与厚度，使所述P-体区与所述N+区的侧边区将所述耐压氧化层包围起来；
在所述N+区与所述P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极；
在多晶硅栅极的两侧所述P-体区进行光刻注入形成N+源区；
在所述耐压氧化层、多晶硅区与所述N+源区连接处的上表面形成器件源极金属，在所述N+区的侧边区的上表面形成器件漏极金属，在所述器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层。
7.根据权利要求6所述的制作方法，其特征在于，所述在所述深沟槽内部形成耐压氧化层具体为：在所述深沟槽内部采用氯基气体作为气氛进行氧化层生长，形成耐压氧化层。
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