JP2010191107A - 液晶表示装置及びその製造方法 - Google Patents

Abstract

【課題】表示欠陥を完全にリペアすることができ、開口率の低下を伴わない液晶表示装置の製造方法を提供する。
【解決手段】紫外線の照射によって高導電率化されたＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物のソース領域及びドレイン領域を有する主ＴＦＴ及び冗長ＴＦＴを備え、冗長ＴＦＴの透明なドレイン領域を画素電極と重なり合うようにして信号線に設けられたリペア領域にまで延ばして形成する。リペア領域と冗長ＴＦＴのドレイン領域の端部とは絶縁層によって絶縁されている。表示欠陥の生じた画素部に対して、主ＴＦＴを画素電極から切り離すとともに、冗長ＴＦＴのドレイン領域の端部と信号線とをリペア領域において溶着させる。これにより、冗長ＴＦＴがスイッチング素子として機能し表示欠陥が完全にリペアされる。
【選択図】図２

Description

本発明は、液晶表示装置及びその製造方法に関し、特に、金属酸化物系のアモルファス半導体薄膜を用いた液晶表示装置及びその製造方法における画素部のリペア技術に関する。

近年、金属酸化物系半導体薄膜を用いた半導体素子が注目されている。この薄膜は、低温で成膜することができ、また、可視光に対して透明な膜を形成できること等の特徴を有しており、プラスチック基板やフィルムなどの透明性基板上にフレキシブルで透明な薄膜トランジスタ（以下、薄膜トランジスタを「ＴＦＴ」という）を形成することが可能である（特許文献１）。

また、ＴＦＴの活性層に用いる酸化物半導体膜として、Ｉｎ、Ｇａ及びＺｎを含む酸化物から構成される半絶縁性の透明なアモルファス薄膜が知られており、これをチャネル層に用いるとともに、電気伝導度の大きなＩｎＧａＺｎＯ_３（ＺｎＯ）_４の層にＡｕ膜を積層したものをソース電極及びドレイン電極として用いたトップゲート型ＴＦＴの構造が開示されており、さらに、アモルファスＩｎＧａＺｎＯ_４ ＴＦＴはアモルファスシリコンＴＦＴに比べて格段に大きな移動度を有することが開示されている（特許文献２）。

そして、このような優れた特性を備えるＩｎ、Ｇａ及びＺｎを含む酸化物を半導体層とするＴＦＴを、テレビジョン受像機やパーソナルコンピュータ用モニタ、携帯端末などの表示装置、特に、アクティブマトリックス型の液晶表示装置におけるスイッチング素子として利用すべく、現在も活発な研究開発が続けられている。

一方、液晶表示装置の製造歩留まりを向上させコストを低減させるために、液晶表示パネルの製造工程において画素の点欠陥（滅点欠陥や輝点欠陥等）や線欠陥等の表示欠陥の発生を少なくする製造技術とともに、これらの欠陥をリペアする技術がその重要性を増してきている（特許文献３）。

特開２０００−１５０９００号公報 特開２００６−１６５５２９号公報 特開平９−１２７５４９号公報

以下、便宜上、本明細書においてはＴＦＴのソース及びドレインのうち、負荷（液晶）を接続する側をソースと呼び、他方をドレインと呼ぶこととするが、本発明は、ソースをドレインと呼び、またドレインをソースと呼んでもその作用及び効果は同じである。

アクティブマトリクス型液晶表示装置においては、複数の走査線と複数の信号線のそれぞれの交差部の近傍にスイッチング素子がマトリックス状に配置されるとともに、それぞれのスイッチング素子に画素電極が接続されている。このような構成をもつ液晶表示装置においては、特に大画面の液晶表示装置の場合には、その製造工程において、画素の輝点欠陥又は滅点欠陥のような点欠陥及び線欠陥等の表示欠陥が生じ得る。

例えば、スイッチング素子として用いたＴＦＴの形成不良により、ソース領域又はソース電極がゲート電極又は走査線と短絡して画素電極の電位が常に走査線の電位と同じになってしまうような欠陥が生じ、このような欠陥が生じた画素は、表示装置として表示したときに、暗表示となってしまういわゆる滅点欠陥又は明表示となってしまういわゆる輝点欠陥をもつ画素となる。そして、滅点欠陥の場合には周囲の画素が明表示のときに、輝点欠陥の場合には周囲の画素が暗表示のときに、このような欠陥が視認されやすいことになる。また、このような短絡に至らないまでもリークしている場合も、画素電極には正常な画像信号が供給されずその画素の表示の階調は画像信号とは無関係な異常なものとなる。なお、輝点欠陥となるか滅点欠陥となるかは、欠陥の態様や偏光板の透過軸の設定等によって異なる。

このような輝点欠陥や滅点欠陥のような点欠陥に対処すべく、各種のリペア方法が提案されている。例えば、画素電極から延びたパッドを信号線と重畳するようにあらかじめ設けておき、パッドに対してレーザーを照射して信号線と画素電極とを溶着することにより両者を接続する方法がある（特許文献３）。しかし、このリペア方法は、信号線からの画像信号が、選択期間又は非選択期間を問わず、常に画素電極に供給されるようにして疑似的な表示を行うことにより欠陥を目立たなくさせるものにすぎない。そのため、点欠陥が完全にリペアされた表示装置を実現できるわけではなく、表示品質上の問題がある。

点欠陥を完全にリペアするために、スイッチング素子として本来設けられているＴＦＴ（「主ＴＦＴ」という）に加えて、冗長なＴＦＴ（「冗長ＴＦＴ」という）をあらかじめ画素部内に形成しておき、主ＴＦＴの形成不良により点欠陥が生じた場合には、主ＴＦＴを画素電極から切り離すとともに、主ＴＦＴに替えて冗長ＴＦＴを画素電極に接続し直すことによってスイッチング素子として機能させるというリペア方法も知られている。この方法によれば、選択期間又は非選択期間に応じて冗長ＴＦＴが正常に動作するため、上記のように疑似的な表示するものではなく、表示品質は向上する。しかし、この方法では、従来から用いられているアモルファスシリコンＴＦＴやポリシリコンＴＦＴによって冗長ＴＦＴを形成する場合には、冗長ＴＦＴと信号線との間に遮光性のある金属等からなる接続パターンをあらかじめ配線しておくことになるが、このような遮光性の接続パターンは画素電極と平面視で重なり合うことが多く、その結果、画素部の開口率が低下してしまい、好ましくない。

このような開口率の低下を避けるために、冗長ＴＦＴと信号線との間を透明導電体であるＩＴＯ（インジウムスズ酸化物：Indium Tin Oxide）等からなる接続パターンによって接続することが考えられる。しかし、この方法では、このような接続パターンを画素電極が形成される層と同一の層に形成することにすれば画素電極の面積が縮小され開口率が低下することになる。また、画素電極が形成される層と異なる層に形成するとすれば、画素電極形成工程とは別の成膜及びパターニング工程が必要となりＰＥＰ（Photo Engraving Process）が増加し生産性が低下するという欠点がある。

また、開口率の低下を避ける別の方法として、信号線と冗長ＴＦＴとの接続パターンを信号線から冗長ＴＦＴにまで枝状に延ばし、延ばした接続パターンの先端と冗長ＴＦＴとを接続するとともに、開口率の低下を避けるためにこのような接続パターンを走査線の上層に絶縁層を介して走査線と平面視で重なり合うように配設するという方法がある。この方法は、接続パターンを信号線の材質と同じ金属等の遮光性の材質で形成することができ、また、開口率の低下も生じないが、このような接続パターンと走査線との間に生ずる寄生容量が増加し、走査線によって供給される走査信号の波形の時定数も増大し、画像表示における表示品質の劣化を招き、好ましくない。

本発明は以上の点に鑑みてなされたものであり、本発明は、冗長ＴＦＴを用いることにより、画素部に生じた点欠陥等の表示欠陥をリペア可能な液晶表示装置及びその製造方法を提供することを目的とする。また、本発明は、開口率を低下させることなく、かつ、リペアを可能とする液晶表示装置及びその製造方法を提供することを目的とする。さらに、本発明は、余分なＰＥＰを追加することなく、また、表示品質の高い、リペアが可能な液晶表示装置及びその製造方法を提供することを目的とする。

本発明の液晶表示装置の製造方法は、対向する基板間に液晶を挟持し、一方の該基板の上に、互いに交差する複数の信号線と複数の走査線とそれぞれの該交差に対応する画素電極とを備える液晶表示装置の製造方法であって、第１ソース領域及び第１ドレイン領域を備える第１薄膜トランジスタの第１半導体層と、第２ソース領域及び該画素電極と平面視で重なり合うようにしてリペア領域に至るまで延び端部が該リペア領域と絶縁層を挟んで平面視で重なり合うように成形された第２ドレイン領域を備える第２薄膜トランジスタの第２半導体層とを、Ｉｎ、Ｇａ及びＺｎを含むアモルファス酸化物から形成する第１工程と、該走査線に接続され遮光性を有するゲート電極の側から該第１半導体層及び該第２半導体層に向けて紫外線を照射することにより該第１半導体層及び該第２半導体層を照射前よりも高導電率化する第２工程と、該第１半導体層及び該第２半導体層の上に該絶縁層を形成する第３工程と、該第１ドレイン領域に接続されるとともに、該第２ドレイン領域と短絡することにより該第２ドレイン領域との接続がなされる該リペア領域を備える該信号線を該絶縁層の上に形成する第４工程と、該画素電極を形成するとともに該画素電極を該第１ソース領域と該第２ソース領域とに接続する第５工程と、該第１薄膜トランジスタを該画素電極から切り離すとともに、該第２ドレイン領域と該信号線とを該リペア領域において短絡させることにより表示欠陥をリペアする第６工程と含むことを特徴とする。

本発明は、かかる構成をとることにより、走査線と信号線とによって区画される画素部毎に、主薄膜トランジスタである第１薄膜トランジスタと、冗長薄膜トランジスタである第２薄膜トランジスタと、これら両方の薄膜トランジスタに接続されている画素電極とが形成される。そして、第１薄膜トランジスタ及び第２薄膜トランジスタは、いずれもＩｎ、Ｇａ及びＺｎを含む透明なアモルファス酸化物を半導体層とするものであるため、これに紫外線を照射することにより、半導体層の導電率を導電材料に近い程度にまで高導電率化することができる。そして、このような紫外線を半導体層の一部の領域に選択的に照射することにより、その照射された領域のみ導電率を高めることができる。従って、第１薄膜トランジスタ及び第２薄膜トランジスタの半導体層のうちソース領域及びドレイン領域となるべき領域に紫外線を選択的に照射することにより、透明な電極又は導電体として使用できる程度の高い導電率を備えたソース領域及びドレイン領域を構成することができる。一方、半導体層のうち紫外線の照射がされなかった領域の導電率は、照射前の導電率がそのまま維持されることになるため、第１薄膜トランジスタのチャネル領域及び第２薄膜トランジスタのチャネル領域となるべき領域に対しては遮光性のあるゲート電極をシャドーマスクとして紫外線が照射されないようにすることにより、その領域を薄膜トランジスタのチャネルとして使用できる導電率を備える領域とすることができる。

そして、信号線にはリペア領域が備えられており、第２薄膜トランジスタの第２ドレイン領域は、画素電極と平面視で重なり合うようにして第２薄膜トランジスタのチャネル領域との接合部からリペア領域に至るまで延ばしたような形状に成形され、しかも、第２ドレイン領域の端部がリペア領域と絶縁層を挟んで平面視で重なり合うように形成されるため、透明な第２ドレイン領域が透明な画素電極の下をリペア領域の下に到達するまで延びて形成されることになる。そして、リペア領域は信号線に備えられており信号線の一部であり、また、第２ドレイン領域は第２半導体層の一部であり、信号線と第２半導体層との間には絶縁層が形成されるため、第２ドレイン領域はリペア前においてはリペア領域即ち信号線とは絶縁されている。

そして、第１薄膜トランジスタのソース領域及び第２薄膜トランジスタのソース領域の両方に接続する画素電極を形成した後、検査工程において、走査線が第１薄膜トランジスタを介して画素電極と短絡することにより生ずる滅点欠陥等の表示欠陥が発見されたときは、画素電極を第１薄膜トランジスタから切り離すとともに、絶縁層によって絶縁されている第２ドレイン領域とリペア領域との間をレーザー光等により短絡させるリペアを施すことによって、第２薄膜トランジスタの第２ドレイン領域を信号線と接続することができる。その結果、第１薄膜トランジスタに替わって第２薄膜トランジスタがスイッチング素子として機能し、滅点欠陥等の表示欠陥がリペアされ正常な表示をする液晶表示装置を製造することができる。

このように本発明にかかる液晶表示装置の製造方法は、第２薄膜トランジスタを介して画素電極を信号線と接続するものであり、画素電極と信号線とを溶着等によって直接に接続することにより疑似的な表示を行って欠陥を目立たなくするにすぎない従来例とは異なるものであるため、画素の表示欠陥が完全にリペアされ、表示品質が向上する。

また、リペア領域に至るまでの第２ドレイン領域の半導体層として、紫外線照射により高導電率化され、かつ透明なＩｎ、Ｇａ、及びＺｎを含む酸化物を用いており、従来例のようにアモルファスシリコンやポリシリコンを用いていないため、第２薄膜トランジスタと信号線との間に遮光性のある金属等からなる接続パターンをあらかじめ配線しておく必要がない。従って、第２ドレイン領域が画素電極と平面視で重なり合うに形成されていても、画素部の開口率は低下しない。

さらに、第２ドレイン領域は画素電極とは異なる層に形成されるため、従来例のように画素電極の面積を縮小する必要がなく、開口率は低下しない。また、画素電極とは異なる層にＩＴＯのような透明導電層からなる接続パターンを形成するためにＰＥＰを追加するという必要性も生じず、生産性が低下することもない。

また、上述の紫外線照射によるドレイン領域等の高導電率化を行う必要性があることから、本発明は、第２ドレイン領域を遮光性のある走査線と重なるように形成することはなく、第２ドレイン領域を画素電極と平面視で重なるように形成している。従って、走査線との間の寄生容量の増加は生じず、走査信号の波形の時定数が増大し、これによって表示品質が劣化するという不都合は生じない。

このように、本発明にかかる液晶表示装置の製造方法によれば、第２薄膜トランジスタを用いることにより画素部に生じた点欠陥等の表示欠陥をリペアすることができ、しかも、開口率を低下させることがない。また、余分なＰＥＰを追加することなく、表示品質の高い液晶表示装置を製造することができる。

なお、本発明における第２工程は、遮光性のあるゲート電極をシャドーマスクとしてゲート電極側から半導体層に向けて紫外線を照射するものであるため、トップゲート型及びボトムゲート型の両方の薄膜トランジスタに適用することができる。即ち、第１工程の前にゲート電極形成工程及びゲート絶縁膜形成工程を行うことにより、本発明に係る液晶表示装置の製造方法は、ボトムゲート型薄膜トランジスタを用いた液晶表示装置に適用することができる。同様に、第１工程の後であって第２工程の前においてゲート絶縁膜形成工程及びゲート電極形成工程を行うことにより、トップゲート型薄膜トランジスタを用いた液晶表示装置にも適用できる。

本発明の液晶表示装置の製造方法は、前記第６工程は、前記第１薄膜トランジスタを前記信号線から切り離すことによりリペアする工程を含むことを特徴とする。かかる構成をとることにより、第１薄膜トランジスタを介して走査線と画素電極とが短絡しているだけでなく、走査線がさらに第１薄膜トランジスタのチャネル領域等を介して信号線とも短絡しているような場合に、第１薄膜トランジスタを信号線から切り離すことができる。これにより、上記作用及び効果に加え、このような走査線と信号線との短絡に起因する線欠陥をもリペアすることができる。

本発明の液晶表示装置の製造方法は、前記第６工程のリペアは、レーザー光の照射によって行われることを特徴とする。かかる構成をとることにより、画素電極が形成された段階だけでなく、対向基板を貼り合わせ液晶を封じた後でも、溶着及び切断の両方のリペアが可能となる。

本発明の液晶表示装置の製造方法は、前記第１ドレイン領域及び前記第２ドレイン領域の前記紫外線の照射後の抵抗は、それぞれ、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのオン抵抗よりも低いことを特徴とする。かかる構成をとることにより、ドレイン領域全体の抵抗による画像信号等の信号レベルの低下を小さくすることができる。

本発明の液晶表示装置の製造方法は、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのチャネル領域の不純物濃度は、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域及び前記第２ドレイン領域の不純物濃度と同じであることを特徴とする。かかる構成をとることにより、従来のように、チャネル領域よりも導電率の高いソース領域又はドレイン領域を形成するにあたってイオンドーピング等の処理をする必要がないため、製造設備の合理化に寄与する。また、イオンドーピングによるダメージを回避することができるため、薄膜トランジスタの信頼性の向上につながる。

本発明の液晶表示装置の製造方法は、前記紫外線を照射する光源は、面光源であることを特徴とする。本発明は、かかる構成をとるため、基板全体をカバーするような広い照射面積に対して一度に紫外線を一様に照射することができる。また、面光源を使用するため、光線スポットの狭小なレーザー光源の場合のように基板をスキャンする必要がなく、スキャンによる半導体層の二重照射も生じない。そのため、均一な照射エネルギーでもって紫外線を照射することができ、その結果、大面積の表示画面全体にわたって多数の薄膜トランジスタを形成する場合に、工程の簡素化、量産性の向上のみならず、薄膜トランジスタの特性のばらつきを抑えて均一なものとすることができ、輝度ばらつきや輝度むらがなく表示品質の高い表示装置を得ることができる。

本発明の液晶表示装置の製造方法は、前記紫外線を照射する光源は、水銀ランプであることを特徴とする。本発明は、かかる構成をとるため、レーザー光源ではなく、特定の範囲の波長の紫外線を照射するランプを用いることができる。従って、レーザー光による基板の発熱等による不具合を回避することができ、また、プラスチックフィルム基板を使用することが可能となる。また、レーザー光照射装置に比べて安価な紫外線照射装置を使用できる。

本発明の液晶表示装置の製造方法は、前記紫外線の波長は、２７０ｎｍから４５０ｎｍまでの範囲にわたることを特徴とする。このような波長の範囲の紫外線を照射することで、紫外線が照射されたソース領域及びドレイン領域の導電率を適正な程度まで向上することができる。本発明の液晶表示装置の製造方法は、前記第２工程における紫外線の積算照射エネルギー密度は、導電率を１０^ｎ倍（但し、０＜ｎ≦６）に増加させる場合に、（３０９・ｎ）ないし（３９２・ｎ）Ｊ／ｃｍ^２とすることを特徴とする。本発明は、かかる構成をとるため、目的導電率を設定すれば紫外線の積算照射エネルギー密度、照射時間等をあらかじめ計算することができる。

本発明の液晶表示装置の製造方法は、前記第２工程における紫外線の積算照射エネルギー密度は、１６２０Ｊ／ｃｍ^２以上であることを特徴とする。本発明は、かかる構成をとるため、ソース領域又はドレイン領域の導電率を電極又は導電体として機能するのに十分な導電率（約１０^−１Ｓ／ｍ以上）にまで高めることができる。

本発明の液晶表示装置の製造方法は、前記第２工程における紫外線の照射エネルギー密度は、１００ｍＪ／ｓｅｃ・ｃｍ^２であることを特徴とする。本発明は、かかる構成をとるため、この照射エネルギー密度であれば、他の用途に用いられているような一般的な紫外線照射装置を使用して照射を行うことができるため、製造設備の合理化を図ることができる。

本発明の液晶表示装置の製造方法は、前記第１工程と前記第２工程との間に、さらに、前記第１半導体層及び前記第２半導体層に紫外線を照射して該紫外線の照射前よりも導電率の高いアモルファスの該第１半導体層及び該第２半導体層を構成するプレ紫外線照射工程を含むことを特徴とする。この工程を追加することにより、半導体層の成膜後の導電率が低いためにそのままでは薄膜トランジスタのチャネル領域の導電率としては好ましくないような場合でも、このようなプレ紫外線照射工程によってその導電率をチャネル領域として適切な導電率にまで向上させることができ、歩留まりの向上を図ることができる。

本発明の液晶表示装置の製造方法は、前記プレ紫外線照射工程における紫外線の積算照射エネルギー密度を１４８ないし１０１２Ｊ／ｃｍ^２とすることを特徴とする。このような積算照射エネルギー密度をえらぶことにより、チャネル領域の導電率を適切なもの（約１０^−４ないし１０^−３Ｓ／ｍ）にすることができる。

本発明の液晶表示装置は、対向する基板間に液晶を挟持し、一方の該基板の上に、互いに交差する複数の信号線と複数の走査線とそれぞれの該交差に対応する画素電極とを備える液晶表示装置であって、該走査線に接続された第１ゲート電極と、紫外線の照射によって照射前よりも高導電率化された第１ドレイン領域と該画素電極に接続された第１ソース領域とを含みＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる第１半導体層とから構成される第１薄膜トランジスタと、該走査線に接続された第２ゲート電極と、該紫外線の照射によって照射前よりも高導電率化され該画素電極と平面視で重なり合うようにしてリペア領域に至るまで延び端部が該リペア領域と絶縁層を挟んで平面視で重なり合うように成形された第２ドレイン領域と該紫外線の照射によって照射前よりも高導電率化され該画素電極に接続された第２ソース領域とを含みＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる第２半導体層とから構成される第２薄膜トランジスタと、該第１ドレイン領域に接続するとともに、該第２ドレイン領域と短絡させるようなリペアをすることにより該第２ドレイン領域との接続がなされる該リペア領域を備える該信号線とを備えることを特徴とする。本発明の液晶表示装置は、前記信号線が前記第２ドレイン領域と前記リペアにより接続されてなり、かつ、前記第１薄膜トランジスタと前記画素電極とを切り離すようなリペアがなされてなることを特徴とする。

かかる構成を備えるため、本発明は、冗長ＴＦＴを用いることにより、画素部に生じた点欠陥等の表示欠陥をリペア可能な液晶表示装置及びその製造方法を提供することができる。また、本発明は、開口率を低下させることなく、かつ、リペアを可能とする液晶表示装置及びその製造方法を提供することができる。さらに、本発明は、余分なＰＥＰを追加することなく、また、表示品質の高い、リペアが可能な液晶表示装置及びその製造方法を提供することができる。

本発明の一実施形態である液晶表示装置の概略の構成図である。 本発明の一実施形態である画素部の概略の平面図である。 本発明の一実施形態であるトップゲート型の主ＴＦＴを含む画素部の製造工程の説明図である。 本発明の一実施形態であるトップゲート型の冗長ＴＦＴを含む画素部の製造工程の説明図である。 本発明のＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物半導体層の導電率と紫外線照射時間との関係を示すグラフである。 本発明の一実施形態であるボトムゲート型の主ＴＦＴを含む画素部の製造工程の説明図である。 本発明の一実施形態であるボトムゲート型の冗長ＴＦＴを含む画素部の製造工程の説明図である。

以下、図面を参照しながら本発明の実施の形態を説明する。なお、本明細書においては、Ｉｎ、Ｇａ及びＺｎを含む酸化物を「ＩＧＺＯ」と呼ぶこととする。

［全体構成］
本実施の形態にかかる液晶表示装置は、セル・アレイ基板と対向基板との間に液晶を挟持した液晶パネルを含んで構成される。図１は、本実施の形態にかかるアクティブマトリックス型の液晶表示装置の液晶パネル部の模式的な概略の構成図である。図１（ａ）はセル・アレイ基板１０１の模式的な平面図であり、図１（ｂ）は画素部１０及びその周辺の各部材の機能を説明するための等価回路図であり、後述するリペアをする前における図である。なお、本明細書において説明に用いる各図面では、便宜上、縮尺又は縦横比等を適宜変更している。

セル・アレイ基板１０１には、Ｘ（行）方向に延び走査線外部端子７４と画素部１０内のスイッチング素子である複数のＴＦＴのゲート電極とに接続された複数本の走査線７２が形成されている。走査線７２を介して、ＴＦＴを行単位で選択的にスイッチングするための信号である走査信号がＴＦＴに供給される。なお、複数本の走査線７２に対応する複数の走査線外部端子７４がセル・アレイ基板１０１の端部近くにＹ方向に沿って設けられている。走査線外部端子７４は、図示しないＡＣＦ（異方性導電体）等を介して走査線ドライバーＩＣ等の走査線駆動装置７０の図示しない所定の端子に接続される。

また、セル・アレイ基板１０１には、Ｙ（列）方向に延び信号線外部端子８４と画素部１０内の複数のＴＦＴのドレイン電極とに接続された複数本の信号線８２が形成されている。信号線８２を介して、走査信号によって選択されたＴＦＴに画像信号が供給される。なお、複数本の信号線８２に対応する複数の信号線外部端子８４がセル・アレイ基板１０１の端部近くにＸ方向に沿って設けられている。信号線外部端子８４は、図示しないＡＣＦ等を介して信号線ドライバーＩＣ等の信号線駆動装置８０の図示しない所定の端子に接続される。なお、上記走査線駆動装置７０や信号線駆動装置８０は、セル・アレイ基板１０１上に配設されていてもよい。

そして、セル・アレイ基板上の走査線７２と信号線８２の各交差に対応して、走査線７２と信号線８２とによって区画された領域に画素部１０がマトリクス状に配列されている。画素部１０は、主ＴＦＴ２０ａ、冗長ＴＦＴ２０ｂ及び画素電極３２を含んで構成される（図１（ｂ）参照）。主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのゲート電極１２ａ及び１２ｂは、いずれも同一の走査線７２に接続され導通している。主ＴＦＴ２０ａのドレイン領域１６ａはドレイン電極２６ａを介して信号線８２に電気的に接続され導通している。主ＴＦＴ２０ａのソース領域１５ａは、画素電極３２と電気的に接続され導通している。

冗長ＴＦＴ２０ｂのドレイン領域１６ｂは、その端部１６ｂｅがリペア領域２４にまで延びるようにして形成されており、リペア前においては、端部１６ｂｅは、信号線８２及びドレイン電極２６ｂから絶縁されている。ドレイン電極２６ｂは信号線８２の一部であり、リペア領域２４を含む。従って、リペア領域２４は信号線の一部である。ドレイン電極２６ｂはリペアによって冗長ＴＦＴ２０ｂのドレイン領域１６ｂと接続され、これによって冗長ＴＦＴ２０ｂのドレイン電極としての機能を果たす。冗長ＴＦＴ２０ｂのソース領域１５ｂは、画素電極３２と電気的に接続され導通している。このように、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのドレイン電極２６ａ及び２６ｂは、いずれも同一の信号線８２に接続され導通している。主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのソース領域１５ａ及び１５ｂは、いずれも同一の画素電極３２に接続され導通している。主ＴＦＴ２０ａ、冗長ＴＦＴ２０ｂの詳細及びリペアの詳細については後述する。

コモン電極（対向電極）３４は、画素電極３２と対向するように形成され、各画素に共通な透明電極である。コモン電極３４は、一般に、ＴＮ（Twisted Nematic）型、ＶＡ（Vertical Alignment）型の液晶表示装置では図示しない対向基板に形成される。コモン電極３４には共通電極線（コモン電極線）３５を介して所定の電圧のコモン信号が印加される。画素電極３２と対向電極３４との間には電気光学部材である液晶９９が配設され、セル・アレイ基板１０１と図示しない対向基板とが液晶９９を挟持する構造をなしている。

このような画素部１０を備える液晶表示装置１００の動作は、例えば次のとおりである。走査線駆動装置７０は、液晶表示装置１００に入力される図示しない画像信号の同期信号その他の情報に基づいて、信号線８２からの画像信号を書き込むべき画素部１０を行単位で選択する走査信号を出力する。信号線駆動装置８０は、同じく画像信号の輝度情報等に基づいて、走査信号に同期して動作し、走査期間に選択された画素部１０に画像信号を供給する。そして、選択された画素部１０内にある主ＴＦＴ２０ａを介して、信号線駆動装置８０からの画像信号に応じた電圧が画素電極３２に印加される。即ち、主ＴＦＴ２０ａのソース領域１５ａから液晶の光変調を制御する信号である画像信号が画素電極３２に供給される。これによって、画素電極３２とコモン電極３４とからなる一対の電極の間に電界が生じ、この電界によって液晶９９の分子の向き（液晶分子の配向）が制御される。そして、この配向変化を利用して液晶を透過する光を変調することで画像等の表示作用が行われる。このようにして液晶表示装置が構成されるが、点欠陥のない画素部においては、上述のように主ＴＦＴ２０ａが画素部１０のスイッチング素子として機能し、冗長ＴＦＴ２０ｂは液晶表示装置に何ら影響を与えない。点欠陥が生じている画素部においては後述のようにリペアによって冗長ＴＦＴ２０ｂが主ＴＦＴ２０ａに替わってスイッチング素子としての役割を果たす。

［画素部及びその周辺］
次に、図２、図３（ｃ）、及び図４（ｃ）を参照しながら、スイッチング素子としてトップゲート型ＴＦＴを用いた画素部及びその周辺の構成を説明する。図２は、後述する切断箇所９７及び９８を除き、画素電極３２の形成が終了した後リペアする前の段階における本実施の形態に係る画素部１０及びその周辺を含む概略の平面図である。図３（ｃ）は、主ＴＦＴ２０ａにかかる図２のＡ−Ａ’線における矢視方向の概略の断面構成図である。図４（ｃ）は、冗長ＴＦＴ２０ｂにかかる図２のＢ−Ｂ’線における矢視方向の概略の断面構成図である。なお、図２においては、わかりやすく描くためにゲート絶縁膜１３、層間絶縁膜１８及びパッシベーション層１９を取り除いて記載しており、また、見る層を適宜変更している。

画素部１０における主ＴＦＴ２０ａは、走査線７２と信号線８２との交差部の近傍に設けられる。主ＴＦＴ２０ａは、図３（ｃ）に示すように、基板１１上に形成された半導体層１４ａと、半導体層１４ａの上に形成された第１絶縁層であるゲート絶縁膜１３と、半導体層１４ａの一部であるチャネル領域１７ａの上にゲート絶縁膜１３を介して形成されたゲート電極１２ａと、半導体層１４ａの一部でありチャネル領域１７ａを挟んで形成されているソース領域１５ａ及びドレイン領域１６ａを含んで構成される。そして、ゲート電極１２ａの上には第２絶縁層である層間絶縁膜１８が形成されている。また、層間絶縁膜１８の上には、第２金属層からなる信号線８２及びドレイン電極２６ａが形成されており、層間絶縁膜１８及びゲート絶縁膜１３を貫通しドレイン領域１６ａに到達するコンタクトホール２３ａｄを通じてドレイン電極２６ａとドレイン領域１６ａとが接続され導通している。また、第２金属層の上には第３絶縁層であるパッシベーション層１９が形成され、パッシベーション層１９の上には、パッシベーション層１９、層間絶縁膜１８及びゲート絶縁膜１３を貫通しソース領域１５ａに到達するコンタクトホール２３ａｓを通じてソース領域１５ａと導通する画素電極３２が形成されている。

冗長ＴＦＴ２０ｂは、図２に示すように、主ＴＦＴ２０ａの近傍であって、例えば走査線７２に沿った場所に設けられる。また、図４（ｃ）に示すように、冗長ＴＦＴ２０ｂは、主ＴＦＴ２０ａと同様な構造をとり、基板１１上に形成された半導体層１４ｂと、半導体層１４ｂの上に形成された第１絶縁層であるゲート絶縁膜１３と、半導体層１４ｂの一部であるチャネル領域１７ｂの上にゲート絶縁膜１３を介して形成されたゲート電極１２ｂと、半導体層１４ｂの一部でありチャネル領域１７ｂを挟んで形成されているソース領域１５ｂ及びドレイン領域１６ｂを含んで構成される。そして、ゲート電極１２ｂの上には第２絶縁層である層間絶縁膜１８が形成されている。そして、層間絶縁膜１８の上には、第２金属層からなる信号線８２及びドレイン電極２６ｂが形成されているが、主ＴＦＴ２０ａとは異なり、層間絶縁膜１８及びゲート絶縁膜１３を貫通しドレイン領域に到達するコンタクトホールは形成されておらず、信号線８２から枝状に延びて形成されたドレイン電極２６ｂとドレイン領域１６ｂとの間は絶縁層即ち層間絶縁膜１８及びゲート絶縁膜１３によって絶縁されている。なお、主ＴＦＴ２０ａと同様、第２金属層の上には第３絶縁層であるパッシベーション層１９が形成され、パッシベーション層１９の上には画素電極３２が形成されている。画素電極３２は、パッシベーション層１９、層間絶縁膜１８及びゲート絶縁膜１３を貫通しソース領域１５ｂに到達するコンタクトホール２３ｂｓを通じてソース領域１５ｂと接続し導通している。

主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂの半導体層１４ａ及び１４ｂは、互いに離間されて形成されている。その材質としては、少なくとも冗長ＴＦＴ２０ｂの半導体層１４ｂは、ＩＧＺＯからなる透明なアモルファス半導体であることが望ましい。主ＴＦＴ２０ａの半導体層１４ａの材質は、本発明においては、必ずしもＩＧＺＯに限定されることはなく、例えばシリコンを半導体層１４ａに使用しても本発明にかかるリペア及び開口率にかかる作用及び効果を奏することができるが、主ＴＦＴ２０ａの半導体層にもＩＧＺＯを使用することがより望ましく、同一の材質の半導体を使用することにより、主ＴＦＴ２０ａと冗長ＴＦＴ２０ｂの電気的特性が同一となり、また、製造工程も簡素化される。

半導体層１４ａは、ソース領域１５ａ、ドレイン領域１６ａ及びチャネル領域１７ａの３つの領域を含み、これらが一体に、即ち、これら３つの領域が互いに離間されることなく島状の一個の成形物として形成されている。半導体層１４ａの成膜時にはこれらの３つの領域のいずれにおいてもその導電率は同じであるが、後述するように半導体層の成膜後の所定の工程において紫外線を選択的に照射することにより、チャネル領域１７ａの導電率よりもドレイン領域１６ａ及びソース領域１５ａの導電率が高くなるように構成される。半導体層１４ｂについても同様である。紫外線照射と導電率との関係についても詳細は後述する。

主ＴＦＴ２０ａのゲート電極１２ａは、遮光性を備える金属層からなり、各画素部１０において走査線７２からチャネル領域１７ａに向けて枝状に分岐したような形状で、チャネル領域１７ａの上に形成されており、走査線７２はゲート電極１２ａと導通している。冗長ＴＦＴ２０ｂのゲート電極１２ｂについても同様である。主ＴＦＴ２０ａのドレイン電極２６ａは、信号線８２から各画素部１０において枝状に分岐したような形状で形成されており、ドレイン領域１６ａはドレイン電極２６ａ即ち信号線８２と導通している。冗長ＴＦＴ２０ｂとリペア後に接続されることになるドレイン電極２６ｂは、信号線８２から各画素部１０において枝状に分岐したような形状で形成されている。そして、ドレイン電極２６ｂは一部にリペア領域２４を含んで構成される。従って、リペア領域２４は信号線８２の一部でもある。リペア領域２４は、ドレイン電極２６ｂ即ち信号線８２とドレイン領域１６ｂとが絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）を挟んで平面視で重なり合う領域である。リペア領域２４は、画素電極３２と平面視で重なり合わないように形成されている。

そして、冗長ＴＦＴ２０ｂのドレイン領域１６ｂは、画素電極３２と平面視で重なり合うようにして冗長ＴＦＴ２０ｂのチャネル領域１７ｂとの接合部からリペア領域２４に至るまで延ばしたような形状に成形され、しかも、ドレイン領域１６ｂの端部１６ｂｅがリペア領域２４と絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）を挟んで平面視で重なり合うように形成される。従って、透明なドレイン領域１６ｂが透明な画素電極３２の下をリペア領域２４の下に到達するまで延びて形成されることになる。そして、リペア領域２４は、信号線８２に備えられており信号線８２の一部であり、また、ドレイン領域１６ｂは半導体層１４ｂの一部であり、信号線８２と半導体層１４ｂとの間には絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）が形成されるため、ドレイン領域１６ｂはリペア前においてはリペア領域２４即ち信号線８２とは絶縁されている。

なお、本実施の形態においては、ドレイン電極２６ａ及び２６ｂは、信号線８２の画素電極３２側の側端の一部を画素電極３２側に枝状に長さＬｄだけ延ばして形成されている。ドレイン電極２６ａ及び２６ｂは、下層に形成されているドレイン領域１６ａ及び１６ｂとそれぞれ平面視で重なり合うように形成されるが、その重なり合いの広さは、ドレイン電極２６ａについてはコンタクトホール２３ａｄを形成できる程度、また、ドレイン電極２６ｂについては後述のレーザー光によるリペアが十分に行うことができるようなリペア領域２４を確保できる程度の広さを備えるものであればよい。また、ドレイン電極２６ａ及び２６ｂの枝状部の長さＬｄは、特に限定されないが、数μｍ、例えば５μｍ程度以下でもよい。枝状部の長さＬｄがこの程度であれば、図示しないブラックマトリクス（以下、「ＢＭ」という）の下に、即ちＢＭと重なり合う領域からはみ出すことなくＢＭの内側に枝状部を形成させることができるため、枝状をなすドレイン電極２６ａ及び２６ｂによって開口率が減少するということはない。なお、ＢＭは、金属又は黒色の樹脂から形成された遮光層であり、例えば、カラーフィルター等とともに対向基板に形成される。ＢＭは、走査線７２及び信号線８２形成領域、これらと画素電極３２との間の領域、及び画素電極３２の周縁部を覆うように格子状に形成される。なお、走査線７２上にＴＦＴ２０ａ、２０ｂが形成されていない場合にはこのようなＴＦＴをも覆うように形成される。

なお、本実施の形態においては、ドレイン領域１６ｂはゲート電極１２ｂを迂回しながらリペア領域２４に至るまで延びて形成されている。また、ドレイン領域１６ａ及び１６ｂは、それぞれＩＧＺＯからなる半導体層１４ａ及び１４ｂの一部でもあるため、いずれも可視光に対して透明である。従って、ドレイン領域１６ｂが画素電極３２の下を延びるように形成されていても開口率は低下しない。また、ドレイン領域１６ａ及び１６ｂは、後述のようにその導電率が紫外線の照射によってチャネル領域１７の導電率よりも高くなるように形成されている。

主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのソース領域１５ａ及び１５ｂも、ドレイン領域と同様、後述のようにその導電率が紫外線の照射によってチャネル領域１７の導電率よりも高くなるように形成されている。そのため、ソース領域１５ａ及び１５ｂの抵抗は紫外線照射前に比べて小さく、電極として機能することができる。このように、高導電率化されたソース領域１５ａ及び１５ｂは、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのキャリアの源としてのソース又はソース電極２５ａ及び２５ｂとしての機能を果たす。

また、ソース領域１５ａ及び１５ｂは、それぞれＩＧＺＯからなる半導体層１４ａ及び１４ｂの一部でもあるため、いずれも可視光に対して透明である。そして画素電極３２も透明であり、しかもソース領域が高導電率化されているため、従来のようにソース領域と画素電極との電気的な接続を行うために遮光性の金属パターンを形成する必要がなく、ＩＴＯ等の透明導電層からなる画素電極３２をコンタクトホール２３ａｓ及び２３ｂｓを通じて直接にソース領域１５ａ及び１５ｂに接続させ導通をとることができる。従って、コンタクトホール２３ａｓ又は２３ａｄの周辺においてもこのような金属パターンによって遮光されるということはなく、開口率の向上に寄与する。

主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのチャネル領域１７ａ及び１７ｂは、後述のようにゲート電極１２ａ及び１２ｂに対してそれぞれ自己整合的に、ソース領域とドレイン領域との間に挟まれるように形成されている。画素電極３２は、ゲート電極、ドレイン電極、走査線及び信号線と平面視で重なり合わないような形状と大きさを備え、画素部１０の内側におさまるように平面状に成形されている。

次に、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂ等の各部材について、より詳細に説明する。基板１１としては、絶縁性及び透明性を備える基板であるガラス基板、石英基板等のほか、プラスチック系の基板を使用することができる。表示装置の表示の色を忠実に再現するためには、基板は可視光に対して透明であることがより望ましい。半導体層１４ａ及び１４ｂの厚さは、特に限定されないが、５０ｎｍから１５０ｎｍが望ましく、より望ましくは１００ｎｍ程度である。

第１絶縁層であるゲート絶縁膜１３は、その材質として、酸化シリコン系や窒化シリコン系のＳｉＮｘ、ＳｉＯｘ 又はＳｉＯｘＮｙの単層膜、あるいはこれらを組み合わせた積層膜を使用することができる。また、膜厚を薄く形成できる場合には液体性の酸化シリコンを用いることもできる。これにより、絶縁性と透明性のある層を形成することができる。ゲート絶縁膜１３は、一般に、基板１１全体を覆うように形成される。これにより、半導体層１４ａ及び１４ｂはゲート絶縁膜１３によって覆われる。ゲート絶縁膜１３の膜厚は、１００ｎｍから５００ｎｍが望ましく、より望ましくは２５０ｎｍから３００ｎｍである。

ゲート電極１２ａ、１２ｂ及び走査線７２は、第１金属層をパターニングすることにより形成される。第１金属層は、例えば、ＡｌＮｄ、Ａｌ、又はＭｏの単層膜、あるいはＡｌＮｄ、Ａｌ、Ｍｏ、及びＣｕから選択された任意の要素を組み合わせて形成された積層膜でもよい。例えば、形成しようとするこのような配線がＡｌを含み、しかも酸化物半導体やＩＴＯ等の透明導電層と接続するような構造をとる可能性があるときには、第１金属層を積層構造とすることが望ましい。例えば、後工程においてＩＴＯ等と接続される可能性のある上層はＭｏを含む金属とし、下層はＡｌＮｄのようなＡｌを含む金属層とすることが望ましい。このような材質や構造をとることにより、ＩＴＯとＡｌとの界面における電蝕を回避し、良好な電気的接続をとることができる。第１金属層の厚さは２００ｎｍから４００ｎｍが望ましく、より望ましくは３００ｎｍである。なお、ＴＦＴ特性の外光による影響を防止する必要がある場合には、少なくともゲート電極には遮光性の高い材料を用いることが望ましい。

第２絶縁層である層間絶縁膜１８の材質は、特に限定されないが、絶縁性と透明性とを備える酸化シリコン系や窒化シリコン系を使用することができる。層間絶縁膜１８は基板全面を覆うように形成される。これによって、半導体層１４ａ及び１４ｂが層間絶縁膜１８によって覆われる。膜厚は３００ｎｍから４００ｎｍが望ましい。

ドレイン電極２６ａ、２６ｂ及び信号線８２は、第２金属層をパターニングすることにより形成される。第２金属層の材料又は構造は特に限定されず、ＡｌやＭｏの単層膜でもよいが、上層にＩＴＯ等の透明導電層が形成される可能性のあるときは、ＩＴＯ等とＡｌとの間の電蝕を避けるために、積層構造とすることが望ましい。例えば、ＩＴＯと接する上層はＭｏとし下層はＡｌとするというような、ＡｌとＭｏを組み合わせて形成された積層膜（積層配線）が望ましい。また、半導体層の材料として酸化物半導体を用いる場合には、特に半導体層としてＩＧＺＯを用いる場合には、ＩＧＺＯはＩＴＯと化学的特性が似ていることから、ＩＧＺＯとＡｌとの界面でも同様な電蝕の問題を避けるために、ＡｌとＩＴＯ又はＩＧＺＯとを接続するときには、Ｍｏ−Ａｌ−Ｍｏのような３層構造の金属層を用い、ＩＴＯやＩＧＺＯがＭｏを介してＡｌと接続されるような構造にすることが望ましい。このように最上層及び最下層がＭｏを含む金属で構成される第２金属層を用いることにより、Ｍｏがいわゆるカバーメタルとして機能して電蝕反応が防止され、第２金属層の下層が酸化物半導体に接続し上層がＩＴＯ等の透明導電層に接続するような場合でも、Ａｌと酸化物半導体層との間、及びＡｌとＩＴＯ等の透明導電層との間で生じやすい電蝕を防止し、低抵抗で良好なオーミックコンタクトを得ることができ、信頼性の高い電気的接続をすることができる。第２金属層の厚さは２００ｎｍから４００ｎｍであり、より望ましくは３００ｎｍである。

第３絶縁層であるパッシベーション層１９の材質は、特に限定されないが、絶縁性と透明性とを備える窒化シリコン等を用いることができる。パッシベーション層１９の膜厚は２００ｎｍから５００ｎｍである。パッシベーション層１９は、基板全面を覆うように形成される。これにより第２金属層から形成されたドレイン電極２６ａ、２６ｂ及び信号線８２等がパッシベーション層１９によって覆われる。画素電極３２の材質は特に限定されないが、例えば、ＩＴＯ等の透明導電材料が用いられる。

［リペア］
表示欠陥のリペアについて、本実施の形態にかかるトップゲート型のＴＦＴを例として、図３（ｃ）、（ｄ）、及び図４（ｃ）、（ｄ）を参照しながら説明する。図３（ｃ）及び（ｄ）は、それぞれ、主ＴＦＴ２０ａのリペア前及びリペア後の図２のＡ−Ａ’線における矢視方向の概略の断面構成図である。同様に、図４（ｃ）及び（ｄ）は、それぞれ、冗長ＴＦＴ２０ｂのリペア前及びリペア後の図２のＢ−Ｂ’線における矢視方向の概略の断面図である。

まず、表示欠陥を有する液晶表示装置の一例として、主ＴＦＴ２０ａの製造不良により画素電極３２が走査線７２と短絡することによって生ずる点欠陥をもつＴＮ型ノーマルホワイトモード液晶表示装置の場合を説明する。２枚の偏光板をその透過軸の方向が互いに直交するように配置し、これら２枚の偏光板の間にねじれ角が９０度のＴＮ型液晶を挟んだ液晶表示装置では、液晶に電界がかからないときはバックライトからの光を透過して白の表示（明表示）となり、液晶に黒表示に対応する電界がかかるときはバックライトからの光が吸収されて黒の表示（暗表示）となるいわゆるノーマルホワイトモードの液晶表示がなされる。

そして、このようなＴＮ型ノーマルホワイトモード液晶表示装置において主ＴＦＴ２０ａの製造不良により画素電極３２が走査線７２と短絡しているような欠陥が生じた場合には、画素電極３２には画像信号に基づく正常な電圧が供給されず、画素電極３２の電位は走査線の７２の電位とほぼ同じになる。走査線７２に供給される走査信号の電圧レベルは、一般にコモン電極３４に印加されるコモン信号の電圧レベルとは異なり、また両者の電位差も比較的大きいため、このような短絡欠陥を有する画素部の画素電極３２とコモン電極３４との間には、走査信号の電位とコモン電極の電位の差に応じた電界が印加された状態となる。そのため、このような液晶表示装置に画像を表示した場合、このような短絡欠陥を有する画素部は暗表示となり、周辺の画素部が明表示をしているときは、いわゆる滅点欠陥として視認される。

次に、このようなＴＮ型ノーマルホワイトモード液晶の滅点欠陥を例にとって本実施の形態にかかるリペア方法を説明する。まず、セル・アレイ基板１０１の形成後、検査工程において、滅点欠陥の有無及び欠陥位置等の情報を取得する。次に、主ＴＦＴ２０ａの製造不良により画素電極３２と走査線７２とが短絡する滅点欠陥が存在する場合には、図３（ｄ）に示すように、リペアによって主ＴＦＴ２０ａと画素電極３２との接続を切り離す。具体的には、例えば図２に示すようなパターンレイアウトである場合には、主ＴＦＴ２０ａのソース領域１５ａの切断箇所９７にレーザー光を照射してソース領域１５ａを切断するようなリペアを行う。これにより画素電極３２は、主ＴＦＴ２０ａから切り離されて主ＴＦＴ２０ａから解放される。

なお、切断箇所９７は、主ＴＦＴ、冗長ＴＦＴ、走査線又は画素電極のパターンレイアウトにもよるが、少なくとも画素電極３２を短絡箇所から切り離すことができる箇所であれば、本発明の趣旨を逸脱しない限り、特に限定されない。例えば、走査線７２が、画素電極３２だけでなく、主ＴＦＴ２０ａのチャネル領域１７ａを介して信号線８２とも短絡している場合には、切断箇所９７に加えてドレイン領域１６ａをも切断箇所９８において切断する必要があり、これにより信号線８２と走査線７２とが切り離される。主ＴＦＴ２０ａの半導体層１４ａとしてＩＧＺＯを用いた場合にはＩＧＺＯの移動度が大きいため、走査線７２とチャネル領域１７ａとが短絡したときは信号線８２と走査線７２との間もチャネル領域１７ａを介して短絡状態となりやすい。従って、このような移動度の大きい半導体をＴＦＴの半導体層として用いた場合には、上述のように短絡を生じさせているＴＦＴに対してそのソース領域だけでなくドレイン領域をも切断することが望ましく、このような切断をすることにより、走査線と信号線との短絡に起因する線欠陥をもリペアすることができる。なお、移動度の高いＩＧＺＯのような半導体をＴＦＴの半導体層として用いた場合には、移動度が大きいためチャネル幅Ｗを小さくすることが可能であり、そのため、ソース領域１５ａ及びドレイン領域１６ａの少なくとも一部を幅細にパターニングすることができる。従って、レーザー光による切断も容易である。

次に、図４（ｄ）に示すように、冗長ＴＦＴ２０ｂのドレイン領域１６ｂの端部１６ｂｅとドレイン電極２６ｂとが重なり合う領域であるリペア領域２４にレーザー光を照射することにより、リペア領域２４とドレイン領域１６ｂとを絶縁している絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）を突き破り、ドレイン電極２６ｂとドレイン領域１６ｂとを溶着し、溶着部２４ｅを形成する。これにより、信号線８２とドレイン領域１６ｂとの電気的な接続がなされ両者は導通する。その結果、画素電極３２には信号線８２に供給される画像信号が冗長ＴＦＴ２０ｂを介して供給されることになり、冗長ＴＦＴ２０ｂは主ＴＦＴ２０ａに替わってスイッチング素子として動作し画素電極３２を駆動することができる。そして、画素電極３２の電位は冗長ＴＦＴ２０ｂのスイッチング動作に応じた正常な電位となる。そのため、このような液晶表示装置に画像を表示した場合には、滅点欠陥がリペアされ点欠陥のない正常な表示が行われる。

なお、本実施の形態においては、主ＴＦＴ２０ａと冗長ＴＦＴ２０ｂは、いずれもＩＧＺＯを半導体層とするＴＦＴであり、チャネル長やチャネル幅等のサイズが同一に形成されており、しかも、主ＴＦＴ２０ａと冗長ＴＦＴ２０ｂとは距離的に近い位置に設けられている。従って、これら２つのＴＦＴの電気的特性はほとんど同じであり、リペアの前後において画素電極３２を駆動するＴＦＴが主ＴＦＴ２０ａから冗長ＴＦＴ２０ｂに替わっても、画素に表示される階調が両者のＴＦＴの電気的特性の違いによって変化するようなことは極めて少なく、その差が視認されることは少ない。

また、本実施の形態においては、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂは、いずれも単独で画素電極を駆動する能力をもつようなチャネル長やチャネル幅等のサイズで、即ち正規のサイズで形成されることが望ましい。また、本実施の形態の係る液晶表示装置は、画素電極駆動能力が半分しか有しない２つのＴＦＴをあらかじめ並列接続してなるものではなく、リペア前においては主ＴＦＴ２０ａのみで画素電極を単独で駆動できるものであり、しかも、冗長ＴＦＴ２０ｂは信号線８２に接続されていない。このような構成をとることにより、冗長ＴＦＴ２０ｂを設けておいても信号線８２に生ずる寄生容量を増加させることはなく、表示品質が劣化することはない。また、上述のように主ＴＦＴ２０ａと冗長ＴＦＴ２０ｂはいずれも単独で画素電極を駆動できる能力をもつようにチャネル長やチャネル幅等が正規のサイズで形成されているため、リペアによって主ＴＦＴ２０ａを切り離しても、駆動能力が半分に低下して画素の階調に影響を与えるというような不都合も生じない。

なお、これまでノーマルホワイトモードの例で説明をしてきたが、２枚の偏光板の透過軸を平行に設けたノーマルブラックモードの液晶表示装置においても本発明を適用することができる。ノーマルブラックモードの液晶表示装置では、液晶に電界がかからないときはバックライトからの光が吸収されて黒の表示（暗表示）となり、液晶に白表示に対応する電界がかかるときはバックライトからの光が透過して白の表示（明表示）となる。従って、輝点欠陥、滅点欠陥の欠陥メカニズムもノーマルホワイトモードの液晶表示装置と逆になるが、本実施の形態で説明したリペア方法は輝点欠陥を有するノーマルブラックモードの液晶表示装置にも適用することができる。

［製造方法］
次に、本実施の形態にかかるトップゲート型のＴＦＴを備える画素部及びその周辺の製造方法を工程順に説明する。図３は、主ＴＦＴ２０ａのリペア工程終了までの図２のＡ−Ａ’線における矢視方向の概略の断面図である。同様に、図４は、冗長ＴＦＴ２０ｂのリペア工程終了までの図２のＢ−Ｂ’線における矢視方向の概略の断面図である。まず、図３（ａ）及び図４（ａ）に示すように、基板１１上に主ＴＦＴ２０ａの半導体層１４ａ及び冗長ＴＦＴ２０ｂの半導体層１４ｂを形成する（第１ステップ）。半導体層の形成方法は、特に限定されないが、スパッタリング方式が望ましい。ＩＧＺＯの半導体層の形成にスパッタリング方式を用いることにより、成膜時のガス流量や成膜雰囲気中の酸素分圧を制御することで導電率やキャリア濃度、移動度等をある程度制御することが可能となり、より安定した組成の成膜をすることができる。また、プラスチック基板にアモルファスＩＧＺＯ半導体層を形成する場合には、基板の耐熱性を考慮し、また基板に対するダメージを少なくするために、スパッタリング法が好ましい。

スパッタのターゲットとしては、Ｉｎ、Ｇａ、Ｚｎ及びＯ（酸素）を含む固体のＩｎＧａＺｎＯ_４を用いる。ＩｎＧａＺｎＯ_４の分子式で表されている組成比（化学量論比）はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４であるが、これに比べてＺｎや酸素がプア（ｐｏｏｒ）であるような、例えばＩｎ：Ｇａ：Ｚｎ：Ｏが１：１：０．５：３．５であるような酸化物を成膜前のターゲットとして使用することもできる。成膜後の半導体層は透明なアモルファス半導体層であり、Ｉｎ、Ｇａ、Ｚｎ及びＯの各成分の組成比は、１：１：１：４に限られず、略１：１：０．５：２のようにＺｎや酸素がプアなものでもよい。なお、本発明において、「アモルファス」とは、完全にアモルファス状態をもつものだけをいうのではなく、本発明の趣旨を損なわない限り、微結晶を含むものも含まれる。

形成されたアモルファスＩＧＺＯ半導体層をフォトリソグラフィー法やエッチング法によってパターニングする。これにより、アモルファスＩＧＺＯからなる主ＴＦＴ２０ａの半導体層１４ａ及び冗長ＴＦＴ２０ｂの半導体層１４ｂが形成される。半導体層１４ａ及び１４ｂのエッチャントは、特に限定されないが、ＩＧＺＯの化学的性質がＩＴＯの化学的性質に似ていることから、紫外線の照射の前後にかかわらず、蓚酸等のＩＴＯのエッチャントを使用することができる。蓚酸はＡｌをエッチングしないがＩＴＯやＩＧＺＯをエッチングすることができる。ＩＧＺＯのエッチャントとしてＩＴＯのエッチャントを兼用することができるため、ＴＦＴ製造工程の簡素化を図ることができる。エッチングの温度は常温付近でよい。

次に、ゲート絶縁膜１３をＣＶＤ法等により基板全面に形成する（第２ステップ）。これにより、半導体層１４ａ及び１４ｂはゲート絶縁膜１３により覆われる。形成方法としては、ＣＶＤ法が望ましく、熱ＣＶＤ法やプラズマＣＶＤ法等を使用することができる。基板温度の上昇を抑えたい場合、例えば、プラスチック系の基板を用いている場合には、ゲート絶縁膜形成時の基板温度は２５０℃程度以下にすることが望ましく、プラズマＣＶＤ法によって形成することができる。次に、第１金属層を形成し、これをパターニングし、ゲート電極１２ａ、１２ｂ及び図示しない走査線７２を形成する（第３ステップ）。第１金属層の形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。なお、第１金属層の材質や構造は前述のとおりである。

次に、図３（ｂ）及び図４（ｂ）に示すように、紫外線２２を照射する（第４ステップ）。照射の方法としては、例えば、遮光性のあるゲート電極１２ａ及び１２ｂをシャドーマスクとして、ゲート電極の側から半導体層に向けて、即ち基板１１の表面からゲート電極１２ａ、１２ｂ、半導体層１４ａ及び１４ｂに向けて紫外線２２を照射する（表面照射）。

このようにゲート電極をシャドーマスクとして半導体層に向けて紫外線を照射することにより、半導体層に対して選択的に紫外線を照射することができる。本実施の形態においては、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂの半導体層の材料としていずれもＩＧＺＯからなる透明なアモルファス酸化物を用いているため、これに紫外線２２を照射することにより、半導体層の導電率を導電材料並みに高めることができる。そして、このような紫外線を半導体層の一部の領域に選択的に照射することにより、その照射された領域のみ導電率を高めることができる。従って、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂの半導体層１４ａ及び１４ｂのうちソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂとなるべき領域に紫外線を選択的に照射することにより、電極又は導電体として使用できる程度の導電率を備えるソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂを構成することができる。

そのため、例えばアモルファスシリコンＴＦＴのように、金属からなるソース電極等と接続するためにｎ＋アモルファスシリコン層のような低抵抗半導体層を別途形成する必要がない。一方、半導体層のうち紫外線の照射がされてなかった領域の導電率は、照射前の導電率がそのまま維持されることになるため、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのチャネル領域１７ａ及び１７ｂとなるべき領域には遮光層等を用いて紫外線を照射しないようにすることにより、その領域はＴＦＴのチャネルとして使用できる導電率を備える領域となる。紫外線照射と導電率との関係の詳細は後述する。このように本実施の形態においては、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂは、いずれも、ゲート電極をシャドーマスクとして紫外線を表面照射することにより、高導電率化されたソース領域、ドレイン領域及び紫外線照射前の導電率をもつチャネル領域の３領域が、ゲート電極に対して自己整合的に形成されることになる（セルフアライン）。

次に、紫外線照射の条件をより詳しく説明する。まず、紫外線照射工程については、少なくとも半導体層１４ａ及び１４ｂが形成されており、ソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂとなるべき半導体層が遮光されておらず、かつ、シャドーマスクとなるゲート電極１２ａ及び１２ｂのような遮光層がそれぞれチャネル領域１７ａ及び１７ｂとなるべき位置に形成されていれば、本発明の趣旨を損なわない限り、これ以降の工程でなされてもよい。

次に、紫外線照射工程における紫外線の光源、波長、照射エネルギー密度や照射時間等の照射条件は、以下のとおりである。照射する紫外線光源は、面光源であることが望ましい。面光源を用いるため、基板全体をカバーするような広い照射面積に対して一度に紫外線を一様に照射することができる。また、面光源を使用するため、光線スポットの狭小なレーザー光源の場合のように基板をスキャンする必要がないため、スキャンによる半導体層への二重照射やそれに伴うＴＦＴの特性の面内ばらつきも生じない。そのため、均一な照射エネルギーでもって紫外線を照射することができ、その結果、大面積の表示画面全体にわたって多数のＴＦＴを形成する場合に、工程の簡素化、量産性の向上のみならず、ＴＦＴの特性のばらつきを抑えて均一なものとすることができ、表示品質の高い、輝度ばらつきや輝度むらのない表示装置を得ることができる。

また、紫外線光源は、レーザー光源ではなく、特定の範囲の波長の紫外線を照射するランプを用いることができる。レーザー光源を用いないため、レーザー光による基板の発熱等による不具合を回避することができ、また、プラスチックフィルム基板を使用することが可能となる。また、レーザー光照射装置に比べて安価な紫外線照射装置を使用できる。紫外線光源として使用するランプの種類は、特に限定されないが、例えば、水銀ランプを使用することができる。照射する紫外線の波長は、約２７０ｎｍから約４５０ｎｍまでにわたる波長であることが望ましい。この波長の範囲の紫外線を照射することで、照射された領域の導電率を向上させることができる。紫外線照射時の基板の温度や照射雰囲気は、特に限定されないが、室温で大気中でも可能である。

次に、紫外線の照射エネルギー密度と照射時間について説明する。図５は、アモルファスのＩＧＺＯ半導体層に対して、照射エネルギー密度が１００ｍＪ／ｓｅｃ・ｃｍ^２の紫外線を照射したときの、アモルファスＩＧＺＯ半導体層の導電率と紫外線照射時間との関係を示したグラフである。同図から、照射エネルギー密度１００ｍＪ／ｓｅｃ・ｃｍ^２で約６時間以上照射すると導電率の上昇が飽和する傾向が認められるが、それまでの間は、照射時間が６時間で、導電率が、サンプル＃１では照射前の６×１０^−５Ｓ／ｍに比べて約３．３３×１０^５倍（＝１０^５．５２倍）の２×１０^１Ｓ／ｍに、サンプル＃２では同じく照射前の４×１０^−７Ｓ／ｍに比べて約１０^７倍の４Ｓ／ｍに、指数関数的に向上することが認められる。６時間の照射時間で導電率が約３．３３×１０^５倍（＝１０^５．５２倍）ないし約１０^７倍に指数関数的に向上するということは、言い換えれば、約０．８６ないし約１．０９時間ごとに導電率が約１桁増加することを意味する。

紫外線の照射時間の目安としては、照射エネルギー密度を１００ｍＪ／ｓｅｃ・ｃｍ^２とした場合に、紫外線照射後の導電率（目的導電率）を紫外線照射前の導電率に対して１０^ｎ倍に向上させるときは、概ね、０．８６・ｎ時間ないし１．０９・ｎ時間（但し、０＜ｎ≦６）を目安に照射を行えばよい。これは積算照射エネルギー密度（＝照射エネルギー密度×照射時間）でいえば、約（３０９・ｎ）Ｊ／ｃｍ^２ないし（３９２・ｎ）Ｊ／ｃｍ^２に当たる。導電率は紫外線の積算照射エネルギー密度によるから、例えば、同じ導電率を得るのであれば、照射エネルギー密度を４倍にすれば照射時間は１／４でよい。従って、照射前の導電率を測定したうえで目的導電率を決めれば容易に照射エネルギー密度と照射時間とを設定することができ、紫外線の適切な照射によって所望の導電率をもつアモルファスＩＧＺＯからなる半導体層を得ることができる。

例えば、同図によれば、４．５時間程度（積算照射エネルギー密度で１６２０Ｊ／ｃｍ^２程度）の紫外線照射をすることにより、その導電率は約１０^−１Ｓ／ｍ程度以上に向上することが認められる。また、サンプル＃１のように、紫外線照射前の導電率によっては、約３．５２時間程度（積算照射エネルギー密度で１２６７Ｊ／ｃｍ^２程度）でもこの程度の導電率に達する。そして、この程度の高い導電率であれば、電極又は導電体として機能させることができる。

なお、ソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂに照射すべき紫外線の積算照射エネルギー密度は、一般的に、ソース領域１５ａ全体、１５ｂ全体、ドレイン領域１６ａ全体及び１６ｂ全体の抵抗は、それぞれ、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのオン抵抗よりも低くなるような値とすることが望ましい。従って、このような観点から照射すべき積算照射エネルギー密度を設定してもよい。このようにすることにより、ソース領域全体又はドレイン領域全体の抵抗による画像信号等の信号レベルの低下を小さくすることができる。

このように、半導体層１４ａ及び１４ｂのソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂとすべき領域に選択的に紫外線を照射することにより、その導電率を所望の値に制御することができる。従って、チャネル領域１７ａ及び１７ｂよりも導電率の高いソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂを形成するために、従来のようにイオンドーピング等によって不純物注入を行う必要がなく、チャネル領域１７ａ、１７ｂ、ドレイン領域１６ａ、１６ｂ、ソース領域１５ａ及び１５ｂの不純物濃度は同じでよい。従って、高価なイオンドーピング装置等が不要となり製造工程の合理化を図ることができるだけでなく、イオンドーピングによる半導体層のダメージを回避することができる。なお、紫外線の積算照射エネルギー密度は、アモルファスＩＧＺＯ半導体層の膜厚にも依存し、一般に、膜厚が厚ければより大きなエネルギー密度を必要とする。

このように紫外線照射工程を経た後、図３（ｃ）及び図４（ｃ）に示すように、第２絶縁層である層間絶縁膜１８を基板全面に形成し、さらに、主ＴＦＴ２０ａのためのコンタクトホール２３ａｄを開口する（第５ステップ）。これにより、半導体層１４ａ及び１４ｂは層間絶縁膜１８に覆われるとともに、主ＴＦＴ２０ａのドレイン領域１６ａに接続するためのコンタクトホール２３ａｄを形成することができる。なお、冗長ＴＦＴ２０ｂのドレイン領域１６ｂとドレイン電極２６ｂとの間にはコンタクトホールを形成しない。これにより、リペア領域２４はドレイン領域１６ｂの端部１６ｂｅとは絶縁層（ゲート絶縁膜１３及び層間絶縁膜１８）によって絶縁され、後工程においてリペアによって両者を接続することが可能な構造が形成される。また、層間絶縁膜１８の形成方法は、特に限定されないが、ＣＶＤ法を用いることができる。層間絶縁膜１８の材質は、前述のとおりである。なお、このときのエッチング方法としては、プラズマを利用したドライエッチング法を用いることが望ましい。

次に、第２金属層を形成する（第６ステップ）。この第２金属層をパターニングすることにより、ドレイン電極２６ａ、リペア領域２４を含むドレイン電極２６ｂ及び信号線８２等を形成する。これにより、ドレイン電極２６ａはコンタクトホール２３ａｄを介して主ＴＦＴ２０ａのドレイン領域１６ａと接続される。ドレイン電極２６ｂにはコンタクトホールを形成しないため、ドレイン領域１６ｂとは絶縁されている。第２金属層の形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。第２金属層の材質や構造は前述のとおりである。

次に、窒化シリコン等を用いてＣＶＤ法により第３絶縁層であるパッシベーション層１９を基板全面に形成し、さらに、主ＴＦＴ２０ａのためのコンタクトホール２３ａｓ及び冗長ＴＦＴ２０ｂのためのコンタクトホール２３ｂｓを開口する（第７ステップ）。これにより、第２金属層からなるドレイン電極２６ａ、２６ｂ及び信号線８２等はパッシベーション層１９に覆われるとともに、主ＴＦＴ２０ａのソース領域１５ａに接続するためのコンタクトホール２３ａｓ、及び冗長ＴＦＴ２０ｂのソース領域１５ｂに接続するためのコンタクトホール２３ｂｓを形成することができる。パッシベーション層１９の形成方法は、特に限定されないが、ＣＶＤ法を用いることができる。パッシベーション層１９の材質は、前述のとおりである。

次に、透明導電層をスパッタリング法等により基板全面に形成し、これをパターニングすることにより、画素電極３２を形成する（第８ステップ）。そして、コンタクトホール２３ａｓ及び２３ｂｓを介して、画素電極３２は、主ＴＦＴ２０ａのソース領域１５ａ及び冗長ＴＦＴ２０ｂのソース領域１５ｂに接続される。以上の工程により、ＩＧＺＯを半導体層とするトップゲート型の主ＴＦＴ２０ａ、冗長ＴＦＴ２０ｂ、画素電極３２及び各種配線等が形成され、セル・アレイ基板１０１が形成される。

次に、このようにして形成されたセル・アレイ基板１０１の欠陥検査を行う（第９ステップ）。この段階においては、セル・アレイ基板１０１は、画素電極３２までが形成された状態にあり、未だ対向基板とシールされておらず液晶も封止されていないが、いくつかの方法により欠陥のある画素部をその位置も含めて検出することができる。例えば、ＥＢテスター（Electron Beam Tester）法では、画素電極３２の下に絶縁層を介して蓄積容量線（図示せず）を形成して画素電極３２と蓄積容量線との間に蓄積容量Ｃｓ（図示せず）をあらかじめ構成しておく。そして、蓄積容量線に所定の電圧を印加するとともに、走査線駆動装置７０、信号線駆動装置８０（図１参照）を用いてセル・アレイ基板１０１の画素電極３２に電圧を印加して蓄積容量Ｃｓに電荷を保持させた後、各画素電極３２に電子ビームを照射する。そして電子ビームによって各画素電極３２から放出される二次電子の量を検出する。二次電子の量は画素電極に保持されている電荷の量によって異なるため、これにより正常画素と短絡や断線等によって電荷を保持できない欠陥画素との区別をすることができる。そして、欠陥が発見された場合には、リペア工程を実行する（第１０ステップ）。リペアの方法は前述のリペアの欄で説明したとおりである。

次に、このようにリペアされたセル・アレイ基板１０１とカラーフィルター等を設けた対向基板に対して配向処理等を行い、その後、両基板をシール材で貼り合わせる。シール材は、例えば光硬化型のアクリル樹脂のような、紫外線硬化型のシール材を用いる。このようにしてシールされた液晶基板の間に液晶を注入し、駆動回路や偏光板、バックライト等の光学部材などを取り付けることにより液晶表示装置１００が完成する（第１１ステップ）。

本実施の形態にかかる液晶表示装置の製造方法は、このような構成をとることにより、走査線７２と信号線８２とによって区画される画素部１０毎に、主ＴＦＴ２０ａと、冗長ＴＦＴ２０ｂと、これら両方のＴＦＴに接続されている画素電極３２とが形成される。そして、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂは、いずれも透明なアモルファスＩＧＺＯを半導体層とするものであり、紫外線の選択的な照射によって、両ＴＦＴのソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂは、透明な電極又は導電体として使用できる程度の高い導電率を備えている。一方、両ＴＦＴのチャネル領域１７ａ及び１７ｂは、遮光性のあるゲート電極がシャドーマスクとして働くため紫外線が照射されず、チャネルとして使用できる導電率が維持される。

そして、信号線８２にはリペア領域２４が備えられており、冗長ＴＦＴ２０ｂのドレイン領域１６ｂは、画素電極３２と平面視で重なり合うようにして冗長ＴＦＴ２０ｂのチャネル領域１７ｂとの接合部からリペア領域２４に至るまで延ばしたような形状に成形され、しかも、ドレイン領域１６ｂの端部１６ｂｅがリペア領域２４と絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）を挟んで平面視で重なり合うように形成されるため、透明なドレイン領域１６ｂが透明な画素電極３２の下をリペア領域２４の下に到達するまで延びて形成されることになる。そして、リペア領域２４は、信号線８２に備えられており信号線８２の一部であり、また、ドレイン領域１６ｂは半導体層１４ｂの一部であり、信号線８２と半導体層１４ｂとの間には絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）が形成されるため、ドレイン領域１６ｂはリペア前においてはリペア領域２４即ち信号線８２とは絶縁されている。

そして、検査工程において、走査線７２が主ＴＦＴ２０ａ介して画素電極３２と短絡することにより生ずる滅点欠陥等の表示欠陥が発見されたときは、画素電極３２を主ＴＦＴ２０ａから切り離すとともに、絶縁層（層間絶縁膜１８及びゲート絶縁膜１３）によって絶縁されているドレイン領域１６ｂとリペア領域２４との間をレーザー光等により短絡させるリペアを施すことによって、主ＴＦＴ２０ａに替わって冗長ＴＦＴ２０ｂがスイッチング素子として機能し、滅点欠陥等の表示欠陥がリペアされ正常な表示をする液晶表示装置を製造することができる。

このように本実施の形態にかかる液晶表示装置の製造方法は、冗長ＴＦＴ２０ｂを介して画素電極３２を信号線８２と接続するものであり、画素電極３２と信号線８２とを溶着等によって直接に接続することにより疑似的な表示を行って欠陥を目立たなくするにすぎない従来例とは異なるものであるため、画素の表示欠陥が完全にリペアされ、表示品質が向上する。

また、リペア領域２４に至るまでのドレイン領域１６ｂの半導体層として、紫外線照射により高導電率化され、かつ透明なアモルファスＩＧＺＯを用いており、従来例のようにアモルファスシリコンやポリシリコンを用いていないため、冗長ＴＦＴ２０ｂと信号線８２との間に遮光性のある金属等からなる接続パターンをあらかじめ配線しておく必要がない。従って、ドレイン領域１６ｂが画素電極３２と平面視で重なり合うに形成されていても、画素部の開口率は低下しない。

さらに、ドレイン領域１６ｂは画素電極３２とは異なる層に形成されるため、従来例のように画素電極の面積を縮小する必要はなく、開口率は低下しない。また、画素電極とは異なる層にＩＴＯのような透明導電層からなる接続パターンを形成するためにＰＥＰを追加するという必要性も生じず、生産性が低下することもない。また、上述の紫外線照射によるドレイン領域等の高導電率化を行う必要性があることから、本実施の形態は、ドレイン領域１６ｂを遮光性のある走査線７２と重なるように形成することはなく、画素電極３２と平面視で重なるようにドレイン領域１６ｂを形成している。従って、走査線との間の寄生容量の増加は生じず、走査信号の波形の時定数が増大し、これによって表示品質が劣化するという不都合は生じない。

このように、本実施の形態にかかる液晶表示装置の製造方法によれば、冗長ＴＦＴを用いることにより画素部に生じた点欠陥等の表示欠陥をリペアすることができ、しかも、開口率を低下させることがない。また、余分なＰＥＰを追加することなく、表示品質の高い液晶表示装置を製造することができる。また、かかる製造方法によって製造された液晶表示装置も同様の効果を奏する。

なお、本実施の形態においては、ＴＮ型の液晶表示装置について説明してきたが、本発明はＴＮ型以外のＶＡ型、ＩＰＳ（In-Plane Switching）型、ＦＦＳ（Fringe Field Switching）型の動作モードをもつ液晶表示装置に対しても適用できる。ＦＦＳ型、ＩＰＳ型の液晶表示装置の場合には、コモン電極（対向電極）がセル・アレイ基板に備えられる等の構造上の違いはあるが、本発明を適用することができる。また、ＦＦＳ型やＩＰＳ型の液晶表示装置にはノーマルブラックモードが用いられることが多いことから、輝点欠陥のリペアに特に有益である。

なお、本実施の形態においては、欠陥検査工程及びリペア工程は、画素電極３２までが形成されたセル・アレイ基板１０１に対して行うものとして説明してきたが、欠陥検査工程及びリペア工程は、これに限られるものではなく、いずれの工程も対向基板を貼り合わせ液晶を封じた後でも可能である。このような場合には、欠陥検査は例えば実際に画像を表示させることにより行うことが可能であり、また、リペア工程でのレーザー光の照射による切断及び溶着も可能である。このような工程において欠陥検査及びリペアをすることにより、完成品に近い状態で検査及びリペアをすることができるため、ＥＢテスターのような特殊な装置を必要とせず、コスト低減につながる。また、セル・アレイ基板形成直後に欠陥検査する方法に比べて、セル・アレイ基板形成後のパネル組み立て工程において生じた欠陥をも一括して検査しリペアできる。

［具体例］
以下、本発明の製造方法の具体例を説明する。基板１１上に、まず、半導体層１４ａ及び１４ｂの形成にあたっては、スパッタリング法を用いた。ターゲットは、Ｉｎ、Ｇａ、Ｚｎ、及びＯの各成分の組成比を１：１：１：４とするインゴットを用いた。スパッタ装置の投入パワーは、０．５ＫＷとした。成膜時の基板温度は室温とし、雰囲気は、全圧０．２６５Ｐａ、酸素分圧は０．０１１Ｐａとした。成膜時のガス流量は、キャリアガスとしてのＡｒは６７ｓｃｃｍ、ホルダーガスとしてのＡｒは２２ｓｃｃｍ、酸素は４ｓｃｃｍとした。なお、ｓｃｃｍとは、ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎの略である。成膜レートは４３．２ｎｍ／ｍｉｎである。これにより、膜厚１００ｎｍの透明なｎ型アモルファスＩＧＺＯ半導体層を絶縁性及び透明性のあるガラス基板１１上に形成することができた。

図５に示すとおり、この半導体層の導電率は、常温で、約６×１０^−５Ｓ／ｍないし４×１０^−７Ｓ／ｍであったため、ＴＦＴの半導体層として使用できる。なお、導電率の測定には２探針測定法を用いた。このように形成されたアモルファスＩＧＺＯ半導体層を、フォトリソグラフィー法とエッチング法を用いることにより、適当な大きさと形状にパターニングして成形し、ＴＦＴのチャネル領域、ドレイン領域及びソース領域となるべき半導体層１４ａ及び１４ｂを成形した。エッチング液には濃度３．２％の蓚酸を用いた。エッチングの温度は３０℃とした。

次に、プラズマＣＶＤ法によりゲート絶縁膜１３を形成した。ゲート絶縁膜１３の形成時の基板温度は２００℃とした。膜厚は３００ｎｍであった。次に、第１金属層を形成した。下層をＡｌＮｄ層とし、上層をＭｏとする２層の積層された第１金属層をスパッタ法により形成し、これをパターニングしてゲート電極１２ａ、１２ｂ及び走査線７２を形成した。下層のＡｌＮｄ層の組成はＡｌにＮｄを約２％含有させたものを使用した。第１金属層の厚さは３００ｎｍとした。この金属層は、遮光性を有する。

次に、基板１１の表面から、ゲート電極１２ａ及び１２ｂをシャドーマスクにして半導体層１４ａ及び１４ｂに向けて紫外線を照射した。光源装置として、ＨＯＹＡ ＣＡＮＤＥＯ ＯＰＴＲＯＮＩＣＳ社製のＵＶ照射装置（型番ＵＬ７５０）を用いた。この装置は超高圧水銀ランプを光源とする装置であり、このランプは波長が約２７０ｎｍから約４５０ｎｍまでにわたる紫外線を放射する。紫外線照射時の基板１１の温度は室温であり、照射雰囲気は大気中で行った。なお、成膜後、紫外線照射工程の前に、特殊な雰囲気で特殊な温度でのアニール処理は行わなかった。また、レーザー照射もイオンドーピングも行わなかった。

紫外線照射エネルギー密度は１００ｍＪ／ｓｅｃ・ｃｍ^２とした。この照射エネルギー密度であれば、他の用途に用いられているような一般的な紫外線照射装置を使用して照射を行うことができるため、製造設備の合理化を図ることができる。そして、照射時間を約４．５時間（積算照射エネルギー密度で約１６２０Ｊ／ｃｍ^２）としたところ、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのソース領域及びドレイン領域の導電率を約１０^−１Ｓ／ｍまで向上させることができた。

なお、紫外線照射後のＩＧＺＯ半導体層をＳＳＩ社製ＸＰＳ（Ｘ線光電子分光）分析器ＸＰＳ Ｍ−Ｐｒｏｂｅを用いて化学量論比の解析を行ったところ、Ｉｎ、Ｇａ、Ｚｎ、及びＯ（酸素）の各成分の組成比は略１：１：０．６：３であった。また、紫外線照射前後のＩＧＺＯ半導体層は、いずれも透明であり、リガク社のＸ線回折装置ＲＩＮＴ−２０００を用いて入射角１度でＸ線回折を行ったところ、ＩｎＧａＺｎＯ_４結晶に見られるような回折ピークは認められず、いずれもアモルファスＩＧＺＯ半導体層であることが確認された。

次に、酸化シリコンを用いてＣＶＤ法で層間絶縁膜１８を形成し、所定のコンタクトホールを開口した。次に第２金属層を形成した。第２金属層はＭｏ−Ａｌ−Ｍｏの３層構造の金属層を用いた。第２金属層の形成後、パターニングによりドレイン電極２６ａ、２６ｂ及び信号線８２を形成した。次に、窒化シリコンを用いてＣＶＤ法でパッシベーション層１９を形成し、所定のコンタクトホールを開口し、次に、ＩＴＯを用いて画素電極３２を形成して所定のパターニングを行った。これ以降の工程は、製造方法の欄で説明した第９ステップ以降と同様である。

［応用例１］
本実施の形態においては、上述のとおり、ゲート電極１２ａ及び１２ｂをシャドーマスクとして紫外線２２を照射することにより主ＴＦＴ２０ａ及び２０ｂのソース領域、ドレイン領域及びチャネル領域を自己整合的に形成する工程を含む製造方法を説明してきたが、シャドーマスクとしては遮光性を備えるゲート電極に限られるものではなく、遮光性を備えるレジスト等のような遮光層でもよい。このような製造方法をとる場合には、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのソース領域、ドレイン領域及びチャネル領域はゲート電極に対して自己整合的には形成されないが、ソース領域及びドレイン領域を紫外線により高導電率化した後、レジスト等の遮光層を除去し、次に第１金属層を成膜してゲート電極を形成することができる。これ以降の工程は前述の製造方法の欄に記載した第５ステップ以降と同様であり、このような製造方法をとっても本発明の作用、効果が損なわれるものではない。

［応用例２］
上記実施の形態における走査線、ゲート電極１２ａ及び１２ｂとなる第１金属層を成膜する前の工程において、さらに、紫外線を半導体層１４ａ及び１４ｂに照射する工程（「プレ紫外線照射工程」という）を加えてもよい。即ち、半導体層１４ａ及び１４ｂの形成後、第１金属層を成膜する前の工程において、半導体層１４ａ及び１４ｂに紫外線を照射することによりその導電率を向上させることができる。この工程を追加することにより、半導体層成膜時の導電率が低いためにそのままではＴＦＴのチャネル領域１７ａ及び１７ｂとすることが好ましくないような場合でも、プレ紫外線照射工程によってその導電率をチャネル領域１７ａ及び１７ｂとして適切な導電率にまで向上させることができる。

プレ紫外線照射工程は、半導体層の成膜後、半導体層１４ａ及び１４ｂをパターニングする前でもよいし、パターニングをした後でもよい。また、プレ紫外線照射は、ゲート絶縁膜１３が透明であればゲート絶縁膜１３の形成後でもよい。プレ紫外線照射の照射方向は、トップゲート型ＴＦＴの場合には裏面照射又は表面照射のいずれでも可能である。

紫外線を照射する領域は、半導体層のパターニング前後を問わず半導体層全体でもよいし、選択的に照射してもよく、少なくとも、将来主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのチャネル領域１７ａ及び１７ｂとなるべき領域に照射する。なお、将来ソース領域１５ａ及び１５ｂ又はドレイン領域１６ａ及び１６ｂとなるべき領域にも同時に又は異時に、同量又は異なる量の紫外線を照射してもよい。プレ紫外線照射工程は、半導体層１４ａ及び１４ｂのチャネル領域１７ａ及び１７ｂの導電率を制御する工程であるため、成膜後の半導体層の導電率がチャネル領域１７ａ及び１７ｂの導電率としてはじめから適切なものである場合には照射を行う必要はない。

本実施の形態においては、このプレ紫外線照射工程において半導体層１４ａ及び１４ｂの全面に紫外線を照射することにより、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのチャネル領域、ドレイン領域及びソース領域は、いずれもその導電率が同じ目的導電率をもつ半導体層として形成される。プレ紫外線照射の照射時間は、図５に示すとおり、照射エネルギー密度が１００ｍＪ／ｓｅｃ・ｃｍ^２の場合には、約０．４１時間ないし２時間以上（積算照射エネルギー密度でいえば約１４８ないし７２４Ｊ／ｃｍ^２以上）にすればその導電率を約１０^−４Ｓ／ｍ（ジーメンス／ｍ）程度にまで高くすることができる。また、約１．４７時間ないし２．８１時間以下（積算照射エネルギー密度でいえば約５２９ないし１０１２Ｊ／ｃｍ^２以下）にすればその導電率を約１０^−３Ｓ／ｍ程度以下に留めることができる。このようにすることにより、約１０^−４ないし１０^−３Ｓ／ｍの導電率をもつチャネル領域１７ａ及び１７ｂを形成することができる。

なお、上記実施の形態で説明したようなゲート電極１２ａ及び１２ｂをパターニングした後の紫外線照射によってソース領域及びドレイン領域をゲート電極１２ａ及び１２ｂに対して自己整合的に形成する場合には、その積算照射エネルギー密度は、ソース領域及びドレイン領域の目的導電率と、すでにプレ紫外線照射によって高められたソース領域及びドレイン領域の導電率とを考慮して決定することができる。なお、プレ紫外線照射の照射条件は、照射時間や積算照射エネルギー密度以外の紫外線光源、光源装置等は、上記実施の形態で説明したものと同様であり、また、プレ紫外線照射後の工程は、上記実施の形態及びその具体例で説明したとおりである。

［応用例３］
本発明は、ボトムゲート型のＴＦＴを用いた液晶表示装置にも適用することが可能であり、このようなボトムゲート型ＴＦＴの場合の実施の形態を図面に基づいて説明する。なお、ボトムゲート型ＴＦＴと上述のトップゲート型ＴＦＴとは、半導体層やゲート電極等の積層の順序、構造及び紫外線の照射方向等いくつかの点で相違するにすぎないため、本実施の形態においては、このような相違点を中心に説明するとともに、上記実施の形態で説明した構成要素と同一又は相当するものには同一符号を付し、その詳細な説明を省略する。図６及び図７は、それぞれ、ボトムゲート型の主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのリペア工程終了までの概略の断面図であり、それぞれトップゲート型ＴＦＴの断面図である図３及び図４に対応する。

ボトムゲート型のＴＦＴの用いた場合の液晶表示装置の製造方法は、図６（ａ）及び図７（ａ）に示すように、まず基板１１上に第１金属層からなる主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのゲート電極１２ａ、１２ｂ及び図示しない走査線を形成し、第１絶縁層であるゲート絶縁膜１３を介して半導体層１４ａ及び１４ｂを形成する。次に、図６（ｂ）及び図７（ｂ）に示すように、紫外線２２を裏面照射する。これにより、高導電率化されたソース領域１５ａ、１５ｂ、ドレイン領域１６ａ及び１６ｂが自己整合的に形成される。次に、図６（ｃ）及び図７（ｃ）に示すように、第２絶縁層であるチャネル保護膜１８を形成し、コンタクトホール２３ａｄを開口した後、第２金属層からなるドレイン電極２６ａ、２６ｂ及び信号線８２を形成する。これにより、主ＴＦＴ２０ａのドレイン領域１６ａはドレイン電極２６ａに接続されるとともに、冗長ＴＦＴ２０ｂのドレイン領域１６ｂの端部１６ｂｅとドレイン電極２６ｂとの間はチャネル保護膜１８を介して絶縁され、ドレイン電極２６ｂの一部に本実施の形態で前述したのと同様にリペア領域２４が構成される。そして、第３絶縁層であるパッシベーション層１９を形成するとともにコンタクトホール２３ａｓ及び２３ａｄを開口して、ＩＴＯ等からなる画素電極３２を形成する。これにより、主ＴＦＴ２０ａ及び冗長ＴＦＴ２０ｂのソース領域１５ａ及び１５ｂは、画素電極３２と接続される。以降の工程は、リペア工程を含めてトップゲート型の場合と同様である。

このように、ボトムゲート型ＴＦＴの積層順序や断面構造は、基板上にゲート電極１２ａ及び１２ｂを形成した後、ゲート絶縁膜１３を介してゲート絶縁膜の上に半導体層１４ａ及び１４ｂを形成する点で、基板上に半導体層１４ａ及び１４ｂを形成した後、ゲート絶縁膜１３を介してゲート絶縁膜の上にゲート電極１２ａ及び１２ｂを形成するトップゲート型ＴＦＴの場合と異なる。

また、ボトムゲート型ＴＦＴにおける図６及び図７における参照番号１８は、チャネル保護膜と呼ばれる絶縁層であり、その材質としては絶縁性と透明性を備える酸化シリコン系が望ましい。チャネル保護膜１８はＩＧＺＯと接するため、窒化シリコンをチャネル保護膜としてＣＶＤ法で形成する場合には、原料ガスの一つとして用いるアンモニアの窒素がＩＧＺＯ中の酸素と結合してＩＧＺＯ中の酸素を不足気味にする傾向があり、ＩＧＺＯの特性が変化しやすい。酸化シリコン系であればこのような不都合は生じず、酸化シリコン系を使用することによりＩＧＺＯの組成を維持することができる。また、チャネル保護膜の膜厚は２００ｎｍ又はこれ以下でよい。なお、ボトムゲート型ＴＦＴの場合には、ドレイン電極２６ｂのリペア領域２４とドレイン領域１６ｂとはチャネル保護膜１８によって絶縁される。

また、トップゲート型の場合の製造方法の欄で説明した第４ステップの紫外線照射工程については、その紫外線の照射方向は、ボトムゲート型ＴＦＴの場合には、図６（ｂ）及び図７（ｂ）に示すように、基板１１側から半導体層１４ａ及び１４ｂに対して照射（裏面照射）する点で、図３（ｂ）及び図４（ｂ）に示すように、半導体層１４ａ及び１４ｂの側から基板１１に対して照射（表面照射）するトップゲート型ＴＦＴとは異なる。しかし、トップゲート型及びボトムゲート型のいずれも、ゲート電極１２ａ及び１２ｂの側から半導体層１４ａ及び１４ｂに向けて紫外線を照射する点は同じであり、これにより自己整合型のＴＦＴが形成される。

また、リペア工程においては、ボトムゲート型ＴＦＴの場合は、図７（ｄ）に示すように、リペア領域２４にレーザー光を照射することによってチャネル保護膜１８を突き破ってドレイン電極２６ｂとドレイン領域１６ｂとを溶着する点で、図４（ｄ）に示すように、リペア領域２４にレーザー光を照射することによって層間絶縁膜１８及びゲート絶縁膜１３を突き破ってドレイン電極２６ｂとドレイン領域１６ｂとを溶着するトップゲート型ＴＦＴとは異なる。

なお、ボトムゲート型ＴＦＴを用いた場合においてプレ紫外線照射を行うときは、半導体層の成膜後に、表面照射により行うことが望ましい。これにより、ゲート電極１２ａ及び１２ｂによって遮光されることなく半導体層全体を高導電率化することができる。プレ紫外線照射の工程については、半導体層のパターニングの前後を問わない。以上の数点を除いて、ボトムゲート型ＴＦＴとトップゲートＴＦＴとは、画素部及びその周辺の平面構造、積層順序、断面構造及び製造方法はほぼ同様であり、本発明の趣旨から鑑みて、上記相違点は本発明がボトムゲート型ＴＦＴを用いた画素部やその周辺部に対しても適用されることを妨げるものではない。従って、本発明はボトムゲート型ＴＦＴを用いた液晶表示装置にも使用することができる。

以上のようにして製造された液晶表示装置は、テレビジョン受像機、パーソナルコンピュータ用のモニタ、携帯電話、車載用モニタ、及びゲーム機その他のフラットパネルディスプレーとして使用することができる。なお、図１ないし図７は本実施の形態を説明するために、本実施の形態に関連する主要な部材や部材間の関係を簡略化して記載したにすぎないものである。ここまでの説明で言及した以外にも、ＴＦＴや表示装置を構成するには多くの部材が使われる。しかしそれらは当業者には周知であるので、ここでは詳しく言及しない。また、本実施の形態で説明した表示装置はあくまで一例にすぎず、それら以外の表示装置であっても、当業者が任意に選択することができる範囲においては本発明の範囲に含まれる。

そして、これまで本発明について図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。

１０…画素部
１１…基板
１２ａ、１２ｂ…ゲート電極
１３…ゲート絶縁膜（第１絶縁層）
１４ａ、１４ｂ…半導体層
１５ａ、１５ｂ…ソース領域
１６ａ、１６ｂ…ドレイン領域
１６ｂｅ…端部
１７ａ、１７ｂ…チャネル領域
１８…層間絶縁膜又はチャネル保護膜（第２絶縁層）
１９…パッシベーション層（第３絶縁層）
２０ａ…主ＴＦＴ
２０ｂ…冗長ＴＦＴ
２２…紫外線
２３ａｄ、２３ａｓ、２３ｂｓ…コンタクトホール
２４…リペア領域
２４ｅ…溶着部
２５ａ、２５ｂ…ソース電極
２６ａ、２６ｂ…ドレイン電極
３２…画素電極
７２…走査線
８２…信号線
９７、９８…切断箇所
９９…液晶
１００…液晶表示装置
１０１…セル・アレイ基板

Claims (15)

1. 対向する基板間に液晶を挟持し、一方の該基板の上に、互いに交差する複数の信号線と複数の走査線とそれぞれの該交差に対応する画素電極とを備える液晶表示装置の製造方法であって、
   第１ソース領域及び第１ドレイン領域を備える第１薄膜トランジスタの第１半導体層と、第２ソース領域及び該画素電極と平面視で重なり合うようにしてリペア領域に至るまで延び端部が該リペア領域と絶縁層を挟んで平面視で重なり合うように成形された第２ドレイン領域を備える第２薄膜トランジスタの第２半導体層とを、Ｉｎ、Ｇａ及びＺｎを含むアモルファス酸化物から形成する第１工程と、
   該走査線に接続され遮光性を有するゲート電極の側から該第１半導体層及び該第２半導体層に向けて紫外線を照射することにより該第１半導体層及び該第２半導体層を照射前よりも高導電率化する第２工程と、
   該第１半導体層及び該第２半導体層の上に該絶縁層を形成する第３工程と、
   該第１ドレイン領域に接続されるとともに、該第２ドレイン領域と短絡することにより該第２ドレイン領域との接続がなされる該リペア領域を備える該信号線を該絶縁層の上に形成する第４工程と、
   該画素電極を形成するとともに該画素電極を該第１ソース領域と該第２ソース領域とに接続する第５工程と、
   該第１薄膜トランジスタを該画素電極から切り離すとともに、該第２ドレイン領域と該信号線とを該リペア領域において短絡させることにより表示欠陥をリペアする第６工程と
   含むことを特徴とする液晶表示装置の製造方法。
2. 前記第６工程は、前記第１薄膜トランジスタを前記信号線から切り離すことによりリペアする工程を含むことを特徴とする請求項１記載の液晶表示装置の製造方法。
3. 前記第６工程のリペアは、レーザー光の照射によって行われることを特徴とする請求項１又は請求項２記載の液晶表示装置の製造方法。
4. 前記第１ドレイン領域及び前記第２ドレイン領域の前記紫外線の照射後の抵抗は、それぞれ、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのオン抵抗よりも低いことを特徴とする請求項１ないし請求項３のいずれかに記載の液晶表示装置の製造方法。
5. 前記第１薄膜トランジスタ及び前記第２薄膜トランジスタのチャネル領域の不純物濃度は、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域及び前記第２ドレイン領域の不純物濃度と同じであることを特徴とする請求項１ないし請求項４のいずれかに記載の液晶表示装置の製造方法。
6. 前記紫外線を照射する光源は、面光源であることを特徴とする請求項１ないし請求項５のいずれかに記載の液晶表示装置の製造方法。
7. 前記紫外線を照射する光源は、水銀ランプであることを特徴とする請求項１ないし請求項６いずれかに記載の液晶表示装置の製造方法。
8. 前記紫外線の波長は、２７０ｎｍから４５０ｎｍまでの範囲にわたることを特徴とする請求項１ないし請求項７のいずれかに記載の液晶表示装置の製造方法。
9. 前記第２工程における紫外線の積算照射エネルギー密度は、導電率を１０^ｎ倍（但し、０＜ｎ≦６）に増加させる場合に、（３０９・ｎ）ないし（３９２・ｎ）Ｊ／ｃｍ^２とすることを特徴とする請求項１ないし請求項８のいずれかに記載の液晶表示装置の製造方法。
10. 前記第２工程における紫外線の積算照射エネルギー密度は、１６２０Ｊ／ｃｍ^２以上であることを特徴とする請求項１ないし請求項９のいずれかに記載の液晶表示装置の製造方法。
11. 前記第２工程における紫外線の照射エネルギー密度は、１００ｍＪ／ｓｅｃ・ｃｍ^２であることを特徴とする請求項１ないし請求項１０のいずれかに記載の液晶表示装置の製造方法。
12. 前記第１工程と前記第２工程との間に、さらに、前記第１半導体層及び前記第２半導体層に紫外線を照射して該紫外線の照射前よりも導電率の高いアモルファスの該第１半導体層及び該第２半導体層を構成するプレ紫外線照射工程を含むことを特徴とする請求項１ないし請求項１１のいずれかに記載の液晶表示装置の製造方法。
13. 前記プレ紫外線照射工程における紫外線の積算照射エネルギー密度を１４８ないし１０１２Ｊ／ｃｍ^２とすることを特徴とする請求項１２記載の液晶表示装置の製造方法。
14. 対向する基板間に液晶を挟持し、一方の該基板の上に互いに交差する複数の信号線と複数の走査線とそれぞれの該交差に対応する画素電極とを備える液晶表示装置であって、
    該走査線に接続された第１ゲート電極と、紫外線の照射によって照射前よりも高導電率化された第１ドレイン領域と該画素電極に接続された第１ソース領域とを含みＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる第１半導体層とから構成される第１薄膜トランジスタと、
    該走査線に接続された第２ゲート電極と、該紫外線の照射によって照射前よりも高導電率化され該画素電極と平面視で重なり合うようにしてリペア領域に至るまで延び端部が該リペア領域と絶縁層を挟んで平面視で重なり合うように成形された第２ドレイン領域と該紫外線の照射によって照射前よりも高導電率化され該画素電極に接続された第２ソース領域とを含みＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる第２半導体層とから構成される第２薄膜トランジスタと、
    該第１ドレイン領域に接続するとともに、該第２ドレイン領域と短絡させるようなリペアをすることにより該第２ドレイン領域との接続がなされる該リペア領域を備える該信号線と
    を備えることを特徴とする液晶表示装置。
15. 前記信号線が前記第２ドレイン領域と前記リペアにより接続されてなり、かつ、前記第１薄膜トランジスタと前記画素電極とを切り離すようなリペアがなされてなることを特徴とする請求項１４記載の液晶表示装置。

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