TW201705494A - 半導體裝置之製造方法 - Google Patents

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Abstract

半導體裝置(100)包括：基板(11)；第1薄膜電晶體(10A)，其支持於基板(11)，包含主要含有結晶質矽之第1活性區域(13c)；及第2薄膜電晶體(10B)，其支持於基板(11)，包含主要含有具有結晶質部分之氧化物半導體之第2活性區域(17c)。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置及其製造方法。
主動矩陣基板係於每一像素包含例如薄膜電晶體(Thin Film Transistor；以下，稱為「TFT」)作為開關元件。於本說明書中，將此種TFT稱為「像素用TFT」。作為像素用TFT，先前以來，廣泛使用以非晶矽膜作為活性層之非晶矽TFT、或以多晶矽膜等結晶質矽膜作為活性層之結晶質矽TFT。
亦有於與像素用TFT為同一基板上，一體地形成周邊驅動電路之一部分或整體的情況。此種主動矩陣基板被稱為驅動單石積體電路之主動矩陣基板。於驅動單石積體電路之主動矩陣基板中，周邊驅動電路設置於包含複數個像素之區域(顯示區域)以外之區域(非顯示區域或邊緣區域)。像素用TFT與構成驅動電路之TFT(電路用TFT)可使用同一半導體膜而形成。作為該半導體膜，例如可使用場效遷移率較高之多晶矽膜。
又，提出有使用氧化物半導體代替非晶矽或多晶矽而作為TFT之活性層之材料。亦提出有使用以銦、鎵、鋅及氧為主成分之In-Ga-Zn-O系半導體作為氧化物半導體。將此種TFT稱為「氧化物半導體TFT」。氧化物半導體具有較非晶矽高之遷移率。因此，氧化物半導體TFT可較非晶矽TFT更高速地進行動作。又，氧化物半導體膜係藉 由較多晶矽膜更簡便之製程而形成，因此亦可應用於需要大面積之裝置。因此，亦可使用氧化物半導體膜，將像素用TFT及電路用TFT一體地形成於同一基板上。
然而，使用多晶矽膜及氧化物半導體膜中之任一者均難以充分滿足像素用TFT及電路用TFT兩者所要求之特性。
對此，專利文獻1揭示有如下之主動矩陣型之液晶面板：包含氧化物半導體TFT作為像素用TFT，包含以非氧化物半導體膜為活性層之TFT(例如結晶質矽TFT)作為電路用TFT。於專利文獻1之液晶面板中，氧化物半導體TFT及結晶質矽TFT形成於同一基板上。於專利文獻1中記載有：藉由使用氧化物半導體TFT作為像素用TFT，可抑制顯示不均；藉由使用結晶質矽TFT作為電路用TFT，可實現高速驅動。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2010-3910號公報
近年來，對於包括智慧型手機等之液晶面板，要求進一步之高精細化、窄邊緣化及消耗電力之降低。所謂「窄邊緣化」係指縮小驅動電路所需之面積，以縮小顯示區域以外之區域(邊緣區域)。本發明者研究之結果為，於專利文獻1所揭示之構成中，存在難以應對液晶面板之進一步之高精細化及窄邊緣化之情形。又，由於一體地形成氧化物半導體TFT及結晶質矽TFT，故而亦存在難以確保該等TFT分別要求之特性之情形。詳情將於下文敍述。
本發明之一實施形態係鑒於上述情況而完成者，其提供一種可實現進一步之高精細化及窄邊緣化之半導體裝置及其製造方法。
本發明之一實施形態之半導體裝置包括：基板；第1薄膜電晶體，其支持於上述基板，包含主要含有結晶質矽之第1活性區域；及第2薄膜電晶體，其支持於上述基板，包含主要含有具有結晶質部分之氧化物半導體之第2活性區域。
於某實施形態中，包含上述第1活性區域之層與包含上述第2活性區域之層設置於不同層，且進而包括介置於該等層之間之絕緣層，於自上述基板之法線方向觀察時，上述絕緣層與上述第1活性區域及上述第2活性區域兩者重疊，上述絕緣層具有如下之積層構造：包含可供給氫之供氫性之層、及較上述供氫性之層位於更靠上述第2活性區域側且可供給氧之供氧性之層。
於某實施形態中，進而包括覆蓋上述第1薄膜電晶體之第1層間絕緣膜，且上述絕緣層包含上述第1層間絕緣膜與上述第2薄膜電晶體之閘極絕緣膜。
於某實施形態中，上述絕緣層之上述供氫性之層主要含有氮化矽，上述供氧性之層主要含有氧化矽。
於某實施形態中，上述第1薄膜電晶體之閘極電極與上述第2薄膜電晶體之閘極電極形成於同一層內。
於某實施形態中，上述第1薄膜電晶體之源極電極及汲極電極與上述第2薄膜電晶體之源極電極及汲極電極形成於同一層內。
於某實施形態中，上述第1薄膜電晶體具有頂閘極構造，上述第2薄膜電晶體具有底閘極構造。
於某實施形態中，進而包括：顯示區域，其包含複數個像素；及驅動電路形成區域，其設置於上述顯示區域以外之區域且包含驅動電路；且上述第1薄膜電晶體於上述驅動電路形成區域，構成上述驅動電路，上述第2薄膜電晶體配置於上述顯示區域之各像素。
於某實施形態中，上述驅動電路包括源極切換電路。
於某實施形態中，上述氧化物半導體包含In-Ga-Zn-O系半導體。
於某實施形態中，上述結晶質矽為多晶矽。
本發明之一實施形態之半導體裝置之製造方法係包含第1薄膜電晶體與第2薄膜電晶體之半導體裝置之製造方法，且包括：步驟(A)，其係於具有絕緣表面之基板上，形成包含成為上述第1薄膜電晶體之活性區域之部分的結晶質矽層；步驟(B)，其係於結晶質矽層上，形成第1絕緣層；步驟(C)，其係於上述第1絕緣層上，形成上述第1及第2薄膜電晶體之閘極電極；步驟(D)，其係形成覆蓋上述第1及第2薄膜電晶體之上述閘極電極之第2絕緣層；步驟(E)，其係於上述第2絕緣層上，形成包含成為上述第2薄膜電晶體之活性區域之部分的非晶質氧化物半導體層；步驟(F)，其係藉由加熱處理，將氫自上述第2絕緣層供給至上述結晶質矽層而進行上述結晶質矽層之氫化，並且使上述非晶質氧化物半導體層結晶化而獲得具有結晶質部分之氧化物半導體層；及步驟(G)，其係形成與上述結晶質矽層連接之上述第1薄膜電晶體之源極電極及汲極電極、以及與具有上述結晶質部分之氧化物半導體層連接之上述第2薄膜電晶體之源極電極及汲極電極。
於某實施形態中，於上述步驟(D)中，形成積層膜作為上述第2絕緣層，該積層膜包含可供給氫之供氫性之層、及配置於上述供氫性之層上且可供給氧之供氧性之層。
於某實施形態中，上述供氫性之層為主要含有氮化矽之層，上述供氧性之層為主要含有氧化矽之層。
於某實施形態中，上述第1絕緣層包含上述第1薄膜電晶體之閘極絕緣膜，且上述第2絕緣層包含覆蓋上述第1薄膜電晶體之層間絕緣膜、及上述第2薄膜電晶體之閘極絕緣膜。
於某實施形態中，上述步驟(A)包括以下步驟：形成非晶質矽膜；及藉由雷射照射而使上述非晶質矽膜結晶化。
於某實施形態中，上述步驟(A)包括以下步驟：形成非晶質矽膜；於上述非晶質矽膜之至少一部分添加金屬觸媒；及藉由進行添加有上述金屬觸媒之非晶質矽膜之加熱處理，而使上述非晶質矽膜之至少一部分結晶化。
於某實施形態中，於上述步驟(G)之後，進而包括：步驟(H)，其係形成第3絕緣層；步驟(I)，其係於上述第3絕緣層上形成有機系之平坦化膜；及步驟(J)，其係於上述平坦化膜上形成像素電極；且上述像素電極於設置在上述第3絕緣層及上述平坦化膜之開口內，連接於上述第2薄膜電晶體之源極電極或汲極電極。
於某實施形態中，進而包括如下步驟：藉由一次光微影步驟，而於上述第3絕緣層及上述平坦化膜形成上述開口。
於某實施形態中，於上述步驟(I)與上述步驟(J)之間，進而包括以下步驟：形成共用電極；及於上述共用電極上形成第4絕緣膜。
於某實施形態中，於上述步驟(I)之後，進而包括以下步驟：形成第4絕緣膜；及於上述第4絕緣膜上形成共用電極。
於某實施形態中，上述氧化物半導體層包含In-Ga-Zn-O系半導體。
根據本發明之一實施形態，可實現較先前更高精細且邊緣區域更小之半導體裝置。
10A‧‧‧第1薄膜電晶體
10A(1)~10A(3)‧‧‧第1薄膜電晶體
10B‧‧‧第2薄膜電晶體
11‧‧‧基板
12‧‧‧基底膜
13‧‧‧結晶質矽半導體層
13'‧‧‧結晶質矽膜(p-Si膜)
13c‧‧‧活性區域
13d‧‧‧汲極區域
13s‧‧‧源極區域
14‧‧‧第1絕緣層
15A‧‧‧閘極電極
15B‧‧‧閘極電極
16‧‧‧第2絕緣層
16a‧‧‧供氫性之層
16b‧‧‧供氧性之層
17‧‧‧結晶質氧化物半導體層
17'‧‧‧結晶質氧化物半導體膜
17c‧‧‧活性區域
17d‧‧‧汲極接觸區域
17s‧‧‧源極接觸區域
18dA‧‧‧汲極電極
18dB‧‧‧汲極電極
18sA‧‧‧源極電極
18sB‧‧‧源極電極
19‧‧‧鈍化膜
20‧‧‧平坦化膜
21‧‧‧共用電極
22‧‧‧第3絕緣層
23‧‧‧像素電極
25‧‧‧開口
40‧‧‧閘極驅動電路
50‧‧‧驅動IC
60‧‧‧SSD電路
70‧‧‧檢查電路
100‧‧‧半導體裝置
101‧‧‧驅動電路形成區域
102‧‧‧顯示區域
104‧‧‧準分子雷射光
108‧‧‧雜質
140‧‧‧驅動電路
170‧‧‧檢查電路
200‧‧‧主動矩陣基板
300‧‧‧主動矩陣基板
1001‧‧‧驅動電路形成區域
1002‧‧‧顯示區域
2000‧‧‧主動矩陣基板
BSW、GSW、RSW‧‧‧開關控制信號線
S‧‧‧源極匯流排線
S(1)~(3)‧‧‧源極匯流排線
圖1係例示本發明之第1實施形態之半導體裝置100中之第1薄膜電晶體10A及第2薄膜電晶體10B之模式性之剖面圖。
圖2係例示本發明之第1實施形態之半導體裝置(主動矩陣基板)200之模式性之俯視圖。
圖3係例示本發明之第1實施形態之半導體裝置(主動矩陣基 板)200之模式性之剖面圖。
圖4係例示僅使用有非晶質氧化物半導體TFT之參考例之主動矩陣基板2000之俯視圖。
圖5(a)~(e)係分別對第1實施形態之主動矩陣基板200之製造步驟進行說明之模式性之步驟剖面圖。
圖6(a)~(c)係分別對第1實施形態之主動矩陣基板200之製造步驟進行說明之模式性之步驟剖面圖。
圖7(a)及(b)係分別例示多晶矽TFT及非晶質氧化物半導體TFT之先前之製造步驟之圖，(c)係例示第1實施形態中之第1薄膜電晶體10A及第2薄膜電晶體10B之製造步驟之圖。
圖8係例示本發明之第2實施形態之半導體裝置(主動矩陣基板)300之模式性之剖面圖。
圖9(a)~(e)係分別對第2實施形態之主動矩陣基板300之製造步驟進行說明之模式性之步驟剖面圖。
圖10(a)~(c)係分別對第2實施形態之主動矩陣基板300之製造步驟進行說明之模式性之步驟剖面圖。
圖11係用以說明第1實施形態中之SSD電路之構成之圖。
圖12係例示輸入至閘極匯流排線之信號波形及輸入至各開關控制信號線之信號波形之圖。
圖13係例示本發明之其他實施形態之半導體裝置(主動矩陣基板)之模式性之剖面圖。
雖亦取決於液晶面板之用途，但對液晶面板，均要求(1)超高精細、(2)窄邊緣及(3)低消耗電力。本發明者對可平衡良好地滿足該等要求之面板構造進行研究，結果獲得如下見解。
於使用有驅動單石積體電路之主動矩陣基板之液晶面板中，若 使用結晶質矽TFT作為像素用TFT及電路用TFT(稱為「結晶質矽液晶面板」)，則可使邊緣區域變窄，且可構成高精細之液晶面板。然而，必須以例如60Hz使液晶面板驅動，而難以將消耗電力抑制得較低。
另一方面，於使用有非晶質氧化物半導體TFT作為像素用TFT及電路用TFT之液晶面板(稱為「非晶質氧化物半導體液晶面板」)中，可降低消耗電力。其原因在於：若使用非晶質氧化物半導體TFT作為像素用TFT，則因非晶質氧化物半導體之關斷漏電流較小(多晶矽之1/1000、非晶矽之1/100左右)，故於顯示靜態圖像時，可以例如1Hz使其驅動(暫停59/60秒)，從而可降低圖像顯示所需之電力。又，可提高透過率，與觸控面板之親和性亦較高，因此可構成高精細之液晶面板。然而，由於亦使用非晶質氧化物半導體TFT作為電路用TFT，故而難以縮小邊緣區域。非晶質氧化物半導體之遷移率較結晶質矽低，例如相對於低溫多晶矽之遷移率為100cm2/Vs，而作為非晶質氧化物半導體之非晶質In-Ga-Zn-O系半導體之遷移率為20cm2/Vs左右。因此，於驅動電路中，為確保所需之電流，而使元件面積變大，其結果為，電路面積變大，液晶面板之邊緣區域變大。
如此，結晶質矽TFT與非晶質氧化物半導體TFT分別存在一長一短，而難以實現以高水平且平衡良好地滿足對液晶面板之上述要求之液晶面板。
與此相對，若如專利文獻1中所揭示般，使用非晶質氧化物半導體TFT作為像素用TFT，且使用結晶質矽TFT作為電路用TFT，則相較於僅使用有結晶質矽TFT之情形，可抑制消耗電力。然而，本發明者研究之結果為，由於非晶質氧化物半導體之遷移率不夠高，故而會產生如下問題。於各像素中，難以進一步縮小非晶質氧化物半導體TFT之元件面積，有可能無法應對進一步之高精細化之要求。又，難以進 一步縮短將特定之電荷供給至像素所需之時間。因此，由於無法於驅動電路採用例如向源極匯流排線輸入信號之源極切換電路(Source Shared Driving(源極共用驅動)，以下稱為「SSD」)電路，故而難以利用SSD電路謀求窄邊緣化。其結果，有尤其是無法縮小端子側之邊緣區域之面積的可能性。
本發明者基於上述見解反覆研究。結果發現：藉由使像素用TFT中之氧化物半導體層結晶化，而可確保低消耗電力並實現進一步之高精細化。又，若使用結晶化之氧化物半導體層(以下，簡稱「結晶質氧化物半導體層」)，則藉由遷移率之提高，而可於SSD電路之寫入時間內對像素進行充電。因此，亦可利用SSD電路使邊緣區域較先前窄。
又，本發明者進而反覆研究，結果獲知：於採用使用有結晶質氧化物半導體之TFT(結晶質氧化物半導體TFT)與結晶質矽TFT所共用之絕緣層的情形時，該絕緣層於確保結晶質矽TFT及結晶質氧化物半導體TFT之特性及可靠性方面發揮重要功能。若使用具有特定構造之絕緣層，則可抑制結晶質矽TFT及結晶質氧化物半導體TFT之活性層之特性劣化。再者，於專利文獻1中，關於2種TFT所共同地使用之絕緣層之材料或構造，並無任何記載。
本發明之一實施形態之半導體裝置之概略如下。
本發明之一實施形態之半導體裝置於同一基板上，包括結晶質矽TFT與結晶質氧化物半導體TFT。藉由此種構成，可根據各TFT所要求之特性，區分使用結晶質氧化物半導體TFT與結晶質矽TFT。藉由使用結晶質矽TFT作為例如電路元件，可減小電路面積。又，藉由使用採用結晶質氧化物半導體之TFT，可降低消耗電力並實現更高精細之半導體裝置。進而，例如在應用於液晶面板之主動矩陣基板之情形時，可利用SSD電路進一步縮小邊緣區域。
再者，於本說明書中，所謂「結晶質矽TFT」係指包含主要含有結晶質矽之活性區域(形成有通道之區域)之TFT，例如包括結晶質矽TFT、單晶矽TFT等。「結晶質氧化物半導體TFT」係指包含主要含有具有結晶質部分之氧化物半導體之活性區域的TFT。所謂「具有結晶質部分之氧化物半導體」例如包含使非晶質氧化物半導體膜局部結晶化而成之膜。
結晶質矽TFT之包含活性區域之層(活性層)與結晶質氧化物半導體TFT之活性層設置於不同層，介置於該等層之間之絕緣層可以於自基板之法線方向觀察時，與結晶質矽TFT及結晶質氧化物TFT之活性層兩者重疊之方式配置。絕緣層可具有如下之積層構造：包含可供給氫之供氫性之層、及較供氫性之層位於更靠結晶質氧化物半導體層側且可供給氧之供氧性之層。藉此，可藉由供氫性之層而降低於結晶質矽TFT之活性層產生之結晶缺陷，並且可藉由供氧性之層而抑制因結晶質氧化物半導體層之氧空位而引起之劣化。
(第1實施形態)
以下，對本發明之半導體裝置之第1實施形態進行說明。本實施形態之半導體裝置只要包括形成於同一基板上之結晶質氧化物半導體TFT與結晶質矽TFT即可，其廣泛包括主動矩陣基板等電路基板、液晶顯示裝置或有機EL(Electroluminescence，電致發光)顯示裝置等各種顯示裝置、影像感測器、電子機器等。
圖1係半導體裝置100之模式性之剖面圖，示出半導體裝置100中之結晶質矽TFT(以下，稱為「第1薄膜電晶體」)10A及結晶質氧化物半導體TFT(以下，稱為「第2薄膜電晶體」)10B之剖面構造。
半導體裝置100包括基板11、支持於基板11之第1薄膜電晶體10A、及支持於基板11之第2薄膜電晶體10B。第1薄膜電晶體10A包含主要含有結晶質矽之活性區域。第2薄膜電晶體10B包含主要含有具 有結晶質部分之氧化物半導體之活性區域。第1薄膜電晶體10A及第2薄膜電晶體10B一體地製作於基板11上。此處所謂之「活性區域」係指成為TFT之活性層之半導體層中形成有通道之區域。
第1薄膜電晶體10A包括形成於基板11上之結晶質矽半導體層(例如低溫多晶矽層)13、覆蓋結晶質矽半導體層13之第1絕緣層14、及設置於第1絕緣層14上之閘極電極15A。第1絕緣層14中位於結晶質矽半導體層13與閘極電極15A之間之部分作為第1薄膜電晶體10A之閘極絕緣膜而發揮功能。結晶質矽半導體層13包括形成有通道之區域(活性區域)13c、分別位於活性區域之兩側之源極區域13s及汲極區域13d。於該例中，結晶質矽半導體層13中，隔著第1絕緣層14而與閘極電極15A重疊之部分成為活性區域13c。又，第1薄膜電晶體10A包括分別連接於源極區域13s及汲極區域13d之源極電極18sA及汲極電極18dA。源極及汲極電極18sA、18dA可設置於覆蓋閘極電極15A及結晶質矽半導體層13之層間絕緣膜(此處為第2絕緣層16)上，且於形成在層間絕緣膜之接觸孔內與結晶質矽半導體層13連接。
第2薄膜電晶體10B包括設置於基板11上之閘極電極15B、覆蓋閘極電極15B之第2絕緣層16、及配置於第2絕緣層16上之結晶質氧化物半導體層17。如圖示般，作為第1薄膜電晶體10A之閘極絕緣膜之第1絕緣層14可延設至欲形成第2薄膜電晶體10B之區域為止。於該情形時，結晶質氧化物半導體層17可形成於第1絕緣層14上。第2絕緣層16中位於閘極電極15B與結晶質氧化物半導體層17之間之部分作為第2薄膜電晶體10B之閘極絕緣膜而發揮功能。結晶質氧化物半導體層17包括形成有通道之區域(活性區域)17c、分別位於活性區域之兩側之源極接觸區域17s及汲極接觸區域17d。於該例中，結晶質氧化物半導體層17中，隔著第2絕緣層16而與閘極電極15B重疊之部分成為活性區域17c。又，第2薄膜電晶體10B進而包括分別連接於源極接觸區域 17s及汲極接觸區域17d之源極電極18sB及汲極電極18dB。
半導體裝置100因具有上述構成，故可根據各TFT所要求之特性，區分使用第1及第2薄膜電晶體10A、10B。又，由於第2薄膜電晶體10B將遷移率較非晶質氧化物半導體提高之結晶質氧化物半導體作為活性區域，故而可降低消耗電力並實現更高精細之半導體裝置。
於圖示之例中，第1薄膜電晶體10A具有於閘極電極15A與基板11之間配置有結晶質矽半導體層13之頂閘極構造。另一方面，第2薄膜電晶體10B具有於結晶質氧化物半導體層17與基板11之間配置有閘極電極15B之底閘極構造。藉由採用此種構造，當於同一基板11上，一體地形成2種薄膜電晶體10A、10B時，可更有效地抑制製造步驟數或製造成本之增加。
第1薄膜電晶體10A及第2薄膜電晶體10B之TFT構造不限定於上述。例如，該等薄膜電晶體10A、10B亦可具有相同之TFT構造。或者，亦可為第1薄膜電晶體10A具有底閘極構造，第2薄膜電晶體10B具有頂閘極構造。
作為第2薄膜電晶體10B之閘極絕緣膜之第2絕緣層16可延設至形成有第1薄膜電晶體10A之區域為止，作為覆蓋第1薄膜電晶體10A之閘極電極15A及結晶質矽半導體層13之層間絕緣膜而發揮功能。如此，當第1薄膜電晶體10A之層間絕緣膜與第2薄膜電晶體10B之閘極絕緣膜形成於同一層(第2絕緣層)16內之情形時，第2絕緣層16可具有例如包含可供給氫之供氫性之層16a與可供給氧之供氧性之層16b的積層構造。於圖示之例中，第2絕緣層16具有以供氫性之層16a為下層、以供氧性之層16b為上層之2層構造。如此，若第2絕緣層16具有包含供氫性之層16a、及配置於較供氫性之層16a更靠結晶質氧化物半導體層17側之供氧性之層16b的積層構造，則存在如下優點。
於下述加熱處理中，藉由自供氫性之層16a對結晶質矽半導體層 13供給氫，可降低於結晶質矽半導體層13產生之結晶缺陷。又，由於自供氧性之層16b對結晶質氧化物半導體層17供給氧，故而可降低於結晶質氧化物半導體層17產生之氧空位。因此，可抑制成為各薄膜電晶體10A、10B之活性層之結晶質矽半導體層13及結晶質氧化物半導體層17之劣化，而提高各薄膜電晶體10A、10B之可靠性。又，若供氧性之層16b以與結晶質氧化物半導體層17相接之方式配置，則可更有效地降低結晶質氧化物半導體層17之氧空位。
供氫性之層16a例如可為主要含有氮化矽之氮化矽(SiNx)層、氧氮化矽(SiNxOy：x>y)層等。供氧性之層16b例如可為主要含有氧化矽之氧化矽(SiOx)層、氮氧化矽(SiOxNy：x>y)層等。再者，若使用SiOx層作為供氧性之層16b，則可於與結晶質氧化物半導體層17之界面形成良好之通道界面，因此可進一步提高第2薄膜電晶體10B之可靠性。
再者，具有積層構造之絕緣層只要為薄膜電晶體10A、10B所共同地使用之絕緣層即可，亦可不包含第2薄膜電晶體10B之閘極絕緣膜與第1薄膜電晶體10A之層間絕緣膜。例如，不論薄膜電晶體10A、10B之TFT構造如何，於結晶質矽半導體層13與結晶質氧化物半導體層17設置於不同層，且於該等層之間介置有絕緣層之情形時，介置之絕緣層只要具有包含供氫性之層、及較供氫性之層位於更靠結晶質氧化物半導體層17側之供氧性之層的積層構造，便可獲得與上述相同之效果。例如，結晶質矽半導體層13亦可配置於較結晶質氧化物半導體層17更上層，於該情形時，於介置之絕緣層中，可於供氫性之層之下方配置供氧性之層。再者，介置之絕緣層只要以於自基板11之法線方向觀察時，與結晶質矽半導體層13及結晶質氧化物半導體層17重疊之方式配置，便可更有效地抑制結晶質矽半導體層13及結晶質氧化物半導體層17之劣化。
第1薄膜電晶體10A之閘極電極15A與第2薄膜電晶體10B之閘極電極15B亦可形成於同一層內。又，第1薄膜電晶體10A之源極及汲極電極18sA、18dA、與第2薄膜電晶體10B之源極及汲極電極18sB、18dB亦可形成於同一層內。所謂「形成於同一層內」係指使用同一膜(導電膜)而形成。藉此，可抑制製造步驟數及製造成本之增加。
本實施形態中之結晶質氧化物半導體層17例如包含In-Ga-Zn-O系之半導體(以下，稱為「In-Ga-Zn-O系半導體」)。此處，In-Ga-Zn-O系半導體為In(銦)、Ga(鎵)、Zn(鋅)之三元系氧化物，In、Ga及Zn之比例(組成比)並無特別限定，例如包括In：Ga：Zn=2：2：1、In：Ga：Zn=1：1：1、In：Ga：Zn=1：1：2等。又，In-Ga-Zn-O系半導體之結晶構造並無特別限定，較佳為c軸於層面大致垂直地配向之結晶質In-Ga-Zn-O系半導體。此種In-Ga-Zn-O系半導體之結晶構造例如於日本專利特開2012-134475號公報中有所揭示。為進行參考，將日本專利特開2012-134475號公報之揭示內容之全部引用於本說明書中。
結晶質氧化物半導體層17亦可包含其他氧化物半導體代替In-Ga-Zn-O系半導體。例如亦可包含Zn-O系半導體(ZnO)、In-Zn-O系半導體(IZO(註冊商標))、Zn-Ti-O系半導體(ZTO)、Cd-Ge-O系半導體、Cd-Pb-O系半導體、CdO(氧化鎘)、Mg-Zn-O系半導體、In-Sn-Zn-O系半導體(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半導體等。
其次，以顯示裝置中所使用之主動矩陣基板為例，對本實施形態之半導體裝置之更具體之構成進行說明。
圖2係表示本實施形態之主動矩陣基板200之一例之模式性之俯視圖，圖3係主動矩陣基板200中之第1薄膜電晶體10A及第2薄膜電晶體10B之剖面圖。於圖3中，對於與圖1相同之構成要素標註相同之符號，並省略說明。
如圖2所示，主動矩陣基板200包括包含複數個像素之顯示區域102、及顯示區域102以外之區域(非顯示區域)。非顯示區域包含設置有驅動電路之驅動電路形成區域101。於驅動電路形成區域101，例如設置有閘極驅動電路40、檢查電路70、源極切換(SSD)電路60等。於顯示區域102，形成有於列方向上延伸之複數條閘極匯流排線(未圖示)、及於行方向上延伸之複數條源極匯流排線S。雖未圖示，但各像素由例如閘極匯流排線及源極匯流排線S而規定。閘極匯流排線分別連接於閘極驅動電路之各端子。源極匯流排線S分別經由SSD電路60而連接於驅動IC(Integrated Circuit，積體電路)50之各端子。SSD電路60自1根來自驅動IC 50之各端子之視訊信號線，向複數根(此處為3根)源極匯流排線S分配視訊資料。
如圖3所示，於顯示區域102之各像素形成有第2薄膜電晶體10B作為像素用TFT，於驅動電路形成區域101形成有第1薄膜電晶體10A作為電路用TFT。
於該例中，薄膜電晶體10A、10B形成於基底膜12上，該基底膜12形成於基板11之表面。薄膜電晶體10A、10B之構成與已一面參照圖1一面說明之上述構成相同。該等薄膜電晶體10A、10B由鈍化膜19及平坦化膜20覆蓋。於作為像素用TFT而發揮功能之第2薄膜電晶體10B中，閘極電極15B連接於閘極匯流排線(未圖示)，源極電極18sB連接於源極匯流排線(未圖示)，汲極電極18dB連接於像素電極23。於該例中，汲極電極18dB於形成在鈍化膜19及平坦化膜20之開口部內，與對應之像素電極23連接。經由源極匯流排線對源極電極18sB供給視訊信號，基於來自閘極匯流排線之閘極信號，對像素電極23寫入所需之電荷。
再者，如圖示般，亦可於平坦化膜20上形成透明導電層21作為共用電極，於透明導電層(共用電極)21與像素電極23之間形成第3絕 緣層22。於該情形時，亦可於像素電極23設置狹縫狀之開口。此種主動矩陣基板200可應用於例如FFS(Fringe Field Switching，邊緣電場切換)模式之顯示裝置。FFS模式係於一基板設置一對電極，於平行於基板面之方向(橫向)上對液晶分子施加電場之橫向電場方式之模式。於該例中，產生有以如下電力線表示之電場，該電力線自像素電極23而出，通過液晶層(未圖示)，進而通過像素電極23之狹縫狀之開口，而通至共用電極21。該電場含有相對於液晶層為橫向之成分。其結果，可對液晶層施加橫向之電場。於橫向電場方式中，由於液晶分子未自基板立起，故而存在可實現較縱向電場方式更廣視角之優點。又，主動矩陣基板200亦可應用於VA(Vertical Alignment，垂直配向)模式之顯示裝置。於該情形時，亦可於平坦化膜20上，形成透明導電層21作為輔助電容電極，藉由透明導電層(輔助電容電極)21、第3絕緣層22及像素電極23構成透明之輔助電容。藉此，無需使用金屬膜設置輔助電容配線，可提高開口率。
根據本實施形態之主動矩陣基板200，存在如下優點。作為結晶質氧化物半導體TFT之第2薄膜電晶體10B之關斷漏電流較小，例如為多晶矽TFT之(1/1000)。因此，若使第2薄膜電晶體10B於顯示區域102作為像素用TFT而發揮功能，則可降低消耗電力。又，結晶質氧化物半導體層17不經由接觸孔便可與源極電極18sB及汲極電極18dB連接。因此，例如與使用結晶質矽TFT作為像素用TFT之情形相比，可縮小接觸孔部之面積，故而可提高開口率。因此，可實現高精細之顯示區域102。進而，結晶質氧化物半導體之遷移率較非晶質氧化物半導體高(例如2~3倍)，故而相較於使用非晶質氧化物半導體TFT作為像素用TFT之情形，可縮小元件面積。因此，即便顯示器變得高精細，亦可縮小像素用TFT，故而可使每一像素之背光之透過量增加。
另一方面，若使用第1薄膜電晶體10A作為於驅動電路形成區域 101構成各電路之電路用TFT，則與使用氧化物半導體TFT或非晶矽TFT之情形相比，可縮小閘極驅動電路40或檢查電路70。其原因在於：結晶質矽之遷移率較氧化物半導體或非晶矽等高。又，藉由使用第1薄膜電晶體10A，而可設置SSD電路60。
此處，比較本實施形態中區分使用2種薄膜電晶體10A、10B所得之效果與僅使用有非晶質氧化物半導體TFT之參考例之主動矩陣基板2000而進行說明。
圖4所示之主動矩陣基板2000包括形成有驅動電路140及檢查電路170之驅動電路形成區域1001、以及包含複數個像素之顯示區域1002。不論是作為像素用TFT，還是作為構成驅動電路140、檢查電路170之電路用TFT，均使用非晶質氧化物半導體TFT。
於參考例之主動矩陣基板2000中，使用非晶質氧化物半導體TFT構成驅動電路。因非晶質氧化物半導體之遷移率較結晶質矽低，故若欲於驅動電路中確保所需之電流，則元件面積會變大。與此相對，如圖2所示，若使用結晶質矽TFT作為電路用TFT，則可較圖4所示之參考例縮小閘極驅動電路40及檢查電路70，而可減小邊緣區域(非顯示區域)之面積。
於圖4所示之參考例中未設置SSD電路。其原因在於：於遷移率較小之非晶質氧化物半導體中，難以形成SSD電路。與此相對，於圖2所示之主動矩陣基板200中，設置有使用作為結晶質矽TFT之第1薄膜電晶體10A之SSD電路60。藉由設置SSD電路60，可縮小驅動IC 50。又，可減少來自驅動IC 50之視訊信號線之數(此處可減少至1/3)，故而可縮小驅動IC 50與顯示區域102之間之配線所需之面積。因此，藉由使用結晶質矽TFT而設置SSD電路60，可更有效地縮小主動矩陣基板200之驅動電路形成區域101，而可減小邊緣面積。
再者，於使用先前之非晶質氧化物半導體TFT作為像素用TFT之 情形時，由於非晶質氧化物半導體之遷移率不夠充分，故而難以於短時間內對像素供給特定之電荷。因此，若設置SSD電路以縮短寫入時間，則有無法更確實地對各像素進行充電之虞。與此相對，若如本實施形態般，使用結晶質氧化物半導體TFT作為像素用TFT，則因結晶質氧化物半導體具有高於非晶質氧化物半導體之遷移率，故可縮短各像素之充電所需之時間。因此，即便設置SSD電路以將寫入時間縮短至例如1/3，亦可確實地對各像素進行充電。
驅動電路140包含例如移位暫存器電路。移位暫存器電路使脈衝移位並輸入至複數個閘極匯流排線，且使連接於各閘極匯流排線之像素用TFT依序成接通狀態。
例如，如圖11所示，SSD電路60包括開關控制信號線BSW、GSW及RSW、以及複數個第1薄膜電晶體10A(1)~10A(3)。第1薄膜電晶體10A(1)~10A(3)之閘極電極分別連接於開關控制信號線BSW、GSW及RSW。第1薄膜電晶體10A(1)~10A(3)之源極電極連接於驅動IC50之視訊信號線，汲極電極連接於對應之源極匯流排線S(1)~(3)。
圖12係例示輸入至閘極匯流排線之信號波形及輸入至各開關控制信號線之信號波形之圖。如圖12所示，於閘極脈衝為高位準之期間，開關控制信號線BSW、GSW及RSW依序變為高位準。藉此，第1薄膜電晶體10A(1)~10A(3)依序變成接通，故而可將視訊資料分配至源極匯流排線S(1)~S(3)。
根據本實施形態之主動矩陣基板200，可同時實現高精細、低消耗電力及窄邊緣，相較於僅使用有多晶質矽TFT之先前之主動矩陣基板(稱為「p-Si基板」)，可高水平地實現取得平衡之顯示器器件。以下對其原因進行說明。
於多晶矽TFT中，通常多晶矽半導體層於形成在層間絕緣膜之接觸孔內，與源極及汲極電極連接。與此相對，於作為結晶質氧化物半 導體TFT之第2薄膜電晶體10B中，結晶質氧化物半導體層17不經由接觸孔便可與源極電極18sB及汲極電極18dB連接。因此，若使用此種第2薄膜電晶體10B作為像素用TFT，則與使用結晶質矽TFT作為像素用TFT之p-Si基板相比，可縮小接觸孔部之面積，故而可謀求高精細化，並且可提高開口率。本發明者研究之結果為，與p-Si基板相比，可將開口率改善例如2%。
又，於驅動電路形成區域101中，與p-Si基板同樣地，使用結晶質矽TFT作為電路用TFT，故而可實現與先前之p-Si基板同等之窄邊緣。
進而，藉由使用第2薄膜電晶體10B作為像素用TFT，可實現低頻驅動。本發明者研究之結果為，獲知根據本實施形態，例如於以1：4之時間分配進行30Hz驅動與1Hz驅動之情形時(30Hz：1Hz=1：4之混合模式)，相對於p-Si基板(60Hz驅動)，可將消耗電力削減45%。
繼而，對本實施形態之主動矩陣基板200之製造方法進行說明。
圖5及圖6係用以說明主動矩陣基板200之製造方法之一例之步驟剖面圖。
首先，於基板11上形成基底膜12，並於其上形成結晶質矽膜(此處為多晶矽(p-Si)膜)13'。作為基板11，可使用玻璃基板、樹脂板或樹脂膜等各種基板。基底膜12並無特別限定，例如亦可形成以氮化矽(SiNx)膜為下層、以氧化矽(SiOx)膜為上層之積層膜。p-Si膜13'可藉由形成非晶質矽(a-Si)膜，並使其結晶化而形成。a-Si膜之形成可藉由例如電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法或濺鍍法等公知之方法而進行。a-Si膜之結晶化亦可藉由例如對a-Si膜照射準分子雷射光104而進行。
其次，如圖5(b)所示，進行p-Si膜13'之圖案化，於驅動電路形成區域101，形成島狀之結晶質矽半導體層(厚度：例如30nm以上70nm 以下)13。其後，以覆蓋結晶質矽半導體層13之方式形成第1絕緣層(厚度：例如50nm以上130nm以下)14。第1絕緣層14並無特別限定，例如主要含有氧化矽(SiOx)。第1絕緣層14成為第1薄膜電晶體10A之閘極絕緣膜。此處，將第1絕緣層14亦延設至顯示區域102。
繼而，如圖5(c)所示，於形成閘極用電極膜(厚度：200nm以上500nm以下)之後，將其圖案化。藉此，獲得第1薄膜電晶體10A之閘極電極15A、第2薄膜電晶體10B之閘極電極15B、閘極配線(未圖示)等。閘極用電極膜之材料並無特別限定，可適當使用含有鋁(Al)、鎢(W)、鉬(Mo)、鉭(Ta)、鉻(Cr)、鈦(Ti)、銅(Cu)等金屬或其等之合金之膜。又，亦可使用該等複數種膜積層而成之積層膜。圖案化方法並無特別限定，可使用公知之光微影法及乾式蝕刻法。
其後，以閘極電極15A作為掩膜，向結晶質矽半導體層13注入雜質108，形成源極區域13s及汲極區域13d。結晶質矽半導體層13中未被注入雜質之區域成為活性區域(通道區域)13c。
繼而，如圖5(d)所示，形成覆蓋第1絕緣層14及閘極電極15A、15B之第2絕緣層(厚度：例如180nm以上550nm以下)16。此處，形成以供氫性之層16a為下層、以供氧性之層16b為上層之積層膜作為第2絕緣層16。作為供氫性之層16a，例如亦可使用氮化矽(SiNx)層(厚度：例如150nm以上450nm以下)。氮化矽層例如可於組成為Si3N4之條件下藉由CVD法而形成。作為供氧性之層16b，例如亦可使用氧化矽(SiOx)層(厚度：例如30nm以上100nm以下)。氧化矽層例如可於組成為SiO2之條件下藉由CVD法而形成。第2絕緣層16包括作為第1薄膜電晶體10A之層間絕緣膜而發揮功能之部分、與作為第2薄膜電晶體10B之閘極絕緣膜而發揮功能之部分。供氫性之層16a有效用以對在結晶質矽半導體層13內產生之懸鍵進行氫取代。當於結晶質氧化物半導體層17產生有氧空位之情形時，供氧性之層16b可藉由供氧性之層16b 中所含之氧而恢復氧空位，故而可抑制因結晶質氧化物半導體層17之氧空位而引起之低電阻化。又，SiOx層適於與結晶質氧化物半導體層17之通道界面之形成，故而若使用SiOx層作為供氧性之層16b，並以與結晶質氧化物半導體層17之活性區域17c相接之方式配置，則可獲得良好之通道界面。又，第2絕緣層16只要包含供氫性之層16a、與較其位於更靠結晶質氧化物半導體層17側之供氧性之層16b即可，亦可具有3層以上之積層構造。
繼而，如圖5(e)所示，於顯示區域102，形成結晶質氧化物半導體層17。具體而言，首先，例如藉由濺鍍法，將非晶質氧化物半導體膜形成於第2絕緣層16上。此處，作為非晶質氧化物半導體膜，例如使用In-Ga-Zn-O系之非晶質半導體膜。非晶質氧化物半導體膜之厚度例如為40nm以上120nm以下。其後，進行非晶質氧化物半導體膜之圖案化，獲得島狀之非晶質氧化物半導體層。於該狀態下，以例如350℃以上550℃以下，較佳為400℃以上500℃以下之溫度進行加熱處理。該加熱處理亦可於例如氮環境、氮氧混合環境、氧環境等中進行。為避免氧化物半導體之還原反應，氫環境並不佳，較佳為惰性氣體或氧化環境下。藉此，使非晶質氧化物半導體層結晶化，而獲得結晶質氧化物半導體層(此處為結晶質In-Ga-Zn-O系半導體層)17。並且，自第2絕緣層16(主要為供氫性之層16a)對結晶質矽半導體層13供給氫，位於結晶質矽半導體層13內之矽懸鍵之至少一部分藉由氫而封端化。再者，以結晶化及氫封端化為目的之加熱處理亦可於非晶質氧化物半導體膜之圖案化前進行。
其次，如圖6(a)所示，於第1絕緣層14及第2絕緣層16，形成到達結晶質矽半導體層13之源極區域13s及汲極區域13d的接觸孔。
其後，形成第1薄膜電晶體10A及第2薄膜電晶體10B之源極及汲極電極18sA、18dA、18sB、18dB。具體而言，首先，於接觸孔內， 在第2絕緣層16上及結晶質氧化物半導體層17上，藉由例如濺鍍法而形成源極用電極膜。繼而，進行源極用電極膜之圖案化。藉此，形成與結晶質矽半導體層13之源極區域13s及汲極區域13d相接之源極電極18sA及汲極電極18dA、與結晶質氧化物半導體層17之表面相接之源極電極18sB及汲極電極18dB、以及源極匯流排線(未圖示)。結晶質氧化物半導體層17中與源極電極18sB及汲極電極18dB相接之部分分別成為源極接觸區域17s及汲極接觸區域17d。結晶質氧化物半導體層17中與閘極電極15B(隔著第2絕緣層16)重疊且位於源極接觸區域17s及汲極接觸區域17d之間之部分成為活性區域17c。源極用電極膜例如亦可為鋁膜。或者，亦可為於鋁膜之上層及/或下層具有障壁金屬膜(例如Ti膜、Mo膜等)之積層膜。再者，源極用電極膜之材料並無特別限定。作為源極用電極膜，可適當使用含有鋁(Al)、鎢(W)、鉬(Mo)、鉭(Ta)、銅(Cu)、鉻(Cr)、鈦(Ti)等金屬或其等之合金、或者其等之金屬氮化物之膜。又，亦可使用該等複數種膜積層而成之積層膜。例如亦可使用Ti膜、Al膜及Ti膜依序積層而成之積層膜(Ti/Al/Ti)。以此方式，製造第1薄膜電晶體10A及第2薄膜電晶體10B。
繼而，如圖6(b)所示，以覆蓋第1薄膜電晶體10A及第2薄膜電晶體10B之方式，形成鈍化膜(厚度：例如150nm以上700nm以下)19及平坦化膜20。
於該例中，以與結晶質氧化物半導體層17之活性區域17c之表面相接之方式形成有鈍化膜19。於本實施形態中，將下層設定為SiOx膜(厚度：例如100nm以上400nm以下)，將上層設定為SiNx膜(厚度：例如50nm以上300nm以下)。於此種情形時，鈍化膜19之下層構成第2薄膜電晶體10B之後通道，故而較佳為SiOx膜，作為上層，為保護其不受水分或雜質之影響，較佳為鈍化效果較高之SiNx膜。再者，作為鈍化膜19之材料，並不限定於該等，亦可將SiON、SiNO等組合而 使用。平坦化膜20藉由例如塗佈而形成於鈍化膜19上。平坦化膜20既可為有機絕緣層，亦可為包含例如具有正型之感光性之丙烯酸系透明樹脂之絕緣層。
其後，藉由光微影法，於鈍化膜19及平坦化膜20，形成使第2薄膜電晶體10B之汲極電極18dB露出之開口25。
繼而，如圖6(c)所示，於平坦化膜20上，形成透明之共用電極21。共用電極21可使用ITO(Indium Tin Oxides，氧化銦錫)膜、IZO(Indium Zinc Oxide，氧化銦鋅)膜或ZnO膜(氧化鋅膜)等透明導電膜而形成。共用電極21例如亦可形成於除位於第2薄膜電晶體10B上之區域以外的顯示區域102之大致整體。
其後，於開口25內，在平坦化膜20上及共用電極21上形成第3絕緣層22。繼而，去除第3絕緣層22中位於開口25內之部分之至少一部分，使汲極電極18dB露出。作為第3絕緣層22，可適當使用例如氧化矽(SiOx)膜、氮化矽(SiNx)膜、氮氧化矽(SiOxNy；x>y)膜、氧氮化矽(SiNxOy；x>y)膜等。
繼而，以於開口25內與汲極電極18dB相接之方式形成像素電極23。像素電極23可使用ITO膜、IZO膜、ZnO膜等透明導電膜而形成。雖未圖示，但藉由像素電極23之平面圖案之變更，例如於像素電極23設置狹縫狀之開口等，可應對FFS模式或IPS(In-Plane Switching，平面內切換)模式之顯示裝置。以此方式，可獲得本實施形態之主動矩陣基板200。
圖7(a)係表示多晶矽TFT之先前之製造步驟之圖，圖7(b)係表示非晶質氧化物半導體TFT之先前之製造步驟之圖，圖7(c)係表示圖5及圖6所示之上述方法之製造步驟之圖。由圖7可知，根據上述方法，當於基板11上一體地形成第1薄膜電晶體10A及第2薄膜電晶體10B時，可使第1薄膜電晶體10A及第2薄膜電晶體10B之閘極配線層形成、第1 薄膜電晶體10A之層間絕緣膜及第2薄膜電晶體10B之閘極絕緣膜形成、第1薄膜電晶體10A及第2薄膜電晶體10B之源極配線層形成等步驟共通化。進而，可藉由同一加熱處理進行非晶質氧化物半導體層之結晶化步驟、與多晶矽等結晶質矽層之結晶缺陷之氫封端化步驟。因此，可抑制製造步驟數或製造成本之增加。
於本實施形態中，像素電極23之至少一部分係以隔著第3絕緣層22而與共用電極21重疊之方式配置(夾層(sandwich)構造)。於此種構造中，於像素電極23與共用電極21隔著第3絕緣層22而重疊之部分形成有電容。該電容作為輔助電容而發揮功能。藉由適當調整成為輔助電容之介電層之第3絕緣層22之材料及厚度、形成電容之部分之面積等，可獲得具有所期望之電容之輔助電容。因此，無需於像素內，利用例如與源極配線相同之金屬膜等另行形成輔助電容。因此，可抑制因使用金屬膜形成輔助電容而引起之開口率之降低。
再者，本實施形態之主動矩陣基板200之像素電極構造不限定於上述構造。像素電極亦可配置於較共用電極更靠下方(基板側)。或者，如圖13所示，亦可為僅具有像素電極之單層構造。
(第2實施形態)
以下，以顯示裝置之主動矩陣基板為例，對本發明之半導體裝置之第2實施形態進行說明。
圖8係例示本實施形態之主動矩陣基板300之剖面圖。主動矩陣基板300包括作為結晶質矽TFT之第1薄膜電晶體10A、及作為結晶質氧化物半導體TFT之第2薄膜電晶體10B。於主動矩陣基板300中，相較於圖3所示之第1實施形態之主動矩陣基板200，第2薄膜電晶體10B之結晶質氧化物半導體層17之圖案縮小。又，具有與主動矩陣基板200不同之像素電極構造。其他構成與主動矩陣基板200相同，而省略說明。
如圖8所示，於本實施形態中，以在自法線方向觀察基板11時，第2薄膜電晶體10B中之結晶質氧化物半導體層17整體與閘極電極(或閘極配線)15B重疊之方式，設定結晶質氧化物半導體層17之圖案。因此，結晶質氧化物半導體層17之通道長(通道方向之長度)小於閘極電極15B沿通道方向之寬度。如此，若縮小結晶質氧化物半導體層17，則可進一步縮小顯示區域102之第2薄膜電晶體10B之面積，故而可提高開口率。又，可謀求進一步之高精細化。
若於驅動電路使用結晶質矽TFT，則驅動電壓較驅動IC低。若驅動電壓變低，則對於結晶質氧化物半導體層17之特性劣化之容限降低，故而存在即便結晶質氧化物半導體層17之劣化較小，亦會對顯示特性造成影響之情形。與此相對，如圖8所示，若藉由閘極電極15B覆蓋結晶質氧化物半導體層17之背面整體，則可更確實地抑制背光之光自基板11側入射至結晶質氧化物半導體層17。因此，可更有效地抑制結晶質氧化物半導體層17之特性劣化，且可抑制因結晶質氧化物半導體層17之特性劣化而引起之顯示特性之下降。
於本實施形態中，於顯示區域102，在平坦化膜20上，依序形成有像素電極23、第3絕緣層22及共用電極21。如此，若將像素電極23配置於較共用電極21更靠下方(基板11側)，則與第1實施形態之像素電極構造相比，可縮小像素電極23與汲極電極18dB之接觸部之尺寸。於第1實施形態中，為使像素電極23與汲極電極18dB接觸，必須於形成在鈍化膜19及平坦化膜20之開口25內，形成第3絕緣層22之開口。與此相對，於本實施形態中，無需於開口25內形成其他開口。因此，可縮小開口25之尺寸(接觸孔徑)，故而可縮小第2薄膜電晶體10B之尺寸。其結果，可進一步提高像素內之透過率，有利於高精細化。再者，於本實施形態中，亦與第1實施形態同樣地，像素電極23與共用電極21隔著第3絕緣層22而重疊，可形成輔助電容。
其次，一面參照圖式，一面對本實施形態之主動矩陣基板300之製造方法之一例進行說明。圖9及圖10係用以說明主動矩陣基板300之製造方法之步驟剖面圖。
首先，如圖9(a)~圖9(d)所示，於基板11上，形成結晶質矽半導體層13、第1絕緣層14、閘極電極15A、15B、第2絕緣層16。該等層之材料、厚度及形成方法與已一面參照圖5(a)~圖5(d)一面說明之上述材料、厚度及形成方法相同。
繼而，如圖9(e)所示，於第2絕緣層16上，形成結晶質氧化物半導體膜17'。具體而言，首先，於第2絕緣層16上形成非晶質氧化物半導體膜，於該狀態下進行加熱處理。加熱處理係於例如350℃以上550℃以下，較佳為400℃以上500℃以下之溫度，且氮環境、氧環境等處理條件下進行。藉此，使非晶質氧化物半導體膜結晶化，而獲得結晶質氧化物半導體膜17'。又，藉由該加熱處理，自第2絕緣層16(主要為供氫性之層16a)對結晶質矽半導體層13供給氫，結晶質矽半導體層13內之矽懸鍵藉由氫而封端化。
繼而，如圖10(a)所示，進行結晶質氧化物半導體膜17'之圖案化，獲得結晶質氧化物半導體層17。於本實施形態中，以自基板11之法線方向觀察時，結晶質氧化物半導體層17之輪廓位於閘極電極15B之內部之方式，進行結晶質氧化物半導體膜17'之圖案化。再者，亦可如第1實施形態中所說明般，於非晶質氧化物半導體膜之圖案化後進行加熱處理，形成結晶質氧化物半導體層17。
其後，於第1絕緣層14及第2絕緣層16，形成到達結晶質矽半導體層13之源極區域13s及汲極區域13d的接觸孔。繼而，形成源極用電極膜，並進行圖案化，藉此形成與結晶質矽半導體層13之源極區域13s及汲極區域13d相接之源極電極18sA及汲極電極18dA、與結晶質氧化物半導體層17之表面相接之源極電極18sB及汲極電極18dB、以 及源極匯流排線(未圖示)。接觸孔及源極與汲極電極18sA、18dA、18sB、18dB之形成方法與已一面參照圖6(a)一面說明之上述方法相同。
繼而，如圖10(b)所示，以覆蓋第1薄膜電晶體10A及第2薄膜電晶體10B之方式，形成鈍化膜19及平坦化膜20。該等膜之材料、厚度及形成方法亦可與已一面參照圖6(b)一面說明之上述材料、厚度、形成方法相同。其後，藉由光微影法，於鈍化膜19及平坦化膜20，形成使第2薄膜電晶體10B之汲極電極18dB露出之開口25。
繼而，如圖10(c)所示，形成包含像素電極23之像素電極構造。
像素電極23以於開口25內與汲極電極18dB相接之方式配置於平坦化膜20上及開口25內。像素電極23可藉由形成ITO膜、IZO膜、ZnO膜等透明導電膜，並將其圖案化而形成。
繼而，於平坦化膜20上及像素電極23上，形成第3絕緣層22。作為第3絕緣層22，可適當使用例如氧化矽(SiOx)膜、氮化矽(SiNx)膜、氮氧化矽(SiOxNy；x>y)膜、氧氮化矽(SiNxOy；x>y)膜等。
其後，於第3絕緣層22上形成透明之共用電極21。共用電極21係藉由例如形成ITO(氧化銦錫)膜、IZO膜或ZnO膜(氧化鋅膜)等透明導電膜，並將其圖案化而獲得。共用電極21例如亦可形成於除位於第2薄膜電晶體10B上之區域以外的顯示區域102之大致整體。以此方式，獲得本實施形態之主動矩陣基板300。
於本實施形態中，無需於開口25內，在第3絕緣層22設置開口。因此，可使開口25之尺寸(接觸孔徑)小於圖6(b)所示之開口25之尺寸。
雖未圖示，但藉由例如共用電極21之平面圖案之變更，可應對FFS模式之顯示裝置。進而，藉由像素電極23之平面圖案之變更，亦可應對IPS模式之顯示裝置。
再者，主動矩陣基板300之像素電極構造不限定於上述構造。像素電極亦可配置於較共用電極更靠上方(液晶層等顯示媒體層側)。或者，如圖13所示，亦可為僅具有像素電極之單層構造。
若使用主動矩陣基板300，則與第1實施形態相同，可實現高精細、低消耗電力及窄邊緣之顯示裝置。又，與第1實施形態同樣地，可抑制製造步驟數或製造成本之增加，並於同一基板11上形成第1薄膜電晶體10A及第2薄膜電晶體10B。
本發明之半導體裝置之實施形態不限定於上述第1及第2實施形態。各薄膜電晶體10A、10B之構造亦不限定於圖4及圖8所示之構造。例如，於上述實施形態中，薄膜電晶體10A、10B具有單汲極構造，但為提高可靠性，亦可具有LDD(Lightly Doped Drain，輕摻雜汲極)構造、或LDD區域與閘極電極重疊之GOLD(Gate-Overlapped LDD，閘極重疊輕摻雜汲極)構造。又，亦可視需要，對結晶質矽半導體層13進行用以控制閾值電壓之通道摻雜。進而，第1薄膜電晶體10A及第2薄膜電晶體10B亦可分別具有底閘極構造及頂閘極構造中之任一者。又，第2絕緣層16亦可不具有如上所述之積層構造，而為單層。
於本發明之實施形態之半導體裝置中，第1薄膜電晶體10A及第2薄膜電晶體10B之用途或所形成之區域不限定於上述用途或區域。於本實施形態中，只要於包含複數個TFT之裝置中，根據各TFT所要求之特性，區分使用第1薄膜電晶體10A及第2薄膜電晶體10B即可。第2薄膜電晶體10B不僅可於顯示區域102內作為像素用TFT而使用，亦可於驅動電路形成區域101作為電路元件而使用。例如於驅動電路中，對於無需較高之接通電流，相反地要求斷開時之低漏電流之TFT，亦可應用第2薄膜電晶體10B。
本發明之實施形態不限定於主動矩陣基板，可應用於包含複數 個薄膜電晶體之各種裝置。例如可廣泛應用於電路基板、顯示裝置、電子機器等。藉此，可使用滿足所要求之特性之TFT，提高半導體裝置之性能、可靠性，謀求小型化。
本發明之實施形態之半導體裝置之製造方法亦不限定於上述實施形態中所說明之方法。
例如，於使用第1薄膜電晶體10A形成CMOS(Complementary Metal Oxide semiconductor，互補金氧半導體)電路之情形時，於形成複數個結晶質矽半導體層13之後，向結晶質矽半導體層13注入雜質離子之步驟中，亦可藉由光阻劑等掩膜覆蓋結晶質矽半導體層13之一部分而注入第1導電型之雜質，藉由掩膜覆蓋結晶質矽半導體層13之另一部分而注入第2導電型之雜質。以此方式，將n型雜質與p型雜質分別添加至各者之結晶質矽半導體層13，藉此可形成所期望之導電型之TFT。
非晶質氧化物半導體膜(或非晶質氧化物半導體層)之結晶化方法亦不限定於藉由如上所述之加熱處理實施之方法。又，於上述方法中，於同一加熱步驟中進行非晶質氧化物半導體膜之結晶化與結晶質矽半導體層13之氫封端化，但亦可於不同步驟中進行該等處理。
又，a-Si膜之結晶化方法亦不限定於使用雷射之方法。例如，亦可將促進結晶化之觸媒金屬(例如鎳)添加於a-Si膜中，進行加熱處理(例如550℃以上650℃以下)，使a-Si膜固相結晶化。或者，亦可對以此方式固相結晶化之膜，進而照射雷射光，而提高結晶性。以此方式獲得之結晶性較高之膜可具有較通常之多晶矽膜高之遷移率(例如為通常之多晶矽膜之2倍左右之遷移率)。因此，若將藉由上述方法提高結晶性後之膜用於第1薄膜電晶體10A之活性層，則可進一步有效地縮小驅動電路之面積。
[產業上之可利用性]
本發明之實施形態可廣泛應用於包含複數個薄膜電晶體之裝置或電子機器。例如，可應用於主動矩陣基板等電路基板、液晶顯示裝置、有機電致發光(EL)顯示裝置及無機電致發光顯示裝置等顯示裝置、放射線檢測器、影像感測器等攝像裝置、圖像輸入裝置或指紋讀取裝置等電子裝置等。
10A‧‧‧第1薄膜電晶體
10B‧‧‧第2薄膜電晶體
11‧‧‧基板
13‧‧‧結晶質矽半導體層
13c‧‧‧活性區域
13d‧‧‧汲極區域
13s‧‧‧源極區域
14‧‧‧第1絕緣層
15A‧‧‧閘極電極
15B‧‧‧閘極電極
16‧‧‧第2絕緣層
16a‧‧‧供氫性之層
16b‧‧‧供氧性之層
17‧‧‧結晶質氧化物半導體層
17c‧‧‧活性區域
17d‧‧‧汲極接觸區域
17s‧‧‧源極接觸區域
18dA‧‧‧汲極電極
18dB‧‧‧汲極電極
18sA‧‧‧源極電極
18sB‧‧‧源極電極
100‧‧‧半導體裝置

Claims (12)

  1. 一種半導體裝置之製造方法，該半導體裝置包含第1薄膜電晶體與第2薄膜電晶體，該製造方法包括：步驟(A)，其係於具有絕緣表面之基板上，形成包含成為上述第1薄膜電晶體之活性區域之部分之結晶質矽層；步驟(B)，其係於結晶質矽層上，形成第1絕緣層；步驟(C)，其係於上述第1絕緣層上，形成上述第1及第2薄膜電晶體之閘極電極；步驟(D)，其係形成覆蓋上述第1及第2薄膜電晶體之上述閘極電極之第2絕緣層；步驟(E)，其係於上述第2絕緣層上，形成包含成為上述第2薄膜電晶體之活性區域之部分之非晶質氧化物半導體層；步驟(F)，其係藉由加熱處理，自上述第2絕緣層對上述結晶質矽層供給氫而進行上述結晶質矽層之氫化，並且使上述非晶質氧化物半導體層結晶化而獲得具有結晶質部分之氧化物半導體層；及步驟(G)，其係形成與上述結晶質矽層連接之上述第1薄膜電晶體之源極電極及汲極電極、以及與具有上述結晶質部分之氧化物半導體層連接之上述第2薄膜電晶體之源極電極及汲極電極。
  2. 如請求項1之半導體裝置之製造方法，其中於上述步驟(D)中，形成積層膜作為上述第2絕緣層，該積層膜包含可供給氫之供氫性之層、及配置於上述供氫性之層上且可供給氧之供氧性之層。
  3. 如請求項2之半導體裝置之製造方法，其中上述供氫性之層為主要含有氮化矽之層，上述供氧性之層為主要含有氧化矽之層。
  4. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述第1 絕緣層包含上述第1薄膜電晶體之閘極絕緣膜，且上述第2絕緣層包含覆蓋上述第1薄膜電晶體之層間絕緣膜、及上述第2薄膜電晶體之閘極絕緣膜。
  5. 如請求項1至4中任一項之半導體裝置之製造方法，其中上述步驟(A)包括以下步驟：形成非晶質矽膜；及藉由雷射照射而使上述非晶質矽膜結晶化。
  6. 如請求項1至4中任一項之半導體裝置之製造方法，其中上述步驟(A)包括以下步驟：形成非晶質矽膜；於上述非晶質矽膜之至少一部分添加金屬觸媒；及藉由進行添加有上述金屬觸媒之非晶質矽膜之加熱處理，而使上述非晶質矽膜之至少一部分結晶化。
  7. 如請求項1至6中任一項之半導體裝置之製造方法，其中於上述步驟(G)之後，進而包括：步驟(H)，其係形成第3絕緣層；步驟(I)，其係於上述第3絕緣層上形成有機系之平坦化膜；及步驟(J)，其係於上述平坦化膜上形成像素電極；且上述像素電極於設置在上述第3絕緣層及上述平坦化膜之開口內，連接於上述第2薄膜電晶體之源極電極或汲極電極。
  8. 如請求項7之半導體裝置之製造方法，其進而包括如下步驟：藉由一次光微影步驟，而於上述第3絕緣層及上述平坦化膜形成上述開口。
  9. 如請求項7或8之半導體裝置之製造方法，其中於上述步驟(I)與上述步驟(J)之間，進而包括以下步驟：形成共用電極；及 於上述共用電極上形成第4絕緣膜。
  10. 如請求項7或8之半導體裝置之製造方法，其中於上述步驟(I)之後，進而包括以下步驟：形成第4絕緣膜；及於上述第4絕緣膜上形成共用電極。
  11. 如請求項1至10中任一項之半導體裝置之製造方法，其中上述氧化物半導體層包含In-Ga-Zn-O系半導體。
  12. 如請求項1至11中任一項之半導體裝置之製造方法，其中上述步驟(G)包括以下步驟：於上述第1絕緣層及上述第2絕緣層形成到達上述結晶質矽層之一部份之接觸孔；於上述接觸孔內、上述第2絕緣層上及上述結晶質矽層上形成導電膜；及進行上述導電膜之圖案化，獲得上述第1薄膜電晶體之上述源極電極及上述汲極電極、上述第2薄膜電晶體之上述源極電極及上述汲極電極。
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