JP2011228560A - 画像表示装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000010408 film Substances 0.000 claims abstract description 220
- 239000010409 thin film Substances 0.000 claims abstract description 179
- 239000004065 semiconductor Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000010410 layer Substances 0.000 claims description 193
- 238000000034 method Methods 0.000 claims description 53
- 239000011229 interlayer Substances 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 21
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 230000003287 optical effect Effects 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 83
- 101100042610 Arabidopsis thaliana SIGB gene Proteins 0.000 description 28
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 28
- 230000002093 peripheral effect Effects 0.000 description 28
- 229910021417 amorphous silicon Inorganic materials 0.000 description 27
- 230000008569 process Effects 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 18
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 18
- 229910004444 SUB1 Inorganic materials 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 17
- 101100294408 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MOT2 gene Proteins 0.000 description 15
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 15
- 101150117326 sigA gene Proteins 0.000 description 15
- 101100421503 Arabidopsis thaliana SIGA gene Proteins 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000011159 matrix material Substances 0.000 description 9
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 239000005394 sealing glass Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910004438 SUB2 Inorganic materials 0.000 description 3
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 101150018444 sub2 gene Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000002274 desiccant Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
【解決手段】
基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極/ゲート絶縁膜/半導体層が順次積層された積層構造を有し、前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をW、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をRとした場合、R≧Wを満たす画像表示装置である。
【選択図】 図4
Description
〈全体構成〉
図1は本発明の実施形態1の画像表示装置の一例である液晶表示装置の概略構成を説明するための図であり、以下、図1に基づいて、実施形態1の液晶表示装置の全体構成を説明する。ただし、図中に示すX、Yは、それぞれX軸、Y軸を示す。また、以下の説明では、表示領域内に形成され、各画素に映像信号(ドレイン信号)を供給する映像信号線をドレイン線と記し、各画素の薄膜トランジスタのオン/オフを制御する走査信号(ゲート信号)を供給する走査信号線をゲート線と記す。さらには、以下の説明では、TN方式の液晶表示装置に本願発明を適用した場合について説明するが、VA方式及びIPS方式等の液晶表示装置にも適用可能である。
図2は本発明の実施形態1の画像表示装置の画素構成を説明するための平面図であり、以下、図2に基づいて、実施形態1の画素構成について詳細に説明する。ただし、説明を簡単にするために、図2には第1基板のみを示すと共に、周知の配向膜等は省略する。また、各薄膜の形成は公知のフォトリソグラフィ技術により可能となるので、その形成方法の詳細な説明は省略する。
図3は本発明の実施形態1の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図であり、以下、図3に基づいて、実施形態1の周辺回路について説明する。
次に、図4に図2のC−C’線及びD−D’線並びに図3のE−E’線における断面図、図5に図3のA−A’線及びB−B’線における断面図をそれぞれ示し、以下、図4及び図5に基づいて、実施形態1の画素領域に形成される薄膜トランジスタTFTと周辺回路領域に形成される薄膜トランジスタTFT1〜3とについて詳細に説明する。ただし、図4(a)は図2のC−C’線における断面図、図4(b)は図2のD−D’線における断面図、図4(c)は図3のE−E’線における断面図を示しており、図5(a)は図3のA−A’線における断面図、図5(b)は図3のB−B’線における断面図をそれぞれ示している。また、薄膜トランジスタTFT、TFT1〜3は、ゲート線GLをゲート電極としたいわゆる逆スタガ構造のMIS(Metal Insulator Semiconductor)構造のトランジスタが構成されることになる。また、MIS構造のトランジスタは、そのバイアスの印加によってドレイン電極DTとソース電極STが入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線DLと接続される側をドレイン電極DT、画素電極PXと接続される側をソース電極STと称する。
次に、図6〜図8に本発明の実施形態1の液晶表示装置における画素用及び周辺回路用の薄膜トランジスタの製造方法を説明するための図を示し、以下、図6〜図8に基づいて、実施形態1の薄膜トランジスタの製造方法を説明する。ただし、図6〜図8の(a)〜(b)はそれぞれ前述する図4と同様に、図2及び図3のC−C’線、D−D’線、及びE−E’線における断面図を示す。また、除去領域の形成に係わる工程を除く他の工程は従来の液晶表示装置の製造方法と同様となるので、以下の説明では、除去領域の形成に係わる工程について詳細に説明する。
第1基板SUB1の上面側(液晶側)の面に、図6(a)〜(c)に示すように、公知の工程によりアルミニウム(例えば、厚さ150nm)からなるゲート電極DT部分を含むゲート線GL及びゲート電極DTから延在される配線SIG1等を形成する。次に、公知のCVD工程により、図6(a)(b)に示すように、窒化シリコンからなる絶縁膜(例えば、厚さ300nm)GIと、半導体層ASとなるアモルファスシリコン層(例えば、厚さ200nm)及びコンタクト層CNTとなる高濃度アモルファスシリコン層(例えば、厚さ30nm)を連続成膜する。さらに、公知のホトエッチング工程により高濃度アモルファスシリコン層とアモルファスシリコン層との積層膜を島状に加工し、半導体層ASとコンタクト層CNTとを形成する。このとき、図6(c)に示すように、配線SIG1の上層には、絶縁膜GIのみが形成される。
次に、第1基板SUB1の全面にレジストを形成した後に、図7(c)に示すように、絶縁膜GIを介して形成されるソース電極STから延在される配線SIG1及び該ソース電極STと同層に形成される図示しない導電層と、ドレイン電極DTから延在される配線SIG2及び該ドレイン電極DTと同層に形成される図示しない導電層とを、電気的に接続するためのコンタクトホールを形成するためのレジストパターンREGを形成する。このときのレジストパターンは、図7(b)に示すように、ドレイン電極DTとソース電極STとの対向方向すなわちD−D’方向に対してはアモルファスシリコン層を覆うように、かつ、図7(a)に示すように、C−C’方向に対してはアモルファスシリコン層の幅よりも小さくレジストをパターンニングする。
次に、図8(a)〜(c)に示すように、レジストパターンREGをマスクとして、高濃度アモルファスシリコン層であるコンタクト層CNTとアモルファスシリコン層である半導体層ASとをエッチングする。この時、まず、等方性エッチングを行うことにより、レジストに対しコンタクト層CNT及び半導体層ASが縮小加工される。すなわち、図8(c)に示すように、C−C’線方向であるゲート幅方向にコンタクト層CNT及び半導体層ASがレジストパターンREGの幅よりも縮小される。次に、図8(a)に示すように、異方性エッチングによりレジストパターンREGをマスクにして絶縁膜(ゲート絶縁膜)GIをエッチング除去する。この絶縁膜GIのエッチング時に、図8(c)に示すように、薄膜トランジスタTFT1のゲート電極GTから配線SIG1とドレイン電極DTからの配線SIG2とを電気的に接続するためのコンタクトホールTHを開口(形成)する。このとき、図8(b)に示すように、D−D’線方向に対しては、レジストREGによりコンタクト層CNT及び絶縁膜GIが被われているので、エッチング加工されない。
次に、レジストREGを除去した後に、公知のソース・ドレイン電極の形成工程により、アルミニウム薄膜からなる膜厚が500nmのソース電極ST及びドレイン電極DT並びに同層のソース線SL及びドレイン線DL等を形成する。この時、実施形態1では、ゲート電極GTとソース電極ST及びドレイン電極DTとは同じ材料であるアルミニウム薄膜で形成しているため、図4(a)に示すC−C’断面において、ゲート電極GTも絶縁膜(ゲート絶縁膜)GIをマスクにしてエッチング除去される。その後、ソース・ドレイン電極ST、DTをマスクにして、コンタクト層CNTをエッチング除去すると共に、半導体層ASに凹部を形成することにより、図4(a)〜(c)の構造を得る。なお、図3に示すブートストラップ回路BSCを構成する薄膜トランジスタTFT1〜3については、高濃度アモルファスシリコン層で形成されるコンタクト層CNTと、アモルファスシリコン層で形成される半導体層ASからなる各積層膜を島状に加工した後、薄膜トランジスタTFT1〜3全体を覆うようにレジストREGを形成することにより、図5(a)、(b)の構造を得ることができる。この薄膜トランジスタTFT1〜3の形成工程は周知の工程である。
図9は本発明の実施形態2の画像表示装置における画素構成を説明するための平面図であり、図10は本発明の実施形態2の画像表示装置における周辺回路を構成するブートストラップ回路の概略構成を説明するための平面図であり、以下、図9及び図10に基づいて、実施形態2の画像表示装置である液晶表示装置の画素及び周辺回路について説明する。ただし、実施形態2の液晶表示装置は、薄膜トランジスタTFTの構成が異なるのみで他の構成は実施形態1と同様の構成となる。従って、以下の説明では、薄膜トランジスタTFTの構成について詳細に説明する。また、実施形態2の薄膜トランジスタTFTは半導体層PSとしてポリシリコンを用いた構成となっており、さらには、チャネル層である半導体層PSの横側すなわち端部にコンタクト層CNTが形成されるコープレーナ型の薄膜トランジスタである。
次に、図11に図9のF−F’線及びG−G’線並びに図10のH−H’線における断面図、図12に図10のJ−J’線、K−K’線及びH−H’線における断面図をそれぞれ示し、以下、図11及び図12に基づいて、実施形態2の画素領域に形成される薄膜トランジスタTFTと周辺回路領域に形成される薄膜トランジスタTFT1〜3とについて詳細に説明する。ただし、図11(a)は図9のF−F’線における断面図、図11(b)は図9のG−G’線における断面図、図11(c)は図10のH−H’線における断面図を示しており、図12(a)は図10のJ−J’線における断面図、図12(b)は図10のK−K’線における断面図、図12(c)は図10のH−H’線における断面図をそれぞれ示している。
次に、図13〜図18に本発明の実施形態2の液晶表示装置における画素用の薄膜トランジスタの製造方法を説明するための図、図19〜図21に本発明の実施形態2の液晶表示装置における周辺回路用の薄膜トランジスタの製造方法を説明するための図を示し、以下、図13〜図21に基づいて、実施形態2の薄膜トランジスタの製造方法を説明する。ただし、図13〜図21の(a)〜(b)はそれぞれ前述する図11及び図12と同様に、図9及び図10のF−F’線、G−G’線、H−H’線、J−J’線、K−K’線における断面図を示す。また、除去領域INM、GIMの形成に係わる工程を除く他の工程は従来の液晶表示装置の製造方法と同様となるので、以下の説明では、除去領域INM、GIMの形成に係わる工程について詳細に説明する。
まず、図13(a)〜(c)に示すように、第1基板SUB1となるガラス基板上に、公知の工程によりアルミニウム(例えば、膜厚150nm)からなるゲート電極GT及び同層の配線を形成する。次に、公知のCVD工程により、例えば膜厚100nmの酸化シリコンからなる絶縁膜(ゲート絶縁膜)GIと、例えば膜厚500nmの窒化シリコンからなる層間絶縁膜INと、例えば膜厚30nmの高濃度アモルファスシリコン層(後にコンタクト層CNTとなる)を連続成膜する。
次に、図14(a)〜(c)に示すように、公知のホト−ドライエッチング工程により高濃度アモルファスシリコン層CNTおよび層間絶縁膜INをテーパ状に加工し、層間絶縁膜INに絶縁膜(ゲート絶縁膜)GIに到達する凹部を形成する。この時、酸化シリコンで形成される絶縁膜(ゲート絶縁膜)GIと窒化シリコンで形成される層間絶縁膜INとはエッチングレートが異なるため、絶縁膜(ゲート絶縁膜)GIを残したまま層間絶縁膜INを加工できる。この工程により、図14(a)に示すように、高濃度アモルファスシリコン層CNTから層間絶縁膜INを貫通し、絶縁膜GIに到達する層間絶縁膜INの除去領域INMが形成される。
次に、図15(a)〜(c)に示すように、公知のCVD工程により、例えば膜厚50nmのアモルファスシリコン層を凹部に成膜した後、公知のレーザアニール法によりアモルファスシリコン層を結晶化し、半導体層となるポリシリコン層PSと、コンタクト層となる低抵抗な高濃度ポリシリコン層CNTとを形成する。
次に、図16(a)〜(c)に示すように、公知のCVD工程により酸化シリコンからなるキャップ絶縁膜CINを形成し、公知のホト工程によりレジストREGをパターンニングした後、公知のエッチング工程によりキャップ絶縁膜CINおよびポリシリコン層PSを島状に加工し、薄膜トランジスタTFTの半導体領域を形成する。この時、キャップ絶縁膜CINにはサイドエッチングが施されており、図16(a)のF−F’断面においてポリシリコン層PSの表面が、図16(b)のG−G’断面において高濃度ポリシリコン層CNTの表面が露出するように加工されている。
次に、図17(a)〜(c)に示すように、レジストREGおよび層間絶縁膜INをマスクにして、図17(a)のF−F’断面に示すように、絶縁膜(ゲート絶縁膜)GIをエッチング除去する。このとき、図17(c)のH−H’断面に示すように、ゲート電極GTからの配線SIG1とドレイン電極DTからの配線SIG2とを電気的に接続するためのコンタクトホールTHを絶縁膜(ゲート絶縁膜)GIに開口する。
次に、図18(a)〜(c)に示すように、レジストを除去した後、公知の工程により、例えば膜厚500nmのアルミニウムからなるソース電極ST及びドレイン電極DT並びにソース電極ST又はドレイン電極DTから延在する各配線(ソース線SL及びドレイン線DLを含む)を形成する。この時、ゲート電極GTとソース電極ST及びドレイン電極DTとは同じ材料で構成されているため、図18(a)のF−F’断面に示すように、ゲート電極GTは絶縁膜(ゲート絶縁膜)GIをマスクにしてエッチング除去される。その後、ソース電極ST及びドレイン電極DT並びにキャップ絶縁膜CINをマスクにして、ポリシリコン層PSおよび高濃度ポリシリコン層CNTをエッチング除去することにより、図11(a)〜(c)に示す薄膜トランジスタTFTの構造を得る。
まず、画素用の薄膜トランジスタTFTの工程1−1と同様に、第1基板SUB1となるガラス基板上に、公知の工程により、例えば膜厚150nmのアルミニウムからなるゲート電極GTを形成する。次に、公知のCVD工程により、例えば膜厚100nmの酸化シリコンからなる絶縁膜(ゲート絶縁膜)GIと、例えば膜厚500nmの窒化シリコンからなる層間絶縁膜INと、例えば膜厚30nmの高濃度アモルファスシリコン層を連続成膜する。
さらに、画素用の薄膜トランジスタTFTの工程1−2と同様に、高濃度アモルファスシリコン層CNTおよび層間絶縁膜INをテーパ状に加工し、凹部を形成する。この後に、該凹部に例えば膜厚50nmのアモルファスシリコン層を形成した後に、アモルファスシリコン層をレーザアニール法等により結晶化することにより、ポリシリコン層PSと低抵抗な高濃度ポリシリコン層CNTを形成する。
次に、図19(a)〜(c)に示すように、公知のCVD工程により酸化シリコンからなるキャップ絶縁膜CINを形成する。次に、公知のホト工程によりレジストREGをパターンニングした後、図19(a)(b)に示すように、公知のエッチング工程によりキャップ絶縁膜CINおよびポリシリコン層PSを島状に加工する。この時、図19(a)のJ−J’断面に示すように、レジストマスクREGは層間絶縁膜INの除去領域INMを覆うように形成されている。さらに、キャップ絶縁膜CINにはサイドエッチングが施され、図19(a)のJ−J’断面に示すように、キャップ絶縁膜CINは層間絶縁膜INの除去領域INMよりも内側すなわち除去領域INMよりも小さく形成されるように加工される。
次に、図20(a)〜(c)に示すように、レジストREGおよび層間絶縁膜INをマスクにして絶縁膜(ゲート絶縁膜)GIをエッチング除去することにより、図20(c)のH−H’断面に示すように、ゲート電極GTから延在する配線SIG1とドレイン電極DTから延在する配線SIG2とを電気的に接続するためのコンタクトホールTHを開口する。
次に、図21(a)〜(c)に示すように、レジストREGを除去した後、公知の工程により、例えば膜厚500nmのアルミニウムからなるソース電極ST及びドレイン電極DT並びに同層の配線を形成する。この時、図21(a)のJ−J’断面に示すように、絶縁膜(ゲート絶縁膜)GIはエッチング除去されないため、薄膜トランジスタTFT3のゲート電極GTが除去されることはない。その後、キャップ絶縁膜CINおよびソース電極ST及びドレイン電極DTをマスクにして、ポリシリコン層PSおよび高濃度ポリシリコン層CNTをエッチング除去することにより、図12に示す実施形態2の回路用の薄膜トランジスタTFT1〜3の構造を得る。
図22は本発明の実施形態3の液晶表示装置の断面図であり、特に、実施形態1の薄膜トランジスタが形成される第1基板を用いたTN方式の液晶表示装置を示している。ただし、本願発明はTN方式の液晶表示装置に限定されることはなく、TN方式と同様に画素電極と共通電極とを異なる基板に形成するVA方式やIPS方式の液晶表示装置に適用可能である。なお、第1基板SUB1の表示領域内に形成される薄膜トランジスタTFTを除く他の構成は従来の液晶表示装置と同様の構成となる。
図23は本発明の実施形態4の画像表示装置である有機発光ダイオードを用いた画像表示装置の概略構成を説明するための図であり、以下、図23に基づいて、実施形態4の画像表示装置について説明する。ただし、実施形態4の有機発光ダイオード(OLED)を用いた画像表示装置(以下、OLED画像表示装置と略記する)はボトムエミッション型であり、薄膜トランジスタの構成を除く他の構成は従来と同様である。従って、以下の説明では、薄膜トランジスタの構成について詳細に説明する。
図24は本発明の実施形態4の画像表示装置であるOLED表示装置における画素の構成を説明するための図である。ただし、図24中に示す第1薄膜トランジスタTFT1の構成は、前述する実施形態1の薄膜トランジスタTFTと同様の構成となる。従って、図24に示すC−C’線及びD−D’線並びにE−E’線における断面図は、図4に示す断面図となる。以下、図24及び図4に基づいて、実施形態4のOLED表示装置の画素構成について詳細に説明する。
GI……絶縁膜、AS、PS……半導体層、DL……ドレイン線、DT……ドレイン電極
JC……接続部、ST……ソース電極ST、DR……駆動回路、Cst……保持容量
BSC……ブートストラップ回路、DDR……映像信号駆動回路(ドレインドライバ)
GDR……走査信号駆動回路(ゲートドライバ)、SIG1、SIG2……配線
AR……表示領域、TFT、TFT1〜3……薄膜トランジスタ、PX……画素電極
PIX……画素、CT……共通電極、GIM……絶縁膜(ゲート絶縁膜)の除去領域
INM……層間絶縁膜の除去領域、REG……レジスト、CNT……コンタクト層
IN……層間絶縁膜、IN1……絶縁膜(オーバーコート層)
CIN……キャップ絶縁膜、CL……コモン線、TH……コンタクトホール
PD……パッド部、BM……ブラックマトリクス、CF……カラーフィルタ
LC……液晶、PL……偏光板、ORI……配向膜、OLED……発光層
PW……電源線、SG……封止ガラス、SP……スペーサ、DS……乾燥剤
Claims (9)
- 基板上に複数の薄膜トランジスタを有する画像表示装置であって、
前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、
前記薄膜トランジスタはボトムゲート型であり、チャネル領域は前記基板側からゲート電極/ゲート絶縁膜/半導体層が順次積層された積層構造を有し、
前記チャネル領域のチャネル幅方向に形成されると共に、前記ゲート電極の両端側に形成される当該ゲート絶縁膜が除去された一対の除去領域を有し、
前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅をW、前記一対の除去領域に挟まれ、前記チャネル幅方向の前記ゲート絶縁膜の幅をRとした場合、R≧Wを満たすことを特徴とする画像表示装置。 - 前記チャネル領域におけるチャネル幅方向の前記半導体層の幅をHとした場合、
前記チャネル幅方向の前記ゲート絶縁膜の幅Rは、R>Hを満たすことを特徴とする請求項1に記載の画像表示装置。 - 前記チャネル領域におけるチャネル幅方向の前記半導体層の幅Hと、前記チャネル領域におけるチャネル幅方向の前記ゲート電極の幅Wとは、W>Hを満たすことを特徴とする請求項1又は2に記載の画像表示装置。
- ソース電極及びドレイン電極は前記半導体層の上層に形成された金属膜からなり、前記ソース電極及びドレイン電極と前記ゲート電極とが同一の薄膜材料からなることを特徴とする請求項2又は3に記載の画像表示装置。
- ソース電極及びドレイン電極部は、基板側からゲート絶縁膜、層間絶縁膜、非単結晶シリコン膜、金属膜が順次積層された積層構造を有し、
前記半導体層は前記ゲート絶縁膜及び前記層間絶縁膜並びに前記非単結晶シリコン膜にそれぞれ接して形成され、
前記ゲート電極上部の前記層間絶縁膜はテーパ状に加工され、
前記ソース電極及びドレイン電極と前記ゲート電極とが同一の薄膜材料からなることを特徴とする請求項2又は3に記載の画像表示装置。 - 基板上に複数の薄膜トランジスタを有する画像表示装置の製造方法であって、
基板上に、ゲート電極を含むゲート線を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記ゲート絶縁膜を加工し、前記ゲート電極の延在方向と平行に形成される少なくとも1つの辺縁部を有すると共に、前記辺縁部が平面的に前記ゲート電極を挟むように対向配置され、かつ前記チャネル領域のチャネル幅方向に配置される一対の開口部を前記ゲート絶縁膜に形成する工程と、
非単結晶シリコン膜上にドレイン電極及びソース電極を形成すると共に、前記ゲート絶縁膜をマスクとして、前記開口部内に露出されるゲート電極をエッチングする工程とを含むことを特徴とする画像表示装置の製造方法。 - レジストをマスクとして、前記非単結晶シリコン膜をサイドエッチングし半導体層を形成する工程を有し、
チャネル幅方向の前記半導体層の幅をH、前記チャネル幅方向の前記ゲート絶縁膜の幅をRとした場合、R>Hを満たす前記半導体層を形成することを特徴とする請求項6に記載の画像表示装置の製造方法。 - 前記ゲート絶縁膜にコンタクトホールを形成する工程を有し、
前記ドレイン電極及び前記ソース電極を形成する際に、前記ドレイン電極及び前記ソース電極と共に形成される同層の配線が前記ゲート線と同層の配線と電気的接続されることを特徴とする請求項6又は7に記載の画像表示装置の製造方法。 - 前記ゲート絶縁膜の上層に層間絶縁膜を形成する工程と、
レジストをマスクにして前記層間絶縁膜を加工する工程と、
前記加工された層間絶縁膜をマスクにして前記ゲート絶縁膜を加工する工程とを有することを特徴とする請求項6乃至8の内の何れかに記載の画像表示装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010098486A JP5638833B2 (ja) | 2010-04-22 | 2010-04-22 | 画像表示装置及びその製造方法 |
US13/088,515 US8436358B2 (en) | 2010-04-22 | 2011-04-18 | Image display device and manufacturing method thereof |
CN201110104600.9A CN102237412B (zh) | 2010-04-22 | 2011-04-22 | 图像显示装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010098486A JP5638833B2 (ja) | 2010-04-22 | 2010-04-22 | 画像表示装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011228560A true JP2011228560A (ja) | 2011-11-10 |
JP5638833B2 JP5638833B2 (ja) | 2014-12-10 |
Family
ID=44815040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010098486A Active JP5638833B2 (ja) | 2010-04-22 | 2010-04-22 | 画像表示装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8436358B2 (ja) |
JP (1) | JP5638833B2 (ja) |
CN (1) | CN102237412B (ja) |
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-
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- 2011-04-18 US US13/088,515 patent/US8436358B2/en active Active
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CN102237412B (zh) | 2014-03-12 |
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