JP2013236299A - Ａ／ｄ変換回路および固体撮像装置 - Google Patents

Ａ／ｄ変換回路および固体撮像装置 Download PDF

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Abstract

【課題】消費電流を低減することができるA/D変換回路および固体撮像装置を提供する。
【解決手段】ラッチ回路L_0〜L_7が有するNAND素子NAND1の2つの入力端子には、複数のクロック信号の対応する１つおよびイネーブル信号が入力される。A/D変換の終了タイミングよりも前はイネーブル信号がNAND素子NAND1に入力されず、A/D変換の終了タイミングおよびラッチを行うタイミングではイネーブル信号がNAND素子NAND1に入力される。ラッチ回路L_0〜L_7は、イネーブル信号が入力されていない場合はクロック信号をラッチしない。
【選択図】図４

Description

本発明は、A/D変換回路およびそれを用いた固体撮像装置に関する。
従来の固体撮像装置に用いられるA/D変換回路の一例として、図9に示す構成（例えば、特許文献1，2参照）が知られている。初めに、図9に示すA/D変換回路の構成について説明する。図9に示すA/D変換回路は、位相シフト部101、比較回路102、ラッチ部103、カウンタ回路104、およびバッファ回路105で構成される。
位相シフト部101は、入力信号を遅延させて出力する複数の遅延ユニットDU[0]〜DU[7]を有する。先頭の遅延ユニットDU[0]にスタートパルスφStartPが入力される。比較回路102は、時間検出の対象となるアナログ信号φSignalと、時間の経過と共に減少するランプ波φRampとが入力され、アナログ信号φSignalとランプ波φRampを比較した結果を示す信号φCOMP_OUTを出力する。ラッチ部103は、位相シフト部101の各遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7の論理状態をラッチするラッチ回路L_0〜L_7を有する。カウンタ回路104は、位相シフト部101の遅延ユニットDU[7]の出力信号φCK7に基づいてカウントを行う。
比較回路102において、アナログ信号φSignalの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。バッファ回路105は、入力信号を反転して出力する反転バッファ回路である。ここでは、本明細書中の説明を理解し易くするために反転バッファ回路の構成としている。
ラッチ部103を構成するラッチ回路L_0〜L_7は、バッファ回路105の出力信号φHOLDがHighのときにイネーブル（有効）状態であり、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7をそのまま出力する。また、ラッチ回路L_0〜L_7は、バッファ回路105の出力信号φHOLDがHighからLowに遷移するときにディセーブル（無効）状態となり、そのときの遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7に応じた論理状態をラッチする。
なお、カウンタ回路104のカウント結果の論理状態をラッチするカウントラッチ回路を明示していないが、ラッチ機能を有するカウンタ回路を用いることにより、カウンタ回路104がカウントラッチ回路を兼ねている。
次に、従来例の動作について説明する。図10は、従来例に係るA/D変換回路の動作を示している。まず、比較回路102での比較開始に係るタイミング（第1のタイミング）で、スタートパルスφStartPとして、位相シフト部101の遅延時間（8個の遅延ユニットDU[0]〜DU[7]の遅延時間の合計）に略一致する周期のクロックが位相シフト部101に入力される。これにより、位相シフト部101が動作を開始する。位相シフト部101を構成する遅延ユニットDU[0]は、スタートパルスφStartPを遅延させて出力信号φCK0として出力し、位相シフト部101を構成する遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力信号φCK1〜φCK7として出力する。遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7はラッチ部103のラッチ回路L_0〜L_7に入力される。ラッチ回路L_7は、入力された遅延ユニットDU[7]の出力信号φCK7をそのままカウンタ回路104に出力する。
カウンタ回路104は、ラッチ部103のラッチ回路L_7から出力される遅延ユニットDU[7]の出力信号φCK7に基づいてカウント動作を行う。このカウント動作では、出力信号φCK7の立上りまたは立下りでカウント値が増加または減少する。アナログ信号φSignalとランプ波φRampとが略一致したタイミング（第2のタイミング）で比較回路102の出力信号φCOMP_OUTが反転し、さらに、バッファ回路105で入力信号に与えられる所定の遅延時間が経過した後のタイミング（第3のタイミング）でバッファ回路105の出力信号φHOLDがLowとなる。
これにより、ラッチ回路L_0〜L_7がディセーブル状態となる。このとき、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7に応じた論理状態がラッチ回路L_0〜L_7にラッチされる。カウンタ回路104は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。ラッチ部103がラッチしている論理状態と、カウンタ回路104がラッチしているカウント値とにより、アナログ信号φSignalに対応したデジタルデータが得られる。
上記の従来例に係るA/D変換回路によれば、アナログ信号φSignalの電圧に応じたタイムインターバルに対応したデジタルデータを得ることができる。すなわち、アナログ信号φSignalに対応したデジタルデータを得ることができる。
特開2009-38726号公報 特開2009-38781号公報
しかしながら、上記従来のA/D変換回路には以下に示す課題がある。すなわち、ラッチ部103を構成するラッチ回路L_0〜L_7がタイムインターバルの期間動作することにより、ラッチ部103で消費される電流値が大きくなり、A/D変換回路の低消費電流化が困難である、という課題がある。
従来例のA/D変換回路では、第1のタイミングから第3のタイミングまでの期間、ラッチ部103を構成するラッチ回路L_0〜L_7が常に動作している。位相シフト部101の出力信号φCK0〜φCK7は、一般的に周波数が高いため、ラッチ部103を構成するラッチ回路L_0〜L_7で消費される電流により、A/D変換回路自体の低消費電流化が困難となっている。
ここで、従来例のA/D変換回路に用いた具体的デバイスの例として、デジタルスチルカメラ（DSC）等に使用されるイメージャを考えてみる。具体的には、画素数は2000万画素、フレームレートは60frame/secというスペックを仮定してみる。なお、A/D変換回路は画素列ごとに配置するものとする。説明を容易にするため、2000万画素の画素配列を縦横に4000行×5000列とし、更に単純化のためにブランキング期間がないものとすると、1秒当りに画素信号を読み出す行の数は、以下のようになる。
60frame/sec×4000行/frame＝240Kline/sec
つまり、1行の読出しレートは240KHzとなる。例えば10ビットのA/D変換を、上位7ビット（カウンタ回路104のカウント値）と下位3ビット（ラッチ部103を構成するラッチ回路L_0〜L_7のデータ）で構成したとすると、1行の読出しレートの128（=27）倍、すなわち30MHz程度で位相シフト部101から出力信号CK0〜φCK7が出力される必要がある。ここで、ラッチ部103を構成するラッチ回路1個当りの消費電流値を１uA/個と仮定すると、1列当りのラッチ回路L_0〜L_7での消費電流値は、1uA/個×8個＝8uAとなる。
つまり、5000列での消費電流値は40mAとなる。この計算では、A/D変換回路が画素からデータを受け取るまでの待機期間等の、A/D変換としての比較動作ができない期間を考慮しておらず、また、上記画素以外にOB（Optical Black）画素から画素信号を読み出す期間やブランキング期間を除いているため、実際には、上記のように見積もった周波数30MHzよりも高い周波数になると考えられる。
本発明は、上述した課題に鑑みてなされたものであって、消費電流を低減することができるA/D変換回路および固体撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、所定の開始タイミングから時間の経過とともに増加または減少する参照信号を生成する、参照信号生成部と、アナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たす終了タイミングにおいて比較信号を出力する、比較部と、前記開始タイミングからの時間変化に応じて、互いに位相が異なる複数のクロック信号を出力する、位相シフト部と、複数のラッチユニットを有し、前記複数のラッチユニットの各々は、前記比較信号に基づく終了タイミングから所定の時間だけ経過した後、前記複数のクロック信号の対応する１つをラッチする、ラッチ部と、前記ラッチ部に保持された信号に応じたデジタル信号を生成する、演算部と、を有し、前記複数のラッチユニットの各々は、第１の入力端子と第２の入力端子を有する論理素子を有し、前記第１の入力端子には、前記複数のクロック信号の対応する１つが入力され、前記第２の入力端子には、前記比較信号に基づく終了タイミングよりも前はイネーブル信号が入力されず、前記比較信号に基づく終了タイミングおよび前記ラッチ部がラッチを行うタイミングでは前記イネーブル信号が入力され、前記複数のラッチユニットの各々は、前記イネーブル信号が入力されていない場合は前記複数のクロック信号の対応する１つをラッチしない、A/D変換回路である。
また、本発明のA/D変換回路において、前記複数のラッチユニットの各々はさらに、前記論理素子に接続され、前記論理素子から出力された信号を遅延させる遅延素子を有し、前記比較信号に基づく終了タイミングから所定の時間だけ経過した後、前記遅延素子から出力された信号がループして前記遅延素子に入力されることによりラッチ動作が行われる。
また、本発明のA/D変換回路において、前記複数のラッチユニットの各々はさらに、前記論理素子に接続され、前記論理素子から出力された信号を遅延させる遅延素子を有し、前記比較信号に基づく終了タイミングから所定の時間だけ経過した後、前記遅延素子から出力された信号がループして前記論理素子の前記第１の入力端子に入力されることによりラッチ動作が行われる。
また、本発明のA/D変換回路において、前記位相シフト部は、入力信号を遅延させて出力する複数の遅延ユニットを有し、前記複数の遅延ユニットが円環状に接続された円環遅延回路であることを特徴とする。
また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される上記のA/D変換回路と、を有し、前記比較部および前記ラッチ部は、前記撮像部を構成する前記画素の１列または複数列ごとに設けられていることを特徴とする固体撮像装置である。
本発明によれば、比較信号に基づく終了タイミングよりも前は、ラッチ部の複数のラッチユニットの各々が有する論理素子にイネーブル信号が入力されず、論理素子がディセーブル状態となることによって、ラッチ部の動作期間が短縮されるので、消費電流を低減することができる。
本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。 本発明の第1の実施形態に係る固体撮像装置が有する位相シフト部の構成を示すブロック図である。 本発明の第1の実施形態に係る固体撮像装置が有するA/D変換回路の構成を示すブロック図である。 本発明の第1の実施形態に係る固体撮像装置が有するA/D変換回路のラッチ回路の構成を示す回路図である。 本発明の第1の実施形態に係る固体撮像装置が有するA/D変換回路の動作を示すタイミングチャートである。 本発明の第2の実施形態に係る固体撮像装置が有するA/D変換回路の構成を示すブロック図である。 本発明の第2の実施形態に係る固体撮像装置が有するA/D変換回路のラッチ回路の構成を示す回路図である。 本発明の第2の実施形態に係る固体撮像装置が有するA/D変換回路の動作を示すタイミングチャートである。 従来例に係るA/D変換回路の構成を示すブロック図である。 従来例に係るA/D変換回路の動作を示すタイミングチャートである。
以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成を示している。図1に示す固体撮像装置は、単位画素1を有する画素アレイ2（撮像部）、垂直走査回路3、アナログ回路4（アナログ回路41、アナログ回路42、アナログ回路43、アナログ回路44、アナログ回路45、アナログ回路46）、参照信号生成回路5（参照信号生成部）、A/D変換回路6（ADC61、ADC62、ADC63、ADC64、ADC65、ADC66）、クロック生成部7、エンコーダ回路8（演算部）、水平走査回路9、および制御回路10で構成される。
画素アレイ2を構成する単位画素1は、少なくとも光電変換素子を有し、入射される電磁波の大きさに応じた画素信号を出力する。画素アレイ2は、2次元（図示する例では6行6列）に配置された単位画素1で構成されている。垂直走査回路3は、シフトレジスタあるいはデコーダなどによって構成され、画素アレイ2の行選択を行う。アナログ回路4は、所謂、CDS回路などで構成され、画素アレイ2から読み出された画素信号を処理して出力する。参照信号生成回路5は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。
クロック生成部7は位相シフト部71で構成されている。A/D変換回路6は、単位画素1からアナログ回路4を通して読み出されたアナログの画素信号をデジタルデータに変換し、変換後のデジタルデータを出力信号φAD_OUTとして出力する。エンコーダ回路8は、A/D変換回路6の出力信号φAD_OUTをバイナリ化（2進化）したデジタル信号を出力する。水平走査回路9は、シフトレジスタあるいはデコーダなどによって構成され、A/D変換回路6を制御し、A/D変換回路6が保持するデジタルデータを列毎に出力させる。制御回路10は、固体撮像装置を構成する各々の回路に対して、各種制御信号を出力する。
図2(a)は位相シフト部71の構成を示している。位相シフト部71は、入力信号を遅延させて出力する複数の遅延ユニットDU[0]〜DU[7]を有する。遅延ユニットDU[0]〜DU[7]は、遅延ユニットDU[0]、遅延ユニットDU[1]、遅延ユニットDU[2]、・・・、遅延ユニットDU[7]の順に直列に接続されており、先頭の遅延ユニットDU[0]にスタートパルスφStartPが入力される。遅延ユニットDU[0]は、入力されたスタートパルスφStartPを遅延させて出力し、遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて、出力信号φCK0〜φCK7（クロック信号）として出力する。
位相シフト部71として、図2(a)に示す構成の代わりに、複数の遅延ユニットDU[0]〜DU[7]をリング状に接続することで実現される円環遅延回路（位相シフト部71a）を用いても構わない。図2(b)は位相シフト部71aの構成を示している。位相シフト部71aでは、遅延ユニットDU[7]の出力信号が遅延ユニットDU[0]に入力される。位相シフト部71aは、スタートパルスφStartPの論理状態がLowからHighに変化することで動作を開始する。
次に、A/D変換回路6の構成について説明する。A/D変換回路6は画素列毎に設けられており、図1では6個のA/D変換回路6（ADC61，ADC62，ADC63，ADC64，ADC65，ADC66）が設けられている。各列のA/D変換回路6は同一の構成となっている。図3はA/D変換回路6の構成を示している。A/D変換回路6は、比較回路61（比較部）、ラッチ制御部62、ラッチ部63、およびカウンタ回路64で構成される。
比較回路61は、単位画素1からアナログ回路4を通して出力されるアナログの画素信号φSignalに応じた信号電圧と、参照信号生成回路5から供給されるランプ波φRampに応じた信号電圧とを比較することによって、画素信号φSignalの大きさを、時間軸方向の情報であるタイムインターバル（パルス幅）に変換する。比較回路61の比較出力である出力信号φCOMP_OUT（比較信号）は、例えばランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧よりも大きくなるとLowレベルになり、ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧以下のときにはHighレベルになる。
ラッチ制御部62は、反転遅延回路621およびAND素子AND1，AND2で構成され、比較回路61の出力信号φCOMP_OUTに基づいて、ラッチ部63を制御するための制御信号（φEN、φEN_7、φHOLD）を生成する。説明を容易にするために、AND素子AND1，AND2の遅延時間が同一であるものとする。
AND素子AND1の一方の入力端子は比較回路61の出力端子に接続され、AND素子AND1の他方の入力端子は反転遅延回路621の出力端子に接続されており、AND素子AND1は、2つの入力端子に入力された信号の論理積（AND）の結果を出力する。AND素子AND2の一方の入力端子は反転遅延回路621の出力端子に接続され、AND素子AND2の他方の入力端子は電源電圧VDDに接続されており、AND素子AND2は、一方の入力端子に入力される信号をバッファして出力するバッファ回路として機能する。
比較回路61の出力信号φCOMP_OUTは反転遅延回路621およびAND素子AND1に出力される。反転遅延回路621は、比較回路61の出力信号φCOMP_OUTを反転および遅延させる。反転遅延回路621の出力信号はAND回路AND1に出力されると共に、出力信号φHOLDとしてラッチ部63に出力される。AND回路AND1は、比較回路61の出力信号φCOMP_OUTと反転遅延回路621の出力信号との論理積（AND）をとった信号をイネーブル信号φENとしてラッチ部63に出力する。AND回路AND2は、比較回路61の出力信号φCOMP_OUTをバッファしてイネーブル信号φEN_7としてラッチ部63に出力する。
ラッチ部63は、ラッチ回路L_0〜L_7（ラッチユニット）を有する。ラッチ回路L_0〜L_7は、ラッチ制御部62の出力信号φHOLDが反転するタイミングで、入力端子Dに入力された信号の論理状態をラッチ（保持/記憶）する。
カウンタ回路64は、ラッチ部63のラッチ回路L_7の出力端子Qから出力される信号に基づいてカウントを行う。ここで、カウンタ回路64は、カウンタ回路64の論理状態を保持するラッチ機能を合わせ持つカウンタ回路を想定している。ラッチ部63の論理状態が示す下位データ信号は、例えば8ビットのデータである。また、カウンタ回路64のカウント結果が示す上位データ信号は、例えば10ビットのデータである。なお、この10ビットデータは一例であって、10ビット未満のビット数（例えば8ビット）や10ビットを越えるビット数（例えば、12ビット）などであっても構わない。
図4はラッチ回路L_0〜L_7の構成を示している。ラッチ回路L_0〜L_7は、NAND素子NAND1、INV素子（インバータ素子）INV1，INV2、およびスイッチSW1，SW2で構成される。
NAND素子NAND1の一方の入力端子（第２の入力端子）は、イネーブル信号φENまたはイネーブル信号φEN_7が入力される入力端子ENに接続されている。NAND素子NAND1の他方の入力端子（第１の入力端子）は、位相シフト部71の出力信号φCK0〜φCK7のいずれかが入力される入力端子Dに接続されている。
スイッチSW1の一端はNAND素子NAND1の出力端子に接続されている。スイッチSW2の一端およびINV素子INV1の入力端子はスイッチSW1の他端に接続されている。スイッチSW2の他端はINV素子INV2の出力端子に接続されている。INV素子INV1の出力端子およびINV素子INV2の入力端子は出力端子Qに接続されている。出力端子Qから出力される信号は出力信号φAD_OUT[0]〜φAD_OUT[7]を構成する。
スイッチSW1，SW2の制御端子は、ラッチ制御部62の出力信号φHOLDが入力される入力端子CKに接続されており、スイッチSW1，SW2は出力信号φHOLDによって制御される。スイッチSW1は、出力信号φHOLDがHighのときONとなり、出力信号φHOLDがLowのときOFFとなる。スイッチSW2は、出力信号φHOLDがLowのときONとなり、出力信号φHOLDがHighのときOFFとなる。
NAND素子NAND1は、2つの入力端子に入力された信号の否定論理積（NAND）をとった信号を出力する。INV素子INV1，INV2は、入力端子に入力された信号の論理状態を反転した信号を出力する。
ラッチ回路L_0〜L_7は、入力端子ENに入力されたイネーブル信号φENまたはイネーブル信号φEN_7がHighのときイネーブル状態となる。このとき、NAND素子NAND1は、入力端子Dに入力された信号の論理状態を反転した信号を出力する動作を行う。ラッチ回路L_0〜L_7がイネーブル状態のとき、入力端子CKに入力される出力信号φHOLDがHighになると、スイッチSW1がONかつスイッチSW2がOFFとなり、ラッチ回路L_0〜L_7は透過状態となる。このとき、ラッチ回路L_0〜L_7は、入力端子Dに入力された出力信号φCK0〜φCK7をバッファして出力端子Qから出力する。
また、ラッチ回路L_0〜L_7がイネーブル状態のとき、入力端子CKに入力される出力信号φHOLDがLowになると、スイッチSW1がOFFかつスイッチSW2がONとなり、ラッチ回路L_0〜L_7は保持状態となる。このとき、INV素子INV1に入力された信号はINV素子INV1から出力された後、INV素子INV2に入力される。INV素子INV2から出力された信号は再度、INV素子INV1に入力される。このようにして、ラッチ回路L_0〜L_7は、入力端子Dに入力された出力信号φCK0〜φCK7をラッチする。ラッチ後のNAND回路NAND1の出力信号はHighまたはLowの状態を保つ。
また、ラッチ回路L_0〜L_7は、入力端子ENに入力されたイネーブル信号φENまたはイネーブル信号φEN_7がLowのときディセーブル状態となる。このとき、入力端子CKに入力される出力信号φHOLDの状態によらず、NAND素子NAND1の出力信号がLowに固定される（NAND素子NAND1が動作を停止する）ので、ラッチ回路L_0〜L_7は、入力端子Dに入力された出力信号φCK0〜φCK7をラッチすることができない。
次に、本実施形態に係るA/D変換回路6の動作について説明する。ここでは、単位画素1の具体的な動作については説明を省略するが、周知のように単位画素1ではリセットレベルと信号レベルとが出力される。出力されたリセットレベルと信号レベルは、アナログ回路4においてCDS処理された画素信号φSignalとして出力される。A/D変換は、以下のようにして行われる。図5は、本実施形態に係るA/D変換回路6の動作を示している。
まず、比較回路61での比較開始に係るタイミング（第１のタイミングT1）で、スタートパルスφStartPとして、クロック生成部7の位相シフト部71の遅延時間に略一致する周期のクロックが入力される。これにより、位相シフト部71が動作を開始する。位相シフト部71を構成する遅延ユニットDU[0]は、スタートパルスφStartPを遅延させて出力信号φCK0として出力し、位相シフト部71を構成する遅延ユニットDU[1]〜DU[7]は、それぞれ前段の遅延ユニットの出力信号を遅延させて、互いに位相の異なる出力信号φCK1〜φCK7として出力する。
遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7はラッチ部63のラッチ回路L_0〜L_7に入力される。ラッチ回路L_0〜L_6は、ラッチ制御部62から出力されるイネーブル信号φENがLowであるため、ディセーブル状態であり、動作を停止している。また、ラッチ回路L_7は、ラッチ制御部62から出力されるイネーブル信号φEN_7がHighであるため、イネーブル状態である。したがって、ラッチ回路L_7のNAND回路NAND1は動作を開始している。さらに、ラッチ回路L_7は、ラッチ制御部62の出力信号φHOLDがHighであるため、透過状態であり、遅延ユニットDU[7]の出力信号φCK7をバッファして出力する。
カウンタ回路64は、ラッチ回路L_7の出力端子Qから出力される位相シフト部71の出力信号φCK7に基づいてカウント動作を行う。このカウント動作では、出力信号φCK7の立上りまたは立下りでカウント値が増加または減少する。
第1のタイミングT1以降、ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧よりも大きい間、比較回路61の出力信号φCOMP_OUTはLowである。ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧以下になると、比較回路61の出力信号φCOMP_OUTがHighとなる。第1のタイミングT1から比較回路61の出力信号φCOMP_OUTがHighとなるまでの期間が、検出の対象となるタイムインターバルである。この期間内にスタートパルスφStartPが、位相シフト部71を構成する遅延ユニットDU[0]〜DU[7]を通過する数は、画素信号φSignalのレベルに応じた数になる。
第1のタイミングT1から、検出の対象となるタイムインターバルが経過した後、比較回路61の出力信号φCOMP_OUTが反転する（第2のタイミングT2）。第2のタイミングT2から、ラッチ制御部62のAND素子AND1の遅延時間に一致する時間が経過した後、ラッチ制御部62から出力されるイネーブル信号φENがHighとなり、ラッチ回路L_0〜L_6がイネーブル状態となる（第3のタイミングT3）。これにより、ラッチ回路L_0〜L_6のNAND回路NAND1は動作を開始する。
第2のタイミングT2から、ラッチ制御部62の反転遅延回路621の遅延時間に一致する時間が経過した後、反転遅延回路621の出力信号φHOLDが反転し、出力信号φHOLDがLowとなる（第4のタイミングT4）。これにより、ラッチ回路L_0〜L_7が保持状態となり、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7に応じた論理状態がラッチ回路L_0〜L_7にラッチされる。
第4のタイミングT4から、AND素子AND1，AND2の遅延時間に一致する時間が経過した後、ラッチ制御部62から出力されるイネーブル信号φEN，φEN_7がLowとなり、ラッチ回路L_0〜L_7がディセーブル状態となる（第5のタイミングT5）。これにより、ラッチ回路L_0〜L_7のNAND回路NAND1は動作を停止する。
カウンタ回路64は、ラッチ回路L_7が保持状態となることでカウント値をラッチする。ラッチ部63が保持している論理状態と、カウンタ回路64が保持しているカウント値とにより、タイムインターバルに対応したデータが得られる。
その後、ラッチ回路L_0〜L_7およびカウンタ回路64がラッチしているデジタルデータは、水平走査回路9により、水平信号線を介して出力され、エンコーダ回路8に転送される。エンコーダ回路8がバイナリ化処理を実施することで2進化データが得られる。なお、エンコーダ回路8をA/D変換回路6に内蔵する構成でも構わない。
上記の動作では、第3のタイミングT3〜第5のタイミングT5までの期間のみ、ラッチ回路L_0〜L_6の論理素子（NAND回路NAND1）が動作するため、ラッチ部63の消費電力を低減することができる。したがって、本実施形態によれば、消費電力が低減された固体撮像装置を実現することができる。
さらに、本実施形態では、位相シフト部71の遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7はそれぞれ、ラッチ回路L_0〜L_7を構成するNAND素子NAND1の1つの入力端子に入力されている。また、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7を伝送する信号線は、NAND素子NAND1によって、後段の回路と隔てられている。
このため、ラッチ回路L_0〜L_7の状態によらず、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7を伝送する信号線の負荷容量は、略同じである。したがって、第1のタイミングT1〜第3のタイミングT3で、ラッチ回路L_0〜L6がディセーブル状態、ラッチ回路L_7がイネーブル状態であっても、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7の位相関係は保たれる。また、第3のタイミングT3以後、ラッチ回路L_0〜L_7は、それぞれ同じ状態となり、第1のタイミングT1〜第3のタイミングT3と同様に、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7の位相関係は保たれる。
なお、本実施形態では、アナログ的にCDS処理された画素信号の信号レベルをA/D変換することで、画素信号に応じたデジタルデータを得るように固体撮像装置が動作するが、固体撮像装置の動作はこの動作に限るものではない。例えば、1回目の読出し動作時に単位画素1から画素信号の雑音を含むリセットレベルを読み出してA/D変換し、続いて、2回目の読出し動作時に単位画素1から信号レベルを読み出してA/D変換し、その後、デジタル的にCDS動作をすることにより、画素信号に応じたデジタルデータを得るようにしても構わない。また、これに限る必要もない。
なお、A/D変換回路6のラッチ回路L_0〜L_7の構成は図4の構成に限るものではなく、2入力の論理素子（例えば、NAND素子あるいはNOR素子）を有しており、その一方の入力端子に遅延ユニットの出力信号が入力され、他方の入力端子にイネーブル信号が入力される構成であれば良い。
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図6は、本実施形態に係るA/D変換回路6の構成を示している。本実施形態に係る固体撮像装置の構成は、A/D変換回路6の構成を除いて第1の実施形態と同様であるので、説明を省略する。
本実施形態に係るA/D変換回路6は、第1の実施形態におけるラッチ制御部62の代わりにラッチ制御部62aを有し、第1の実施形態におけるラッチ回路L_0〜L_7の代わりにラッチ回路L_0a〜L_7aを有する。ラッチ制御部62aは、反転遅延回路621およびバッファ素子B1で構成され、比較回路61の出力信号φCOMP_OUTに基づいて、ラッチ部63を制御するための制御信号（φEN、φHOLD）を生成する。バッファ素子B1の入力端子は比較回路61の出力端子に接続されており、バッファ素子B1は、入力端子に入力された信号をバッファして出力する。
ラッチ部63は、ラッチ回路L_0a〜L_7aを有する。ラッチ回路L_0a〜L_7aは、ラッチ制御部62aの出力信号φHOLDが反転するタイミングで、入力端子Dに入力された信号の論理状態をラッチ（保持/記憶）する。
図7はラッチ回路L_0a〜L_7aの構成を示している。ラッチ回路L_0a〜L_7aは、NAND素子NAND1、INV素子（インバータ素子）INV1，INV2、およびスイッチSW1，SW2で構成される。
スイッチSW1の一端は、位相シフト部71の出力信号φCK0〜φCK7のいずれかが入力される入力端子Dに接続されている。スイッチSW2の一端およびNAND素子NAND1の一方の入力端子（第１の入力端子）はスイッチSW1の他端に接続されている。スイッチSW2の他端はINV素子INV2の出力端子に接続されている。NAND素子NAND1の他方の入力端子（第２の入力端子）は、イネーブル信号φENが入力される入力端子ENに接続されている。
INV素子INV1の入力端子およびINV素子INV2の入力端子はNAND素子NAND1の出力端子に接続されている。INV素子INV1の出力端子は出力端子Qに接続されている。出力端子Qから出力される信号は出力信号φAD_OUT[0]〜φAD_OUT[7]を構成する。
スイッチSW1，SW2の制御端子は、ラッチ制御部62aの出力信号φHOLDが入力される入力端子CKに接続されており、スイッチSW1，SW2は出力信号φHOLDによって制御される。スイッチSW1は、出力信号φHOLDがHighのときONとなり、出力信号φHOLDがLowのときOFFとなる。スイッチSW2は、出力信号φHOLDがLowのときONとなり、出力信号φHOLDがHighのときOFFとなる。
NAND素子NAND1は、2つの入力端子に入力された信号の否定論理積（NAND）をとった信号を出力する。INV素子INV1，INV2は、入力端子に入力された信号の論理状態を反転した信号を出力する。
ラッチ回路L_0a〜L_7aは、入力端子ENに入力されたイネーブル信号φENがHighのときイネーブル状態となる。このとき、NAND素子NAND1は、入力端子Dに入力された信号の論理状態を反転した信号を出力する動作を行う。ラッチ回路L_0a〜L_7aがイネーブル状態のとき、入力端子CKに入力される出力信号φHOLDがHighになると、スイッチSW1がONかつスイッチSW2がOFFとなり、ラッチ回路L_0a〜L_7aは透過状態となる。このとき、ラッチ回路L_0a〜L_7aは、入力端子Dに入力された出力信号φCK0〜φCK7をバッファして出力端子Qから出力する。
また、ラッチ回路L_0a〜L_7aがイネーブル状態のとき、入力端子CKに入力される出力信号φHOLDがLowになると、スイッチSW1がOFFかつスイッチSW2がONとなり、ラッチ回路L_0a〜L_7aは保持状態となる。このとき、NAND素子NAND1に入力された信号はNAND素子NAND1から出力された後、INV素子INV2に入力される。INV素子INV2から出力された信号は再度、NAND素子NAND1に入力される。このようにして、ラッチ回路L_0a〜L_7aは、入力端子Dに入力された出力信号φCK0〜φCK7をラッチする。ラッチ後のNAND回路NAND1の出力信号はHighまたはLowの状態を保つ。
また、ラッチ回路L_0a〜L_7aは、入力端子ENに入力されたイネーブル信号φENがLowのときディセーブル状態となる。このとき、入力端子CKに入力される出力信号φHOLDの状態によらず、NAND素子NAND1の出力信号がLowに固定される（NAND素子NAND1が動作を停止する）ので、ラッチ回路L_0a〜L_7aは、入力端子Dに入力された出力信号φCK0〜φCK7をラッチすることができない。なお、本実施形態では、ラッチ回路L_7aの入力端子ENは電源電圧VDDに接続されており、ラッチ回路L_7aは常にイネーブル状態である。
次に、本実施形態に係るA/D変換回路6の動作について説明する。なお、A/D変換回路6の動作以外は、第1の実施形態と同様であるので説明を省略する。図8は、本実施形態に係るA/D変換回路6の動作を示している。
まず、比較回路61での比較開始に係るタイミング（第１のタイミングT1）で、スタートパルスφStartPとして、クロック生成部7の位相シフト部71の遅延時間に略一致する周期のクロックが入力される。これにより、位相シフト部71が動作を開始する。位相シフト部71を構成する遅延ユニットDU[0]は、スタートパルスφStartPを遅延させて出力信号φCK0として出力し、位相シフト部71を構成する遅延ユニットDU[1]〜DU[7]は、それぞれ前段の遅延ユニットの出力信号を遅延させて、互いに位相の異なる出力信号φCK1〜φCK7として出力する。
遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7はラッチ部63のラッチ回路L_0a〜L_7aに入力される。ラッチ回路L_0a〜L_6aは、ラッチ制御部62aから出力されるイネーブル信号φENがLowであるため、ディセーブル状態であり、動作を停止している。また、ラッチ回路L_7aは、入力端子ENが電源電圧VDDに接続されているため、イネーブル状態である。したがって、ラッチ回路L_7aのNAND回路NAND1は動作を開始している。さらに、ラッチ回路L_7aは、ラッチ制御部62aの出力信号φHOLDがHighであるため、透過状態であり、遅延ユニットDU[7]の出力信号φCK7をバッファして出力する。
カウンタ回路64は、ラッチ回路L_7aの出力端子Qから出力される位相シフト部71の出力信号φCK7に基づいてカウント動作を行う。このカウント動作では、出力信号φCK7の立上りまたは立下りでカウント値が増加または減少する。
第1のタイミングT1以降、ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧よりも大きい間、比較回路61の出力信号φCOMP_OUTはLowである。ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧以下になると、比較回路61の出力信号φCOMP_OUTがHighとなる。第1のタイミングT1から比較回路61の出力信号φCOMP_OUTがHighとなるまでの期間が、検出の対象となるタイムインターバルである。この期間内にスタートパルスφStartPが、位相シフト部71を構成する遅延ユニットDU[0]〜DU[7]を通過する数は、画素信号φSignalのレベルに応じた数になる。
第1のタイミングT1から、検出の対象となるタイムインターバルが経過した後、比較回路61の出力信号φCOMP_OUTが反転する（第2のタイミングT2）。第2のタイミングT2から、ラッチ制御部62aのバッファ素子B1の遅延時間に一致する時間が経過した後、ラッチ制御部62aから出力されるイネーブル信号φENがHighとなり、ラッチ回路L_0a〜L_6aがイネーブル状態となる（第3のタイミングT3）。これにより、ラッチ回路L_0a〜L_6aのNAND回路NAND1は動作を開始する。
第2のタイミングT2から、ラッチ制御部62aの反転遅延回路621の遅延時間に一致する時間が経過した後、反転遅延回路621の出力信号φHOLDが反転し、出力信号φHOLDがLowとなる（第4のタイミングT4）。これにより、ラッチ回路L_0a〜L_7aが保持状態となり、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7に応じた論理状態がラッチ回路L_0a〜L_7aにラッチされる。
カウンタ回路64は、ラッチ回路L_7aが保持状態となることでカウント値をラッチする。ラッチ部63が保持している論理状態と、カウンタ回路64が保持しているカウント値とにより、タイムインターバルに対応したデータが得られる。
その後、ラッチ回路L_0a〜L_7aおよびカウンタ回路64がラッチしているデジタルデータは、水平走査回路9により、水平信号線を介して出力され、エンコーダ回路8に転送される。エンコーダ回路8がバイナリ化処理を実施することで2進化データが得られる。なお、エンコーダ回路8をA/D変換回路6に内蔵する構成でも構わない。
上記の動作では、第3のタイミングT3以降の期間のみ、ラッチ回路L_0a〜L_6aの論理素子（NAND回路NAND1）が動作するため、ラッチ部63の消費電力を低減することができる。したがって、本実施形態によれば、消費電力が低減された固体撮像装置を実現することができる。
さらに、本実施形態では、位相シフト部71の遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7はそれぞれ、ラッチ回路L_0a〜L_7aを構成するNAND素子NAND1の1つの入力端子に入力されている。また、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7を伝送する信号線は、NAND素子NAND1およびINV素子INV2によって、後段の回路と隔てられている。
このため、ラッチ回路L_0a〜L_7aの状態によらず、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7を伝送する信号線の負荷容量は、略同じである。したがって、第1のタイミングT1〜第3のタイミングT3で、ラッチ回路L_0a〜L6aがディセーブル状態、ラッチ回路L_7aがイネーブル状態であっても、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7の位相関係は保たれる。また、第3のタイミングT3以後、ラッチ回路L_0a〜L_7aは、それぞれ同じ状態となり、第1のタイミングT1〜第3のタイミングT3と同様に、遅延ユニットDU[0]〜DU[7]の出力信号φCK0〜φCK7の位相関係は保たれる。
なお、本実施形態では、アナログ的にCDS処理された画素信号の信号レベルをA/D変換することで、画素信号に応じたデジタルデータを得るように固体撮像装置が動作するが、固体撮像装置の動作はこの動作に限るものではない。例えば、1回目の読出し動作時に単位画素1から画素信号の雑音を含むリセットレベルを読み出してA/D変換し、続いて、2回目の読出し動作時に単位画素1から信号レベルを読み出してA/D変換し、その後、デジタル的にCDS動作をすることにより、画素信号に応じたデジタルデータを得るようにしても構わない。また、これに限る必要もない。
なお、A/D変換回路6のラッチ回路L_0a〜L_7aの構成は図7の構成に限るものではなく、2入力の論理素子（例えば、NAND素子あるいはNOR素子）を有しており、その一方の入力端子に遅延ユニットの出力信号が入力され、他方の入力端子にイネーブル信号が入力される構成であれば良い。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、図1ではA/D変換回路6が画素アレイ2における単位画素1の1列に対応して配置されているが、A/D変換回路6を複数列毎に配置し、複数列で1つのA/D変換回路6を共有しても良い。
1・・・単位画素、2・・・画素アレイ、3・・・垂直走査回路、4・・・アナログ回路、5・・・参照信号生成回路、6・・・A/D変換回路、7・・・クロック生成部、8・・・エンコーダ回路、9・・・水平走査回路、10・・・制御回路、61，102 比較回路、62，62a・・・ラッチ制御部、63，103・・・ラッチ部、64，104・・・カウンタ回路、71，71a，101・・・位相シフト部、105・・・バッファ回路、621・・・反転遅延回路

Claims (5)

  1. 所定の開始タイミングから時間の経過とともに増加または減少する参照信号を生成する、参照信号生成部と、
    アナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たす終了タイミングにおいて比較信号を出力する、比較部と、
    前記開始タイミングからの時間変化に応じて、互いに位相が異なる複数のクロック信号を出力する、位相シフト部と、
    複数のラッチユニットを有し、前記複数のラッチユニットの各々は、前記比較信号に基づく終了タイミングから所定の時間だけ経過した後、前記複数のクロック信号の対応する１つをラッチする、ラッチ部と、
    前記ラッチ部に保持された信号に応じたデジタル信号を生成する、演算部と、
    を有し、
    前記複数のラッチユニットの各々は、第１の入力端子と第２の入力端子を有する論理素子を有し、
    前記第１の入力端子には、前記複数のクロック信号の対応する１つが入力され、
    前記第２の入力端子には、前記比較信号に基づく終了タイミングよりも前はイネーブル信号が入力されず、前記比較信号に基づく終了タイミングおよび前記ラッチ部がラッチを行うタイミングでは前記イネーブル信号が入力され、
    前記複数のラッチユニットの各々は、前記イネーブル信号が入力されていない場合は前記複数のクロック信号の対応する１つをラッチしない、
    A/D変換回路。
  2. 前記複数のラッチユニットの各々はさらに、前記論理素子に接続され、前記論理素子から出力された信号を遅延させる遅延素子を有し、
    前記比較信号に基づく終了タイミングから所定の時間だけ経過した後、前記遅延素子から出力された信号がループして前記遅延素子に入力されることによりラッチ動作が行われる
    請求項１に記載のA/D変換回路。
  3. 前記複数のラッチユニットの各々はさらに、前記論理素子に接続され、前記論理素子から出力された信号を遅延させる遅延素子を有し、
    前記比較信号に基づく終了タイミングから所定の時間だけ経過した後、前記遅延素子から出力された信号がループして前記論理素子の前記第１の入力端子に入力されることによりラッチ動作が行われる
    請求項１に記載のA/D変換回路。
  4. 前記位相シフト部は、入力信号を遅延させて出力する複数の遅延ユニットを有し、前記複数の遅延ユニットが円環状に接続された円環遅延回路である
    ことを特徴とする請求項１〜請求項３のいずれか一項に記載のA/D変換回路。
  5. 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、
    前記画素信号に応じた前記アナログ信号が入力される請求項１に記載のA/D変換回路と、
    を有し、
    前記比較部および前記ラッチ部は、前記撮像部を構成する前記画素の１列または複数列ごとに設けられている
    ことを特徴とする固体撮像装置。
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