JP4825738B2 - パルス幅変調回路 - Google Patents

Description

本発明は、複数のビットからなる全ビットで表わされる数値に応じたパルス幅のパルス信号を生成して出力するパルス幅変調回路に関する。

近年、デジタル負荷特有の低電圧化およびピーク時の大電流化に伴い、ＤＣ−ＤＣコンバータ等のスイッチング電源であるＤＣ電源に対して、例えば以下に示すように、厳しい要求（仕様）が課せられてきている。

負荷変動：１２０Ａ／μｓｅｃ
出力電圧：１．０Ｖ±５０ｍＶ
出力電圧設定：１２．５ｍＶステップ
従来のアナログ制御によるＤＣ電源では、このような仕様に対応することができる制御は限界に達してきており、このアナログ制御によるＤＣ電源に代えて、制御理論に基づくデジタル制御によるＤＣ電源が登場してきている。このデジタル制御によるＤＣ電源には、複数のビットからなる全ビットで表わされる数値に応じたパルス幅のパルス信号を生成して出力するパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路が広く用いられている。

図１２は、従来のパルス幅変調回路が組み込まれたＤＣ−ＤＣコンバータの回路構成を示す図である。

図１２に示すＤＣ−ＤＣコンバータ１００には、スイッチング回路１０１と、フィルタ回路１０２と、検出器１０３と、ＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１０４と、データ処理部１０５と、パルス幅変調回路（ＰＷＭ回路）１０６とが備えられている。

このＤＣ−ＤＣコンバータ１００には、ＤＣ電圧Ａが入力される。入力されたＤＣ電圧Ａは、スイッチング回路１０１で交互に導通状態（オン状態）と非導通状態（オフ状態）とにされ（スイッチングされ）、さらにフィルタ回路１０２で平滑されて、ＤＣ電圧Ｂとして外部に出力されるとともに検出器１０３に入力される。検出器１０３ではＤＣ電圧Ｂの電圧変化が検出され、ＡＤＣ１０４で量子化されて、データ処理部１０５に入力される。データ処理部１０５では、量子化された電圧とターゲット電圧（目標電圧）との誤差、あるいは前回の誤差や制御量などを用いて、制御理論に基づくデジタル演算が行なわれ、これにより次回の制御量が決定される。さらに、ＰＷＭ回路１０６でオンデューティ（ＰＷＭ回路１０６におけるスイッチング周期のうちオンする時間の割合を示すＰＷＭパルス幅）に変換され、このＰＷＭパルスによりスイッチング回路１０１が駆動される。一般的には、オンデューティが高ければ（ＰＷＭパルス幅が長ければ）、出力されるＤＣ電圧Ｂは高くなる。

ここで、上述した１２０Ａ／μｓｅｃという負荷の急変に対応するには、制御の間隔（スイッチング周期）として０．５μｓｅｃ以下が必要とされる。スイッチング周波数でいうと２ＭＨｚ以上となる。このため、ＡＤＣ１０４の変換速度としては、その４倍以上の８Ｍｂｐｓが必要とされる。また、データ処理部１０５には、スイッチング周期毎に、制御量を決定することができる動作速度が要求される。

このような動作速度を実現するために、データ処理部１０５を並列処理のハードワイヤードで構成する場合、ＡＤＣ１０４の変換速度の２倍以上が必要とされるので動作周波数は２０ＭＨｚ以上になる。また、データ処理部１０５をＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成する場合、このＤＳＰでは複数命令で１つの動作（処理）が実行されるため、動作周波数は１００ＭＨｚ以上になる可能性がある。

一方、出力電圧（ＤＣ電圧Ｂ）の最大値を５．０Ｖとし、分解能を１／１，０００である５．０ｍＶとすると、ＡＤＣ１０４には１０ビット（２^１０＝１，０２４）が必要となる。ＰＷＭ回路１０６では、ＡＤＣ１０４の分解能の２倍以上の分解能がないと、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で振動を生じる。スイッチング周波数を２ＭＨｚ以上（５００ｎｓｅｃ以下）とすると、ＰＷＭ回路１０６の分解能は１／２，０００である２５０ｐｓｅｃ以下（４ＧＨｚ以上）となる。ここで、ＰＷＭ回路１０６において、４ＧＨｚの周波数で動作するカウンタを備えることは、通常のＣＭＯＳプロセスでは不可能である。例えば０．３５μｍプロセスはもちろん、現在の最先端である９０ｎｍプロセスでも困難である。従って、リングオシレータ（リング発振器）等による遅延時間を利用しないと実現することは困難である。

スイッチング周波数は、低い方ではおよそ１００ｋＨｚである。従って、スイッチング周期は１０μｓｅｃとなり、ＰＷＭ回路１０６の分解能を２００ｐｓｅｃとすると、５０，０００（１０，０００／０．２）カウントが必要となる。これは、およそ１６ビット（２^１６＝６５，５３６）であり、非常に広帯域なＰＷＭ回路１０６となる。

ここで、ＰＷＭ回路１０６の仕様を、下記のように仮定する。

分解能：１９５ｐｓｅｃ
帯域：１６ビット
周期：１００ｋＨｚ〜４ＭＨｚ
出力電圧Ｂを５．０Ｖ、ＡＤＣ１０４の分解能を５ｍＶとした場合、デジタル制御電源（ＤＣ−ＤＣコンバータ１００）のスイッチング周波数とＰＷＭ回路１０６との関係は、図１３に示すようになる。

図１３は、デジタル制御電源におけるスイッチング周波数とＰＷＭ回路との関係を示す図である。

図１３には、各スイッチング周波数（ＳＷ周波数）に対する、各スイッチング周期（ＳＷ周期）と、各ＰＷＭカウント数と、各電圧分解能とが示されている。ここで、ＳＷ周波数７８．１ｋＨｚではＰＷＭカウント数は６５，５３６となり、従ってこのカウント数を超えるカウントは困難である（ＰＷＭ限界）。一方、ＳＷ周波数５．１２ＭＨｚでは電圧分解能は５ｍＶとなり、従ってこの値未満の値では量子化は困難である（量子限界）。

このようなＰＷＭ回路において、回路規模を小さく抑えるとともに消費電力を低減するために様々な提案がなされている。

図１４は、特許文献１に提案されたＰＷＭ回路の構成を示す図である。

図１４に示すＰＷＭ回路２００には、直列接続された６４個のインバータ２０１とアクティブ信号ａが入力されるナンドゲート２０２とからなるリング発振器２１０と、リング発振器２１０の奇数段目のインバータ２０１の出力にそれぞれ接続された３２個のインバータ２０３と、マルチプレクサ２０４と、変化検出回路２０５，２０６と、フリップフロップ２０７とが備えられている。

このＰＷＭ回路２００では、アクティブ信号ａが入力されるとリング発振器２１０が動作し、これによりナンドゲート２０２からの出力の変化（リング発振器２１０の１周期分の変化）を変化検出回路２０５で検出してフリップフロップ２０７がセットされる。また、リング発振器２１０からの、奇数段目のインバータ２０１からの出力の論理がインバータ２０３で反転されてなる出力と偶数段目のインバータ２０１からの出力とがマルチプレクサ２０４に入力され、そのマルチプレクサ２０４で外部からの６ビットで表わされるデジタル信号Ｓ０〜Ｓ５の論理に応じて選択された出力の変化を変化検出回路２０６で検出してフリップフロップ２０７がリセットされる。これにより、デジタル信号Ｓ０〜Ｓ５の論理に応じたパルス幅を有するＰＷＭ信号がフリップフロップ２０７から出力される。ここで、マルチプレクサ２０４に入力される信号は、６４個のインバータ２０１および３２個のインバータ２０３（合計９６個）で生成すれば済む。例えば、従来の、６４個のバッファを直列接続してリング発振器を構成し、これら６４個のバッファからの信号をマルチプレクサ２０４に入力するＰＷＭ回路の場合は、１２８個のインバータが必要である。従って、図１４に示すＰＷＭ回路２００では、従来の、６４個のバッファを直列接続してリング発振器を構成したＰＷＭ回路と比較し、回路規模を小さく抑えることができるとともに消費電力を低減することができる。

図１５は、特許文献２に提案されたＰＷＭ回路の構成を示す図である。

図１５に示すＰＷＭ回路３００には、８個の差動バッファ３０１が直列接続されてなるリング発振器３０１Ａと、セレクタ３０２と、周期カウンタ３０３と、ＰＷＭカウンタ３０４と、アンドゲート３０５と、ノアゲート３０６，複合ゲート３０７と、立上り検出回路３０８，３０９と、フリップフロップ３１０とが備えられている。リング発振器３０１Ａでは、各差動バッファ３０１からの出力の論理が、リング発振器３０１Ａを１周すると反転し、２周目で同一論理となるように動作することにより、１６個のデータ（出力）がセレクタ３０２に入力される。

このＰＷＭ回路３００では、周期カウンタ３０３，アンドゲート３０５，立上り検出回路３０８を経由してフリップフロップ３１０がセットされ、またＰＷＭカウンタ３０４，複合ゲート３０７，立上り検出回路３０９を経由してフリップフロップ３１０がリセットされることによりＰＷＭ信号が生成される。

具体的には、ＰＷＭ信号のパルス幅のセットは、周期カウンタ３０３の値が‘Ｆｈ’（１周期）になるたびに行なわれる。また、周期カウンタ３０３の値が‘０ｈ’になるたびに、ＰＷＭカウンタ３０４に、上位のデジタル信号Ｓ５〜Ｓ８の論理値がロード（プリセット）される。

一方、ＰＷＭ信号のパルス幅のリセットにあたっては、プリセットされた値がＰＷＭカウンタ３０４でカウントし終わった時点（ＰＷＭカウンタ３０４の値が‘０ｈ’）において、セレクタ３０２から出力されている値、即ちセレクタ３０２に入力されている１６個のデータのうちの下位のデジタル信号Ｓ１〜Ｓ４の論理に応じて選択された値が複合ゲート３０７を経由して立上り検出回路３０９で検出されてフリップフロップ３１０がリセットされる。これにより、デジタル信号Ｓ１〜Ｓ８の論理に応じたパルス幅を有するＰＷＭ信号がフリップフロップ３１０から出力される。

このＰＷＭ回路３００では、８個の差動バッファ３０１によりリング発振器３０１Ａが構成されているため、バッファを６４個直列接続してリング発振器を構成した場合と比較し、回路規模を小さく抑えることができるとともに消費電力を低減することができる。
特開２０００−２３２３４６号公報 特開２００４−３４３３９５号公報

ここで、特許文献１に提案された技術を採用して１６ビットのＰＷＭ回路を構成する場合、直列接続されたインバータを６５，５３６段用意する必要があるため、回路規模も消費電力も大きくなり、あまり現実的ではない。また、奇数段のインバータの出力にインバータを接続する構成であるため、偶数段のインバータとの遅延時間に誤差が生じるという問題が発生する。さらに、マルチプレクサによる遅れも、誤差の要因となる。

また、ＰＷＭ周期は、プロセス変動，電源電圧変動，温度変動の影響を受けてしまうという問題がある。ここで、ＰＷＭ信号のオンデューティだけを必要とする目的であれば問題ないが、スイッチング周期の絶対値が制御性に影響を及ぼすデジタル制御電源には適さないこととなる。

一方、特許文献２に提案された技術は、特許文献１に提案された技術と比較し、回路規模をやや小さく抑えることができるものの、以下の問題がある。

特許文献２に提案された技術を採用して広帯域で且つ高分解能のＰＷＭ回路を構成すると、やはり消費電力や回路規模が大きくなるという問題が発生する。また、１段の差動バッファ（以下、単にバッファと記述する）の遅延を２００ｐｓｅｃとすると、８段のバッファ構成なので３１３ＭＨｚ（＝１０００／（０．２×１６））で動作するインバータが１６個（バッファは２個のインバータと等価）必要となり、これらのバッファは、図１４に示すアクティブ信号ａが入力される構成ではないため、常に動作していることになる。

また、周期カウンタ，ＰＷＭカウンタも３１３ＭＨｚで動作する必要があり、通常のＣＭＯＳプロセスでの実現は容易でない。

また、例えば、０．３５μｍプロセスで形成された回路でデジタル制御電源のデータ処理を２０ＭＨｚで行なう場合、２０ＭＨｚのクロックが基本クロックとなる。５０ｎｓｅｃを１９５ｐｓｅｃで分割するので、２５６段のインバータが必要となる。しかし、インバータの段数は多いものの周波数が低いので、リング発振器としての消費電力はさほど変わらない。問題となるのは、セレクタの回路規模が大きくなることと、常時動作することによる消費電力の増加である。

また、この特許文献２に提案された技術では、周期カウンタの出力信号をアンドゲートに入力し、立上り検出回路を通じてフリップフロップをセットしているが、これら周期カウンタ，アンドゲート,立上り検出回路、フリップフロップには、これらを構成する回路素子等に起因する遅延時間が存在する。このような遅延時間は、バッファの遅延時間に比べて、無視できない遅延時間である。

ここで、図１５に示す周期カウンタに入力されるクロックＣＬＫからフリップフロップの出力までの一連のタイミングについて、図１６を参照して説明する。

図１６は、図１５に示す周期カウンタに入力されるクロックＣＬＫからフリップフロップの出力までの一連のタイミングを示す図である。

図１６の上半分には、遅延時間が０の場合の理想的な周期カウンタ，アンドゲート，立上り検出回路，フリップフロップの各出力のタイミングが示されている。一方、図１６の下半分には、所定の遅延時間を有する実際の周期カウンタ，アンドゲート，立上り検出回路，フリップフロップの各出力のタイミングが示されている。

図１６の上半分に示すように、周期カウンタにクロックＣＬＫが入力された場合、理想的には、そのクロックＣＬＫが立上がった時点で、周期カウンタの出力は０から１５（０ｈからＦｈ）に変化する。また、そのクロックＣＬＫが立上がった時点で、アンドゲートの出力もＬレベルからＨレベルに変化する。さらに、そのクロックＣＬＫが立上がった時点で、立上り検出回路から出力パルスが出力されその立上がりエッジでフリップフロップがセットされて、そのフリップフロップからＨレベルのＰＷＭ信号が出力される。

しかし、実際には、図１６の下半分に示すように、周期カウンタ，アンドゲート，立上り検出回路の各出力は、それぞれ所定の遅延時間だけ遅れて出力されるため、最終的にフリップフロップから出力されるＰＷＭ信号は、クロックＣＬＫが立上がった時点から所定の時間（誤差）だけ遅れてＨレベル（オンデューティ）となる。従って、ＰＷＭ回路におけるスイッチング周期のうちオンする時間の割合が短くなることとなる。

さらに、特許文献２に提案された技術では、８個のバッファのうちのいずれかのバッファからの出力（データ）をセレクタで選択してナンドゲートに入力し、立上り検出回路を通じてフリップフロップをリセットしているが、これらセレクタ，ナンドゲート，フリップフロップにも、これらを構成する回路素子等に起因する遅延時間が存在する。この遅延時間が大きいと、誤動作を引き起こす場合がある。例えば、最後のバッファ（データＤ１５用）が選択される場合、セレクタでの遅延時間が、ＰＷＭカウンタの遅延時間よりもバッファ１段分の遅延時間（ｔ１〉以上に長いと、ナンドゲートからの出力が打ち消されて立上がり検出回路からリセットが出力されなくなる。バッファ１段分の遅延時間は極めて小さいので、誤動作する可能性は高い。

図１７は、セレクタでの遅延時間が、ＰＷＭカウンタの遅延時間よりもバッファ１段分の遅延時間（ｔ１）以上に長いため、ナンドゲートからの出力が打ち消される様子を説明するための図である。

図１７には、図１５に示すセレクタに入力されるデータＤ０，Ｄ１５（遅延Ｄ０，Ｄ１５と称する）が示されている。遅延Ｄ０は、遅延Ｄ１５が立上がった時点から、バッファ１段分の遅延時間（ｔ１）だけ遅れて立上がる。これを受けて、ＰＷＭカウンタから所定の値（０ｈ）が出力される。

ここで、図１７に示すように、望ましいセレクタ出力である場合は、セレクタ出力としてのＨレベルが遅延時間（ｔ１）内に出力される。このため、ナンドゲートには、ＰＷＭカウンタからの所定の値（０ｈ）と、望ましいセレクタ出力（Ｈレベル）とが入力される。従って、ナンドゲートからは十分に大きなパルスが出力される。

一方、セレクタ出力が遅い場合は、セレクタ出力としてのＨレベルは遅延時間（ｔ１）終了後に出力される。すると、ナンドゲートには、ＰＷＭカウンタからの所定の値（０ｈ）と、遅れて出力されたセレクタ出力（Ｈレベル）とが入力されるため、ナンドゲートからは小さなパルスが出力される。このように小さなパルスでは、立上がり検出回路を駆動することはできず、従ってフリップフロップをリセットすることができないという問題が発生する。

また、特許文献２に提案された技術においても、特許文献１に提案された技術と同様に、ＰＷＭ周期がプロセス変動，電源電圧変動，温度変動の影響を受けてしまうという問題がある。ＰＷＭ信号のオンデューティだけを必要とする目的であれば問題ないが、スイッチング周期の絶対値が制御性に影響を及ぼすデジタル制御電源には、やはり適さないこととなる。

本発明は、上記事情に鑑み、回路規模を小さく抑えたまま消費電力の低減化が図られた、広帯域で且つ高分解能なパルス幅変調回路を提供することを目的とする。

上記目的を達成する本発明のパルス幅変調回路は、複数のビットからなる全ビットで表わされる数値に応じたパルス幅のパルス信号を生成して出力するパルス幅変調回路において、
所定クロックを、上記全ビットのうちの最上位側から数えた複数ビットからなる上位ビットで表わされる数値に応じた数だけ計数して上位信号を生成する上位信号生成回路と、
複数の遅延素子が直列に並べられた遅延素子チェーンを有し、上記上位信号生成回路で生成された上位信号をその遅延素子チェーンに入力して遅延させてその上位信号が上記全ビットのうちの上記上位ビットに続く下位側の複数のビットからなる下位ビットで表わされる数値に応じた遅延量だけ遅れた下位信号を生成する遅延信号生成回路と、
上記上位信号生成回路で生成された上位信号と上記遅延信号生成回路で生成された下位信号を合成することにより上記全ビットで表わされる数値に応じたパルス幅のパルス信号を生成して出力する合成回路とを備えたことを特徴とする。

本発明のパルス幅変調回路は、上位ビットで表わされる数値に応じた数だけ所定クロックを計数して上位信号を生成する上位信号生成回路と、生成された上位信号を遅延させて下位ビットで表わされる数値に応じた遅延量だけ遅れた下位信号を生成する遅延信号生成回路と、これら上位信号と下位信号を合成することにより全ビットで表わされる数値に応じたパルス幅のパルス信号を生成する合成回路とを備えたものである。ここで、上位信号生成回路は、所定クロックを計数して上位信号を生成するものであるため、実施形態に示すように簡単な回路構成で済む。また、遅延信号生成回路は、下位ビットで表わされる数値に応じた遅延量だけ遅れた下位信号のみを生成するものであり、合成回路は、上位信号と下位信号を合成するものであるため、やはり実施形態に示すように簡単な回路構成で済む。従って、広帯域（例えば１６ビット）のパルス幅変調回路を実現するにあたり、特許文献１に提案された６５，５３６段のインバータを用意する技術や、特許文献２に提案された２５６段のインバータや回路規模が大きなセレクタを用意する技術と比較し、回路規模を小さく抑えたまま消費電力の低減化が図られる。また、高分解能のパルス幅を有するパルス信号を生成する場合であっても、簡単な回路構成で済むため、特許文献１，２に提案された、回路素子間の遅延時間に起因して誤動作が生じるという問題もなく、高分解能のパルス幅変調回路を実現することができる。

ここで、上記遅延素子チェーンを通過する信号の、基準の遅延量と比べたときの遅速を検出する遅速検出回路と、
上記遅速検出回路より検出された信号の遅速に応じて上記遅延素子チェーンの電源電圧を調整する電源回路とをさらに備えたことが好ましい。

このようにすると、プロセス変動や温度変動があっても、遅延素子チェーンを通過する信号の遅速に応じて、その遅延素子チェーンの電源電圧を調整することにより、遅延素子チェーンを通過する信号の遅延量を、基準の遅延量と同じにすることができる。

また、上記上位信号生成回路は、上記上位信号を生成するとともに、その上位信号の後に基本クロック一周期分だけ空けて参照信号を付加するものであり、
上記遅速検出回路は、上記遅延素子チェーンを通過する上位信号の終端とその遅延素子チェーンをバイパスした参照信号の始端との時間的な前後を比較することにより、その遅延素子チェーンを通過する上位信号の遅延量の遅速を検出するものであることも好ましい態様である。

このようにすると、遅延素子チェーンを通過する信号の遅速を簡単に検出することができる。

さらに、上記遅延素子チェーンを通過する上位信号から、上記下位ビットのうちの最下位ビットを除くビットで表わされる数値に応じた遅延量の遅延信号を抽出し、上記下位ビットのうちの最下位ビットが‘０’であるか‘１’であるかに応じて、それぞれその遅延信号をそのまま下位信号として出力し、又はその遅延信号に最下位ビット‘１’に応じた遅延量の遅延を加えることにより下位信号を生成して出力するものであることも好ましい。

このようにすると、遅延信号生成回路は、下位ビットのうちの最下位ビットを除くビットで表わされる下位信号を生成する回路構成で済む。従って、遅延信号生成回路の回路規模を小さく抑えることができる。

また、上記上位信号生成回路は、上記上位ビットで表わされる数値が‘０’であったときは、数値‘１’と同じ基本クロック１パルス分の上位信号を生成するものであり、
上記合成回路は、上記上位ビットで表わされる数値が‘０’であったときは、上記上位信号と上記下位信号とを合成するにあたり、上記下位ビットで表わされる数値分だけのパルス幅のパルス信号を生成するものであることも好ましい。

このようにすると、後述する実施形態に示すように、下位ビットで表わされる数値分だけのパルス幅のパルス信号を簡単に生成することができる。

本発明によれば、回路規模を小さく抑えたまま消費電力の低減化が図られた、広帯域で且つ高分解能なパルス幅変調回路を提供することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の一実施形態のパルス幅変調回路の回路構成を示す図である。

図１に示すパルス幅変調回路１０は、１６ビットからなる全ビット（ビット１５〜０）で表わされる数値に応じたパルス幅のパルス信号を生成してＰＷＭパルスとして出力するパルス幅変調回路である。

このパルス幅変調回路１０には、基本カウンタ１１と上位ＰＷＭ発生器１２が備えられている。これら基本カウンタ１１および上位ＰＷＭ発生器１２には、水晶発振器（図示せず）からの２０ＭＨｚのクロックＣＬＫが入力される。また、上位ＰＷＭ発生器１２には、外部から入力される全ビット１５〜０のうちの上位ビット１５〜８を表わすデジタル信号Ｓ１５〜Ｓ８が入力される。

基本カウンタ１１は、２０ＭＨｚのクロックＣＬＫをカウントして、上位ＰＷＭ発生器１２に出力する。また、この基本カウンタ１１は、所定の設定周期に達したらリセットがかかる同期カウンタである。

上位ＰＷＭ発生器１２は、基本カウンタ１１からのカウント値が、“０”から上位ビット１５〜８で表わされる数値までの間、基本ＰＷＭ信号（本発明にいう上位信号に相当）を出力する。

また、この上位ＰＷＭ発生器１２は、この基本ＰＷＭ信号の後に基本クロック一周期分だけ空けて参照信号を付加する。参照信号については後述する。

さらに、この上位ＰＷＭ発生器１２は、上位ビット１５〜８で表わされる数値が‘０’であったときは、ＨレベルのＭＩＮＰＷＭ信号を出力するとともに、基本クロック１パルス分の基本ＰＷＭ信号を生成する。また、この上位ＰＷＭ発生器１２は、上位ビット１５〜８で表わされる数値が‘所定の設定周期−１’であったときは、ＨレベルのＭＡＸＰＷＭ信号を出力する。これら基本ＰＷＭ信号，ＭＩＮＰＷＭ信号，ＭＡＸＰＷＭ信号は、ＰＷＭブロック１３に入力される。

ＰＷＭブロック１３は、通常の電源電圧ＶＤＤ（システム用の電源電圧）ではなく、後述するＰＷＭ電源回路１５からの電源電圧ＶＰＷＭで動作するブロックである。このＰＷＭブロック１３から出力されるＰＷＭパルスの幅（オン時間）は、前述した上位ビット１５〜８を表わすデジタル信号Ｓ１５〜Ｓ８および後述する下位ビット７〜０を表わすデジタル信号Ｓ７〜Ｓ０で指定される。

基本ＰＷＭ信号，ＭＩＮＰＷＭ信号，ＭＡＸＰＷＭ信号の各電圧は、各レベルシフタ（Ｌ／Ｓ）１３１＿１，１３１＿２，１３１＿３を介して、電源電圧ＶＰＷＭに変換される。ここで、レベルシフタ１３１＿１の回路構成について図２を参照して説明する。尚、残りのレベルシフタ１３１＿２，１３１＿３の回路構成も、このレベルシフタ１３１＿１の回路構成と同様である。

図２は、図１に示すレベルシフタ１３１＿１の回路構成を示す図である。

図２に示すレベルシフタ１３１＿１には、電源電圧ＶＤＤとグラウンドＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタ１３１＿１１とＮＭＯＳトランジスタ１３１＿１２が備えられている。これらＰＭＯＳトランジスタ１３１＿１１，ＮＭＯＳトランジスタ１３１＿１２のゲートには、電源電圧ＶＤＤのレベルで駆動する基本ＰＷＭ信号が入力される。

また、このレベルシフタ１３１＿１には、電源電圧ＶＰＷＭとグラウンドＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタ１３１＿１３とＮＭＯＳトランジスタ１３１＿１４が備えられている。ＮＭＯＳトランジスタ１３１＿１４のゲートは、ＰＭＯＳトランジスタ１３１＿１１とＮＭＯＳトランジスタ１３１＿１２の接続点に接続されている。

さらに、このレベルシフタ１３１＿１には、電源電圧ＶＰＷＭとグラウンドＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタ１３１＿１５とＮＭＯＳトランジスタ１３１＿１６が備えられている。ＰＭＯＳトランジスタ１３１＿１３のゲートは、ＰＭＯＳトランジスタ１３１＿１５とＮＭＯＳトランジスタ１３１＿１６の接続点に接続されるとともに、ＰＭＯＳトランジスタ１３１＿１５のゲートは、ＰＭＯＳトランジスタ１３１＿１３とＮＭＯＳトランジスタ１３１＿１４の接続点に接続されている。また、ＮＭＯＳトランジスタ１３１＿１６のゲートには、基本ＰＷＭ信号が入力される。

このレベルシフタ１３１＿１では、ＰＭＯＳトランジスタ１３１＿１１とＮＭＯＳトランジスタ１３１＿１２からなるインバータで論理が反転された基本ＰＷＭ信号を電源電圧ＶＰＷＭ側のＮＭＯＳトランジスタ１３１＿１４で受け取るとともに、入力された基本ＰＷＭ信号を電源電圧ＶＰＷＭ側のＮＭＯＳトランジスタ１３１＿１６で受け取ることにより、基本ＰＷＭ信号のレベル（電源電圧ＶＤＤのレベル）を電源電圧ＶＰＷＭのレベルに変換する。

尚、後述する参照マスク信号が入力されるレベルシフタ１３１＿４や、下位のデジタル信号Ｓ７〜Ｓ０が入力されるマルチプレクサ１３４とＰＷＭ合成回路１３６の入力部分の構成も、このレベルシフタ１３１＿１の構成と同様である。

また、ＰＷＭブロック１３から電源電圧ＶＤＤ側への信号である後述するＶＰＷＭ−ＵＰ信号，ＶＰＷＭ−ＤＯＷＮ信号が入力されるレベルシフタ１４の構成は、図２に示すレベルシフタ１３１＿１における電源電圧ＶＤＤと電源電圧ＶＰＷＭとが逆になる点を除き、レベルシフタ１３１＿１の構成と同じである。

再び図１を参照して説明を続ける。ＰＷＭブロック１３に入力された基本ＰＷＭ信号は、レベルシフタ１３１＿１およびノアゲート１３２＿１を経由して、同じ特性を有する遅延インバータ１３３＿１，…，１３３＿２５７（本発明の複数の遅延素子に相当）を並べたインバータチェーン（本発明にいう遅延素子チェーンに相当）で遅延される。尚、各ノアゲート１３２＿１，１３２＿２は互いに同じ特性を有する。

このような遅延インバータ１３３＿１，…，１３３＿２５７は、プロセスによるロット間やチップ間の遅延時間ばらつきは大きいものの、チップ内の隣接した遅延インバータ間の遅延時間ばらつきは小さい。また、上述したように、ＰＷＭブロック１３は、通常の電源電圧ＶＤＤ（システム用の電源電圧）ではなく、ＰＷＭ電源回路１５からの電源電圧ＶＰＷＭで動作するブロックであり、従って上記インバータチェーンの電源（電源電圧ＶＰＷＭ）も電源電圧ＶＤＤの電源から独立しており、このインバータチェーンを構成する遅延インバータ１３３＿１，…，１３３＿２５７の遅延時間は、後述するＶＰＷＭ−ＵＰ信号，ＶＰＷＭ−ＤＯＷＮ信号により、ＰＷＭ周期ごとに電源電圧ＶＰＷＭの電圧調整が行なわれて基本クロックに合わせ込まれる。

ここで、遅延インバータ１３３＿１，…，１３３＿２５７を構成するトランジスタサイズは、プロセスの最小ルールではなく、プロセス的に安定なＷ／Ｌ（トランジスタのサイズ比）で決定される。また、遅延インバータ１３３＿１，…，１３３＿２５７からは正出力と負出力の２種類が出力されるが、それら出力の立上がり時間および立下り時間はほぼ同じに設定される。

遅延インバータ１３３＿１，…，１３３＿２５７の遅延時間は、電圧を一定とした場合、−４０°Ｃ〜＋９０°Ｃの温度変動とプロセス変動によって変化する。０．３５μｍプロセスでは、−２７％〜＋４４％程度変化する。これを±３５％／Ｖの電源電圧変動を利用して補正する。

実用的な電圧範囲は２．０Ｖ〜３．６Ｖなので、２．６Ｖ（＝２．０＋１．６×２７／７１）の標準条件において、分解能１９５ｐｓｅｃの遅延時間とする。これは、ＰＭＯＳトランジスタのサイズＷ／Ｌ＝５.４μｍ／０．７５μｍ、ＮＭＯＳトランジスタのサイズＷ／Ｌ＝１．８μｍ／０．７５μｍ程度となる。

遅延インバータ１３３＿１，…，１３３＿２５７における遅延時間の補正ステップは、量子限界を考慮し、１９５ｐｓｅｃを３８４分割（＝２５６×１．５）する。電圧変動は６８．２５ｐｓｅｃ／Ｖなので、０．５ｐｓｅｃ（＝１９５／３８４）では７．３２ｍＶになる。結局、２．０Ｖ〜３．６Ｖを２１８（＝１６００／７．３２）程度に分割して、デフォルト位置を２．６Ｖにし、遅延時間が長ければ電圧を上げ、短かければ下げることとする。

遅延インバータ１３３＿１，…，１３３＿２５５における偶数段（０，２，４，…，２５４）の出力は、マルチプレクサ１３４に入力される。マルチプレクサ１３４には、下位ビット７〜１を表わすデジタル信号Ｓ７〜Ｓ１も入力されており、遅延インバータ１３３＿１，…，１３３＿２５５からの出力は、このデジタル信号Ｓ７〜Ｓ１によって選択されて、マルチプレクサ１３４からはＰＷＭパルスのうちの下位ＰＷＭ信号（本発明にいう下位信号に相当）が出力される。ここで、遅延インバータ１３３＿１，…，１３３＿２５５を並べたインバータチェーン、およびマルチプレクサ１３４から、本発明にいう遅延信号生成回路が構成される。

本実施形態では、このように、マルチプレクサ１３４にインバータチェーンの偶数段の出力だけを入力して選択させ、詳細は後述するが、選択後に１段の遅延を入れた出力とそうでない出力とをデジタル信号Ｓ０で選択するようにしている。このようにすることにより、マルチプレクサ１３４の回路規模をおよそ半分に抑えることができる。

尚、マルチプレクサ１３４は、ロジックで構成してもよいが、以下に説明するパストランジスタ部で構成してもよい。このようにすると、回路規模と遅延時間を小さく抑えることができる。

図３は、図１に示すマルチプレクサを構成する１つのパストランジスタ部の回路構成を示す図、図４は、図３に示すパストランジスタ部を複数備えたマルチプレクサの回路構成を示す図である。

図３に示すパストランジスタ部１３４＿１は、パストランジスタ１３４＿１１，１３４＿１２から構成されている。各パストランジスタ１３４＿１１，１３４＿１２には各信号Ａ，Ｂが入力されるとともに、外部からデジタル信号Ｓ＊およびそのデジタル信号Ｓ＊の論理がインバータ１３４＿１０で反転されたデジタル信号Ｓ＊＿が入力される。

このパストランジスタ部１３４＿１では、Ｌレベルのデジタル信号Ｓ＊が入力された場合は、パストランジスタ１３４＿１１に入力されている信号Ａが出力信号Ｃとして出力され、Ｈレベルのデジタル信号Ｓ＊が入力された場合は、パストランジスタ１３４＿１２に入力されている信号Ｂが出力信号Ｃとして出力される。

図４には、図３に示すパストランジスタ部１３４＿１およびインバータ１３４＿２を複数備えたマルチプレクサ１３４が示されている。ここで、複数のインバータ１３４＿２は同じ特性を有する。

遅延インバータ１３３＿１，…，１３３＿２５５から出力され、マルチプレクサ１３４の各パストランジスタ部１３４＿１に入力された各データＤ０，…，Ｄ２５４は、それらパストランジスタ部１３４＿１に入力された下位のデジタル信号Ｓ７〜Ｓ１によって順次選択されて、最終的に下位ＰＷＭ信号が出力される。

再び図１を参照して説明を続ける。図１に示すＰＷＭブロック１３には、レベルシフタ１３１＿１およびノアゲート１３２＿２を経由して基本ＰＷＭ信号が入力されるダミーマルチプレクサ１３５が備えられている。このダミーマルチプレクサ１３５からは上位ＰＷＭ信号が出力される。ここで、レベルシフタ１３１＿１およびノアゲート１３２＿２の遅延時間は、前述したレベルシフタ１３１＿３およびノアゲート１３２＿１の遅延時間と同じ遅延時間に設定されており、またダミーマルチプレクサ１３５の遅延時間も、マルチプレクサ１３４の遅延時間と同じ遅延時間に設定されている。このため、マルチプレクサ１３４から出力される下位ＰＷＭ信号とダミーマルチプレクサ１３５から出力される上位ＰＷＭ信号とは同じ遅延時間となり、その差は遅延インバータによる遅延時間だけとなる。

図５は、図１に示すダミーマルチプレクサの回路構成を示す図である。

図５に示すダミーマルチプレクサ１３５には、前述した図３に示すパストランジスタ部１３４＿１およびインバータ１３４＿２と同様のパストランジスタ部１３４＿１およびインバータ１３４＿２が備えられている。ここで、２つのインバータ１３４＿２は同じ特性を有する。

ダミーマルチプレクサ１３５に入力された電源電圧ＶＰＷＭのレベルを有する基本ＰＷＭ信号は、各パストランジスタ部１３４＿１およびインバータ１３４＿２を経由して遅延され、最終的に上位ＰＷＭ信号として出力される。

また、図１に示すＰＷＭブロック１３には、最終的なＰＷＭパルスを生成するためのＰＷＭ合成回路１３６（本発明にいう合成回路に相当）が備えられている。このＰＷＭ合成回路１３６には、下位ＰＷＭ信号と上位ＰＷＭ信号が入力される。また、レベルシフタ１３１＿２，１３１＿３を経由してＭＩＮＰＷＭ信号，ＭＡＸＰＷＭ信号も入力される。さらに、下位のデジタル信号Ｓ０も入力される。

ここで、ＰＷＭパルスの幅の一部を定める上位のデジタル信号Ｓ１５〜Ｓ８で表わされるデータが‘００ｈ’であったとき、即ち上位ビット１５〜８で表わされる数値が‘０’であったときは、ＭＩＮＰＷＭ信号はＨレベルとなり、それ以外の場合はＭＩＮＰＷＭ信号はＬレベルとなる。尚、ＭＩＮＰＷＭ信号がＨレベルの場合は、例外的に、基本クロック１パルス分の基本ＰＷＭ信号が生成される。これについては後述する。

また、下位のデジタル信号Ｓ０で表わされるデータが‘０ｈ’であったとき（デジタル信号Ｓ０がＬレベルであったとき）は、下位ＰＷＭ信号がそのままＰＷＭパルスとなる。一方、下位のデジタル信号Ｓ０がＨレベルであったときは、下位ＰＷＭ信号が１個の遅延インバータを経由して、上位ＰＷＭ信号とオアされ、ＰＷＭパルスとなる。

図６は、図１に示すＰＷＭ合成回路を構成するコンプリメンタリ出力インバータの回路構成を示す図、図７は、図６に示すコンプリメンタリ出力インバータを備えたＰＷＭ合成回路の回路構成を示す図である。

図６に示すコンプリメンタリ出力インバータ１３６＿１には、電源電圧ＶＰＷＭとグラウンドＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタ１３６＿１１とＮＭＯＳトランジスタ１３６＿１２が備えられている。また、電源電圧ＶＰＷＭとグラウンドＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタ１３６＿１３とＮＭＯＳトランジスタ１３６＿１４が備えられている。ＰＭＯＳトランジスタ１３６＿１１のゲートは、ＰＭＯＳトランジスタ１３６＿１３とＮＭＯＳトランジスタ１３６＿１４の接続点に接続されるとともに、ＰＭＯＳトランジスタ１３６＿１３のゲートは、ＰＭＯＳトランジスタ１３６＿１１とＮＭＯＳトランジスタ１３６＿１２の接続点に接続されている。また、ＮＭＯＳトランジスタ１３６＿１２のゲートには、入力信号ＩＮＢが入力されるとともに、ＮＭＯＳトランジスタ１３６＿１４のゲートには、入力信号ＩＮＢがインバータ１３６＿１５を経由して入力される。

このコンプリメンタリ出力インバータ１３６＿１では、入力信号ＩＮＢとしてＬレベルが入力されると、ＮＭＯＳトランジスタ１３６＿１２，１３６＿１４がオフ状態，オン状態になり、出力信号ＯＵＴ，ＯＵＴＢとしてＨレベル，Ｌレベルが出力される。一方、入力信号ＩＮＢとしてＨレベルが入力されると、ＮＭＯＳトランジスタ１３６＿１２，１３６＿１４がオン状態，オフ状態になり、出力信号ＯＵＴ，ＯＵＴＢとしてＬレベル，Ｈレベルが出力される。

図７には、図６に示すコンプリメンタリ出力インバータ１３６＿１、およびそのコンプリメンタリ出力インバータ１３６＿１と同じ特性を有するコンプリメンタリ出力インバータ１３６＿２を備えたＰＷＭ合成回路１３６が示されている。また、このＰＷＭ合成回路１３６には、ナンドゲート１３６＿３，１３６＿４と遅延インバータ１３６＿５が備えられている。ここで、ナンドゲート１３６＿３，１３６＿４どうしは同じ特性を有する。また、遅延インバータ１３６＿５は、図１に示す遅延インバータ１３３＿１，…，１３３＿２５７と同じ特性を有する。

さらに、ＰＷＭ合成回路１３６には、ノアゲート１３６＿６，１３６＿７，１３６＿９，１３６＿１０，１３６＿１２，１３６＿１３，１３６＿１４，１３６＿１８，１３６＿２１と、ナンドゲート１３６＿８，１３６＿１６，１３６＿１７，１３６＿１９と、インバータ１３６＿１１，１３６＿１５，１３６＿２０，１３６＿２２とが備えられている。

尚、ＰＷＭ合成回路１３６に入力されるＭＩＮＰＷＭ信号は、前述したように、上位のデジタル信号Ｓ１５〜Ｓ８で表わされるデータが‘００ｈ’（上位ビット１５〜８で表わされる数値が‘０’）であったときはＨレベルとなる信号である。また、ＭＡＸＰＷＭ信号については後述するが、ここではＨレベルであるとして説明する。

ここで、ＭＩＮＰＷＭ信号，ＭＡＸＰＷＭ信号がＬレベル，Ｈレベルであって、下位のデジタル信号Ｓ０がＬレベルの場合は、下位ＰＷＭ信号がそのまま上位ＰＷＭ信号とオアされてＰＷＭパルスとなる。具体的には、下位ＰＷＭ信号がナンドゲート１３６＿４，コンプリメンタリ出力インバータ１３６＿１を経由してノアゲート１３６＿６の一方に入力されるとともに、上位ＰＷＭ信号がナンドゲート１３６＿３，コンプリメンタリ出力インバータ１３６＿２を経由してノアゲート１３６＿６の他方に入力されることにより、そのノアゲート１３６＿６でオアされ、さらにノアゲート１３６＿１０，ノアゲート１３６＿１３，ノアゲート１３６＿１８，ノアゲート１３６＿２１，インバータ１３６＿２２を経由してＰＷＭパルスとして出力される。

一方、下位のデジタル信号Ｓ０がＨレベルの場合は、下位ＰＷＭ信号が１個の遅延インバータを経由して上位ＰＷＭ信号とオアされてＰＷＭパルスとなる。具体的には、下位ＰＷＭ信号がナンドゲート１３６＿４，コンプリメンタリ出力インバータ１３６＿１，インバータ１３６＿５を経由してノアゲート１３６＿７の一方に入力されるとともに、上位ＰＷＭ信号がナンドゲート１３６＿３，コンプリメンタリ出力インバータ１３６＿２を経由してノアゲート１３６＿７の他方に入力されることにより、そのノアゲート１３６＿７でオアされ、さらにノアゲート１３６＿１２，ノアゲート１３６＿１３，ノアゲート１３６＿１８，ノアゲート１３６＿２１，インバータ１３６＿２２を経由してＰＷＭパルスとして出力される。

尚、ＭＩＮＰＷＭ信号がＨレベルの場合は、例外的に、基本ＰＷＭ信号は‘０１ｈ’の時と同じになる。即ち、基本カウンタ１１から基本クロックが１つ出力される。ここで、下位のデジタル信号Ｓ０がＬレベルの場合は、下位ＰＷＭ信号がそのまま上位ＰＷＭ信号とアンドされてＰＷＭパルスとなる。具体的には、下位ＰＷＭ信号がナンドゲート１３６＿４，コンプリメンタリ出力インバータ１３６＿１を経由してナンドゲート１３６＿８の一方に入力されるとともに、上位ＰＷＭ信号がナンドゲート１３６＿３，コンプリメンタリ出力インバータ１３６＿２を経由してナンドゲート１３６＿８の他方に入力されることにより、そのナンドゲート１３６＿８でアンドされ、さらにノアゲート１３６＿１４，インバータ１３６＿１５，ナンドゲート１３６＿１７，ナンドゲート１３６＿１９，インバータ１３６＿２０，ノアゲート１３６＿２１，インバータ１３６＿２２を経由してＰＷＭパルスとして出力される。

一方、下位のデジタル信号Ｓ０がＨレベルの場合は、下位ＰＷＭ信号が１個の遅延インバータを経由して上位ＰＷＭ信号とアンドされてＰＷＭパルスとなる。具体的には、下位ＰＷＭ信号がナンドゲート１３６＿４，コンプリメンタリ出力インバータ１３６＿１，遅延インバータ１３６＿５を経由してノアゲート１３６＿９の一方に入力されるとともに、上位ＰＷＭ信号がナンドゲート１３６＿３，コンプリメンタリ出力インバータ１３６＿２を経由してノアゲート１３６＿９の他方に入力されることにより、そのナンドゲート１３６＿９でゼロアンドされ、さらにナンドゲート１３６＿１６，ナンドゲート１３６＿１７，ナンドゲート１３６＿１９，インバータ１３６＿２０，ノアゲート１３６＿２１，インバータ１３６＿２２を経由してＰＷＭパルスとして出力される。

尚、ここでは、インバータチェーンの偶数段（０，２，４，…，２５４）の出力を、マルチプレクサ１３４で選択する構成例で説明したが、インバータチェーンからの４段ごと（０，４，８，…，２５２）の出力を、マルチプレクサ１３４で選択する構成も可能である。この場合は、ＰＷＭ合成回路１３６に３段の遅延インバータを設けて、下位のデジタル信号Ｓ１，Ｓ０でデコードすればよい。同様に、８段ごと（０，８，１６，…，２４８）の出力を、マルチプレクサ１３４で選択する構成も可能である。この場合は、ＰＷＭ合成回路１３６に７段の遅延インバータを設けて、下位のデジタル信号Ｓ２，Ｓ１，Ｓ０でデコードすればよい。ＰＷＭ合成回路１３６の構成はやや複雑になるが、マルチプレクサ１３４の回路規模を小さく抑えることができる。

また、図１に示す上位ＰＷＭ発生器１２から出力される基本ＰＷＭ信号には、ＰＷＭパルス幅の一部を示す上位のデジタル信号Ｓ１５〜Ｓ８で表わされる値をカウントした後に、１つ分の基本クロックを空けて、半クロック期間だけアクティブな参照信号が付加される。この参照信号は、インバータチェーンの遅延時間を、基本クロックの１周期に同期させることを目的として付加される。この参照信号は、マルチプレクサ１３４をはじめ、上位ＰＷＭ信号が通過する回路と同じ回路を通過するため、同期のための基本クロック時間として正確である。

ＰＷＭパルス幅の一部を表わす上位のデジタル信号Ｓ１５〜Ｓ８の値が‘ＰＷＭ周期−１’の場合、ＭＡＸＰＷＭ信号はＨレベルとなる。それ以外の場合は、基本ＰＷＭ信号の終了後、半クロックから１．５クロックの期間ではＭＡＸＰＷＭ信号はＬレベルとなる。このＬレベルのＭＡＸＰＷＭ信号をゲート信号とすることにより、基本ＰＷＭ信号に付加されている参照信号がインバータチェーンに入るのを防止することができる。また、ＰＷＭ合成回路１３６においても、ＭＡＸＰＷＭ信号を使って上位ＰＷＭ信号の中の参照信号を削除することができる。

図１に示す遅速検出回路１３７は、上位ＰＷＭ信号に付加された参照信号の立上りエッジで、遅延インバータ１３３＿１，…，１３３＿２５７のうちの遅延インバータ１３３＿２５５と１３３＿２５７からの出力を検出する。ここで、遅延インバータ１３３＿２５５からの出力がまだＨレベルであれば遅延時間は遅く、これに対処するためにＶＰＷＭ−ＵＰ信号を出力する。一方、遅延インバータ１３３＿２５７からの出力が既にＬレベルであれば遅延時間は速く、これに対処するためにＶＰＷＭ−ＤＯＷＮ信号を出力する。

図８は、図１に示す遅速検出回路の回路構成を示す図である。

図８に示す遅速検出回路１３７には、遅延インバータ１３３＿２５５からの出力（２５５段目の信号）が入力されるフリップフロップ１３７＿１と、遅延インバータ１３３＿２５７からの出力（２５７段目の信号）が入力されるフリップフロップ１３７＿２が備えられている。また、これらのフリップフロップ１３７＿１，１３７＿２には、上位ＰＷＭ信号および参照マスク信号が入力される。

ここでは、フリップフロップ１３７＿１におけるホールド時間を０とする。また、フリップフロップ１３７＿２におけるプリセット時間を０とする。双方のフリップフロップ１３７＿１，１３７＿２では、ＰＷＭパルス幅の一部を表わす上位のデジタル信号Ｓ１５〜Ｓ８の値が‘ＰＷＭ周期−１’の場合、参照マスク信号は常にＬレベル（イネーブル）となる。それ以外の場合は、基本ＰＷＭ信号の終了後であってさらに半クロック分の時間経過後に、１．５クロック分の時間だけＬレベル（イネーブル）となる。

フリップフロップ１３７＿１は、遅延インバータ１３３＿２５５からの出力がＨレベルであれば、遅延時間が遅いことに対処するためのＶＰＷＭ−ＵＰ信号（アクティブＨ）を出力する。一方、フリップフロップ１３７＿２は、遅延インバータ１３３＿２５７からの出力がＬレベルであれば、遅延時間が速いことに対処するためのＶＰＷＭ−ＤＯＷＮ信号（アクティブＬ）を出力する。これらＶＰＷＭ−ＵＰ信号，ＶＰＷＭ−ＤＯＷＮ信号は、図１に示すレベルシフタ１４を経由してＰＷＭ電源回路１５に入力される。

ＰＷＭ電源回路１５は、入力されたＶＰＷＭ−ＵＰ信号，ＶＰＷＭ−ＤＯＷＮ信号に基づいて、ＰＷＭブロック１３を動作するための電源電圧ＶＰＷＭを制御する。これにより、ＰＷＭ周期ごとに電源電圧ＶＰＷＭの電圧調整が行なわれて、インバータチェーンを構成する遅延インバータ１３３＿１，…，１３３＿２５７の遅延時間が基本クロックに合わせ込まれる。

ＰＷＭ電源回路１５の構成としては、例えば、アップ／ダウンカウンタの出力によって、ＤＡコンバータを駆動する構成や、２．０Ｖ〜３．６Ｖの電圧を抵抗分割してデコードする構成がある。得られた電圧は電力増幅（パワーブースト）されて電源電圧ＶＰＷＭとなる。

ここで、アップ／ダウンカウンタの出力によってＤＡコンバータを駆動する構成では、通常、アップ／ダウンカウンタから電源電圧ＶＰＷＭが安定するまでに時間がかかるので、ＶＰＷＭ−ＵＰ信号やＶＰＷＭ−ＤＯＷＮ信号によって次々にアップまたはダウンすると、オーバーシュート／アンダーシュートを生じて振動を起こす可能性がある。そこで、電源電圧ＶＰＷＭの安定時間ごとにアップ／ダウンする構成を採用することが好ましい。

図９は、図１に示すパルス幅変調回路における主要なタイミングの一例を示す図である。

図９には、ＰＷＭ周期＝２５６０＝０Ａ００ｈ、ＰＷＭパルス幅＝８８５＝０３７５ｈの例が示されている。

目的とするＰＷＭパルスの幅（０３７５ｈ）は、上位ＰＷＭ信号が表わす値０３ｈと下位ＰＷＭ信号が表わす値７５ｈとのオアにより実現されている。また、基本ＰＷＭ信号には、ＰＷＭパルス幅の上位のデジタル信号Ｓ１５〜Ｓ８で表わされる値０３ｈをカウントした後に、１つの基本クロックを空けて、半クロック期間だけアクティブな参照信号が付加されている。即ち、基本ＰＷＭ信号よりも所定の遅延時間だけ遅れた上位ＰＷＭ信号に参照信号が付加されている。

ここで、上位ＰＷＭ信号に付加された参照信号の立上りエッジで、遅延インバータ１３３＿２５５（２５５段目）からの出力と遅延インバータ１３３＿２５７（２５７段目）からの出力とが検出される。ここでは、２５５段目からの出力がまだＨレベルであるので遅延時間が遅いことに対処するためのＶＰＷＭ−ＵＰ信号が出力されている。尚、２５５段目からの出力と２５７段目からの出力とを参照信号で検出する時点では、参照マスク信号はＬレベル（イネーブル）となっている。

図１０は、図１に示すパルス幅変調回路における主要なタイミングの他の一例を示す図である。

図１０には、ＰＷＭ周期＝２５６０＝０Ａ００ｈ、ＰＷＭパルス幅＝１１７＝００７５ｈの例が示されている。

ここでは、ＭＩＮＰＷＭ信号がＨレベルになっており、例外的に、上位ＰＷＭ発生器１２から基本クロックが１つ出力されて基本ＰＷＭ信号は‘０１ｈ’となっている。目的とするＰＷＭパルスの幅（００７５ｈ）は、上位ＰＷＭ信号が表わす値０１ｈと下位ＰＷＭ信号が表わす値７５ｈとのアンドにより実現されている。

ここで、上位ＰＷＭ信号に付加された参照信号の立上りエッジで、２５５段目からの出力と２５７段目からの出力とが検出される。ここでは、２５７段目からの出力が既にＬレベルであるので遅延時間が速いことに対処するためのＶＰＷＭ−ＤＯＷＮ信号が出力されている。

図１１は、図１に示すパルス幅変調回路における主要なタイミングの更なる他の一例を示す図である。

図１１には、ＰＷＭ周期＝２５６０＝０Ａ００ｈ、ＰＷＭパルス幅＝２４２１＝０９７５ｈの例が示されている。

目的とするＰＷＭパルスの幅（０９７５ｈ）は、上位ＰＷＭ信号が表わす値０９ｈと下位ＰＷＭ信号が表わす値７５ｈとのオアにより実現されている。

ここでは、ＰＷＭパルス幅の一部を表わす上位のデジタル信号Ｓ１５〜Ｓ８の値が‘ＰＷＭ周期−１’（０Ａｈ−１＝０９ｈ）の場合であり、基本ＰＷＭ信号には参照信号は付加されておらず、このため参照信号がインバータチェーンに入るのを防止するためにＭＡＸＰＷＭ信号をＬレベルにする必要はなく、従ってＭＡＸＰＷＭ信号はＨレベルとなっている。

本発明の一実施形態のパルス幅変調回路の回路構成を示す図である。 図１に示すレベルシフタ１３１＿１の回路構成を示す図である。 図１に示すマルチプレクサを構成する１つのパストランジスタ部の回路構成を示す図である。 図３に示すパストランジスタ部を複数備えたマルチプレクサの回路構成を示す図である。 図１に示すダミーマルチプレクサの回路構成を示す図である。 図１に示すＰＷＭ合成回路を構成するコンプリメンタリ出力インバータの回路構成を示す図である。 図６に示すコンプリメンタリ出力インバータを備えたＰＷＭ合成回路の回路構成を示す図である。 図１に示す遅速検出回路の回路構成を示す図である。 図１に示すパルス幅変調回路における主要なタイミングの一例を示す図である。 図１に示すパルス幅変調回路における主要なタイミングの他の一例を示す図である。 図１に示すパルス幅変調回路における主要なタイミングの更なる他の一例を示す図である。 従来のパルス幅変調回路が組み込まれたＤＣ−ＤＣコンバータの回路構成を示す図である。 デジタル制御電源におけるスイッチング周波数とＰＷＭ回路との関係を示す図である。 特許文献１に提案されたＰＷＭ回路の構成を示す図である。 特許文献２に提案されたＰＷＭ回路の構成を示す図である。 図１５に示す周期カウンタに入力されるクロックＣＬＫからフリップフロップの出力までの一連のタイミングを示す図である。 セレクタでの遅延時間が、ＰＷＭカウンタの遅延時間よりもバッファ１段分の遅延時間（ｔ１）以上に長いため、ナンドゲートからの出力が打ち消される様子を説明するための図である。

符号の説明

１０ パルス幅変調回路
１１ 基本カウンタ
１２ 上位ＰＷＭ発生器
１３ ＰＷＭブロック
１４，１３１＿１，１３１＿２，１３１＿３，１３１＿４ レベルシフタ（Ｌ／Ｓ）
１５ ＰＷＭ電源回路
１３１＿１１，１３１＿１３，１３１＿１５，１３６＿１１，１３６＿１３ ＰＭＯＳトランジスタ
１３１＿１２，１３１＿１４，１３１＿１６，１３６＿１２，１３６＿１４ ＮＭＯＳトランジスタ
１３２＿１，１３２＿２，１３６＿６，１３６＿７，１３６＿９，１３６＿１０，１３６＿１２，１３６＿１３，１３６＿１４，１３６＿１８，１３６＿２１ ノアゲート
１３６＿３，１３６＿４，１３６＿８，１３６＿１６，１３６＿１７，１３６＿１９ ナンドゲート
１３３＿１，…，１３３＿２５７，１３６＿５ 遅延インバータ
１３４ マルチプレクサ
１３４＿１ パストランジスタ部
１３４＿１１，１３４＿１２ パストランジスタ
１３４＿２，１３４＿１０，１３６＿１１，１３６＿１５，１３６＿２０，１３６＿２２ インバータ
１３５ ダミーマルチプレクサ
１３６ ＰＷＭ合成回路
１３６＿１，１３６＿２ コンプリメンタリ出力インバータ
１３７ 遅速検出回路
１３７＿１，１３７＿２ フリップフロップ

Claims (5)

1. 複数のビットからなる全ビットで表わされる数値に応じたパルス幅のパルス信号を生成して出力するパルス幅変調回路において、
   所定クロックを、前記全ビットのうちの最上位側から数えた複数ビットからなる上位ビットで表わされる数値に応じた数だけ計数して上位信号を生成する上位信号生成回路と、
   複数の遅延素子が直列に並べられた遅延素子チェーンを有し、前記上位信号生成回路で生成された上位信号を該遅延素子チェーンに入力して遅延させて該上位信号が前記全ビットのうちの前記上位ビットに続く下位側の複数のビットからなる下位ビットで表わされる数値に応じた遅延量だけ遅れた下位信号を生成する遅延信号生成回路と、
   前記上位信号生成回路で生成された上位信号と前記遅延信号生成回路で生成された下位信号を合成することにより前記全ビットで表わされる数値に応じたパルス幅のパルス信号を生成して出力する合成回路とを備えたことを特徴とするパルス幅変調回路。
2. 前記遅延素子チェーンを通過する信号の、基準の遅延量と比べたときの遅速を検出する遅速検出回路と、
   前記遅速検出回路より検出された信号の遅速に応じて前記遅延素子チェーンの電源電圧を調整する電源回路とをさらに備えたことを特徴とする請求項１記載のパルス幅変調回路。
3. 前記上位信号生成回路は、前記上位信号を生成するとともに、該上位信号の後に基本クロック一周期分だけ空けて参照信号を付加するものであり、
   前記遅速検出回路は、前記遅延素子チェーンを通過する上位信号の終端と該遅延素子チェーンをバイパスした参照信号の始端との時間的な前後を比較することにより、該遅延素子チェーンを通過する上位信号の遅延量の遅速を検出するものであることを特徴とする請求項２記載のパルス幅変調回路。
4. 前記遅延素子チェーンを通過する上位信号から、前記下位ビットのうちの最下位ビットを除くビットで表わされる数値に応じた遅延量の遅延信号を抽出し、前記下位ビットのうちの最下位ビットが‘０’であるか‘１’であるかに応じて、それぞれ該遅延信号をそのまま下位信号として出力し、又は該遅延信号に最下位ビット‘１’に応じた遅延量の遅延を加えることにより下位信号を生成して出力するものであることを特徴とする請求項１から３のうちのいずれか１項記載のパルス幅変調回路。
5. 前記上位信号生成回路は、前記上位ビットで表わされる数値が‘０’であったときは、数値‘１’と同じ基本クロック１パルス分の上位信号を生成するものであり、
   前記合成回路は、前記上位ビットで表わされる数値が‘０’であったときは、前記上位信号と前記下位信号とを合成するにあたり、前記下位ビットで表わされる数値分だけのパルス幅のパルス信号を生成するものであることを特徴とする請求項１から４のうちのいずれか１項記載のパルス幅変調回路。

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