JP2002531940A - 電界効果半導体装置 - Google Patents
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Abstract
(57)【要約】
例えばパワーMOSFETのような電界効果半導体装置において、基体部分は、この半導体装置の表面でチャネル収容領域をドレイン領域から離隔させる。この基体部分は、前記装置の導電モードにおいて、導電チャネルから、第1導電型の電荷キャリアがドレイン領域へ電流を流すのに利用するドリフト領域を含んでいる。単一の領域の代わりに、基体部分は、第2導電型の電界リリーフ領域も含み、これは電圧キャリング空間チャージ領域を形成するために、この装置の電圧阻止モードにおいて、ドリフト領域と一緒に空乏化される。このドレイン領域は、表面10aにおいて基体部分の周りを少なくとも部分的に延在し、リリーフ領域はこの基体部分において放射状に配される。周辺ドレイン領域に向かい増大する配置エリアは、隣接するリリーフ領域間の間隔がこの周辺ドレイン領域に向かう放射方向に増大することを容易に可能にする。これら増大する間隔は、放射形リリーフ領域が基体部分の反対側の端部に向かい、これら領域の異なる機能と互換性があるドーピング濃度で形成されることを可能にする。同心配列におけるこれら増大するように間隔をとる放射状に配されるリリーフ領域の採用は、チャネル収容領域に隣接する最大の電界リリーフで、最適に近い電界分布が基体部分において達成されるのを可能にする。
Description
【0001】
本発明は、第2導電型のチャネル収容領域を反対の第1導電型のソース領域と
ドレイン領域との間に含んでいる半導体基体を有する電界効果半導体装置、例え
ばパワーMOSFETに関する。
ドレイン領域との間に含んでいる半導体基体を有する電界効果半導体装置、例え
ばパワーMOSFETに関する。
【0002】 米国特許明細書US−A−5,438,215号は、チャネル収容領域をドレ
イン領域から離隔し、反対(第1及び第2)の導電型の第1及び第2追加領域を
含む基体部分を有するパワーMOSFETを幾つか記載してある。これらの基体
部分の領域は、前記装置の動作が或るモードにおいて、阻止電圧がチャネル収容
領域とドレイン領域との間に存在するとき、チャネル収容領域からドレイン領域
へ空乏層が広がることで空間電荷領域を一緒に形成する。前記基体部分は、装置
の動作が導電モードにおいて、チャネル収容領域内の導電チャネルから、第1導
電型の電荷キャリアがドレイン領域へ電流を流すための第1導電型のドリフト領
域を含んでいる。
イン領域から離隔し、反対(第1及び第2)の導電型の第1及び第2追加領域を
含む基体部分を有するパワーMOSFETを幾つか記載してある。これらの基体
部分の領域は、前記装置の動作が或るモードにおいて、阻止電圧がチャネル収容
領域とドレイン領域との間に存在するとき、チャネル収容領域からドレイン領域
へ空乏層が広がることで空間電荷領域を一緒に形成する。前記基体部分は、装置
の動作が導電モードにおいて、チャネル収容領域内の導電チャネルから、第1導
電型の電荷キャリアがドレイン領域へ電流を流すための第1導電型のドリフト領
域を含んでいる。
【0003】 US−A−5,438,215のMOSFETは、米国特許明細書US−A−
4,754,310(当方整理番号:PHB32740)に記載された有利な一
般の装置型式の特有な実施例である。基体部分の第1及び第2領域は、装置のオ
フ状態において、ドレイン領域からチャネル収容領域への空乏層を有するように
作用する。基体部分の第2型の領域は、リリーフ領域として働く。基体部分の第
1型の領域は、装置が導電状態において、平行な電流路を提供する。重要な改善
点は、従来使用されるような単一の高抵抗性の基体部分の代わりに、第1及び第
2領域を設けることで、装置のオン抵抗(on-resistance)と降伏電圧との間の関
係で得られる。US−A−5,438,215及びUS−A−4,754,31
0の両方の全体的な内容は、参考資料としてここに含まれる。
4,754,310(当方整理番号:PHB32740)に記載された有利な一
般の装置型式の特有な実施例である。基体部分の第1及び第2領域は、装置のオ
フ状態において、ドレイン領域からチャネル収容領域への空乏層を有するように
作用する。基体部分の第2型の領域は、リリーフ領域として働く。基体部分の第
1型の領域は、装置が導電状態において、平行な電流路を提供する。重要な改善
点は、従来使用されるような単一の高抵抗性の基体部分の代わりに、第1及び第
2領域を設けることで、装置のオン抵抗(on-resistance)と降伏電圧との間の関
係で得られる。US−A−5,438,215及びUS−A−4,754,31
0の両方の全体的な内容は、参考資料としてここに含まれる。
【0004】 US−A−5,438,215の図5から図7は、基体部分とソース及びドレ
イン領域との両方とも当該基体の表面に隣接して延在しているMOSFETに関
する。第2導電型の追加リリーフ領域は、前記表面に隣接するドリフト領域内に
存在し、ドレイン領域に向かい長軸方向に延在する。それらの両端部において、
ドリフト領域の相互接続部分により、前記リリーフ領域は、チャネル収容領域と
ドレイン領域とから間隔が置かれる。加えてドープされた第1導電型の領域は、
第2導電型の長軸方向のリリーフ領域間に存在する。図7の実施例において、加
えてドープされた第1導電型の領域の幅は、ドレイン領域の方向に増大する数の
ドーパント原子を設け及びこれによって降伏電界強度(breakdown field intensi
ty)の更なる増大を可能にするためにドレイン領域に向かい増大する。
イン領域との両方とも当該基体の表面に隣接して延在しているMOSFETに関
する。第2導電型の追加リリーフ領域は、前記表面に隣接するドリフト領域内に
存在し、ドレイン領域に向かい長軸方向に延在する。それらの両端部において、
ドリフト領域の相互接続部分により、前記リリーフ領域は、チャネル収容領域と
ドレイン領域とから間隔が置かれる。加えてドープされた第1導電型の領域は、
第2導電型の長軸方向のリリーフ領域間に存在する。図7の実施例において、加
えてドープされた第1導電型の領域の幅は、ドレイン領域の方向に増大する数の
ドーパント原子を設け及びこれによって降伏電界強度(breakdown field intensi
ty)の更なる増大を可能にするためにドレイン領域に向かい増大する。
【0005】 米国特許明細書US−A−5,473,180号(当方整理番号PHN145
08)も有利な一般の装置型式の特有なMOSFETが記載されている。これに
おいて、(ドレイン拡張領域と呼ばれる)ドリフト領域は区域の幅が基体の同じ
面においてチャネル収容領域からドレイン領域へ増大してもよい複数の区域を有
する。増大する幅の区域を持つ有利な幾何学的配列の幾つかは、US−A−5,
473,180に記載されている。US−A−5,473,180の全体的な内
容は、参考資料としてここに含まれる。
08)も有利な一般の装置型式の特有なMOSFETが記載されている。これに
おいて、(ドレイン拡張領域と呼ばれる)ドリフト領域は区域の幅が基体の同じ
面においてチャネル収容領域からドレイン領域へ増大してもよい複数の区域を有
する。増大する幅の区域を持つ有利な幾何学的配列の幾つかは、US−A−5,
473,180に記載されている。US−A−5,473,180の全体的な内
容は、参考資料としてここに含まれる。
【0006】 本発明の目的は、(ここでは基体部分の空乏化された反対の導電型の領域が空
間電荷領域を提供する)有利な装置型式であり、これにおいて基体部分の空乏層
の広がりが、第2導電型のリリーフ領域の幾何学的配置により改良される電界効
果半導体装置を提供することである。
間電荷領域を提供する)有利な装置型式であり、これにおいて基体部分の空乏層
の広がりが、第2導電型のリリーフ領域の幾何学的配置により改良される電界効
果半導体装置を提供することである。
【0007】 本発明に従って、請求項1に述べられた特徴を有する電界効果半導体装置を提
供する。
供する。
【0008】 本発明に従う装置は、利用可能な配置エリアにおいてドレイン領域に向かう増
大を基体部分に設けるために、同心に配されたソース及びドレイン領域を有する
。よって、このドレイン領域は、基体部分の表面においてこの基体の周りに(部
分又は全体的に)延在する周辺領域である。リリーフ領域は、この基体部分にお
いて放射状に配される。この周辺ドレイン領域に向かい増大する配置エリアは、
第2導電型の隣接するリリーフ領域間の間隔がチャネル収容領域から周辺ドレイ
ン領域に向かい増大することを容易に可能にする。
大を基体部分に設けるために、同心に配されたソース及びドレイン領域を有する
。よって、このドレイン領域は、基体部分の表面においてこの基体の周りに(部
分又は全体的に)延在する周辺領域である。リリーフ領域は、この基体部分にお
いて放射状に配される。この周辺ドレイン領域に向かい増大する配置エリアは、
第2導電型の隣接するリリーフ領域間の間隔がチャネル収容領域から周辺ドレイ
ン領域に向かい増大することを容易に可能にする。
【0009】 これら増大する間隔が、基体部分の反対の端部に向かうこれら領域の異なる機
能と互換性のある(第2導電型の)ドーピング濃度で放射形リリーフ領域が形成
されるのを可能にする。チャネル収容領域に向かう端部において、第2導電型の
放射形リーフ領域は狭い間隔であり、これらはこの端部においてドリフト領域の
空乏層を互いに強める。よって、これらリリーフ領域に対する第2導電型の適度
なドーピング濃度は、チャネル収容領域から離れて空乏層を広げるために、強電
界の押し(push)を与えるのに十分な高さである。前記リリーフ領域がドレイン領
域に向かう他の端部で広く間隔を置かれる場所は、十分な降伏電圧がドレイン領
域付近に空乏層を広げることで維持されるとき、この適度なドーピング濃度がリ
リーフ領域の十分な空乏層を可能にするほど十分低い。この同心配列において増
大するように間隔をとった放射状に配置されるリリーフ領域の空乏層は、基体部
分においてチャネル収容領域に隣接する最大の電界リリーフで最適に近い電界分
布が達成されるのを可能にする。
能と互換性のある(第2導電型の)ドーピング濃度で放射形リリーフ領域が形成
されるのを可能にする。チャネル収容領域に向かう端部において、第2導電型の
放射形リーフ領域は狭い間隔であり、これらはこの端部においてドリフト領域の
空乏層を互いに強める。よって、これらリリーフ領域に対する第2導電型の適度
なドーピング濃度は、チャネル収容領域から離れて空乏層を広げるために、強電
界の押し(push)を与えるのに十分な高さである。前記リリーフ領域がドレイン領
域に向かう他の端部で広く間隔を置かれる場所は、十分な降伏電圧がドレイン領
域付近に空乏層を広げることで維持されるとき、この適度なドーピング濃度がリ
リーフ領域の十分な空乏層を可能にするほど十分低い。この同心配列において増
大するように間隔をとった放射状に配置されるリリーフ領域の空乏層は、基体部
分においてチャネル収容領域に隣接する最大の電界リリーフで最適に近い電界分
布が達成されるのを可能にする。
【0010】 本装置は、半導体基体の単一の同心な装置セルを有する。しかしながら、それ
の同心/放射状の幾何学的配列は、パワー装置構成において容易に適応可能であ
る。この構成は、隣接する基体部分間の網目として延在するドレイン領域で、並
んでいる基体部分の多細胞配列を有する。このドレイン領域は、表面において基
体部分に面する多角形の輪郭を有することができる。前記空乏層は、リリーフ領
域を多角形の輪郭、例えばその多角形の内角へ放射状に向けることで、この多角
形の輪郭の内角に広げられる。
の同心/放射状の幾何学的配列は、パワー装置構成において容易に適応可能であ
る。この構成は、隣接する基体部分間の網目として延在するドレイン領域で、並
んでいる基体部分の多細胞配列を有する。このドレイン領域は、表面において基
体部分に面する多角形の輪郭を有することができる。前記空乏層は、リリーフ領
域を多角形の輪郭、例えばその多角形の内角へ放射状に向けることで、この多角
形の輪郭の内角に広げられる。
【0011】 第1導電型のドリフト領域は、第2導電型の放射形リリーフ領域の下方に延在
してもよい。この場合、この基体領域は、ドリフト領域の下に位置し、ドリフト
領域とpn接合を形成する第2導電型の下方領域を更に含んでもよい。この下方
領域は、十分な降伏電圧がドレイン領域付近で空乏層が広がることにより維持さ
れるとき、この領域がこの空乏層の幾つかを収容可能にするので、非常に低い第
2導電型のドーピング濃度を有してもよい。従って、空間電荷領域が放射形リリ
ーフ領域、及び/又はドリフト領域及び/又は下方領域の隣接部分に延在しても
よい。本発明は、下方領域のドーピングを非常に低くすることを可能にする。こ
のドーピングが低すぎてチャネル収容領域から離れる空乏層に強い押しを与える
ことがでなかったとしても、十分な押しは、チャネル収容領域の付近に第2導電
型の放射形リリーフ領域の高いドーピング及び近接な間隔をとることで代わりに
提供される。
してもよい。この場合、この基体領域は、ドリフト領域の下に位置し、ドリフト
領域とpn接合を形成する第2導電型の下方領域を更に含んでもよい。この下方
領域は、十分な降伏電圧がドレイン領域付近で空乏層が広がることにより維持さ
れるとき、この領域がこの空乏層の幾つかを収容可能にするので、非常に低い第
2導電型のドーピング濃度を有してもよい。従って、空間電荷領域が放射形リリ
ーフ領域、及び/又はドリフト領域及び/又は下方領域の隣接部分に延在しても
よい。本発明は、下方領域のドーピングを非常に低くすることを可能にする。こ
のドーピングが低すぎてチャネル収容領域から離れる空乏層に強い押しを与える
ことがでなかったとしても、十分な押しは、チャネル収容領域の付近に第2導電
型の放射形リリーフ領域の高いドーピング及び近接な間隔をとることで代わりに
提供される。
【0012】
本発明の実施例を添付する概略図を参照し、実施例によって説明される。
【0013】 全ての図は、これら図面の明瞭性及び便宜性のために、図面の一部の相対的寸
法及び比率が誇張又は縮小して示された概略図であることに注意されたい。その
上、電極及び絶縁層は、図面の簡素性から図1、図3、図4及び図5の平面図か
ら省略されている。同じ参照記号は、一般的に改良された実施例及び異なる実施
例において対応又は類似の特徴を言及するのに使用される。
法及び比率が誇張又は縮小して示された概略図であることに注意されたい。その
上、電極及び絶縁層は、図面の簡素性から図1、図3、図4及び図5の平面図か
ら省略されている。同じ参照記号は、一般的に改良された実施例及び異なる実施
例において対応又は類似の特徴を言及するのに使用される。
【0014】 図1及び図2の電界効果半導体装置は、典型的には単結晶シリコンからなる半
導体基体10を有する高電圧MOSFETである。この装置は、第2導電型(説
明される実施例においてはp型)のチャネル収容領域1を、反対の導電型である
第1導電型(n型)のソース領域2とドレイン領域3と間に含んでいる。基体部
分4は、チャネル収容領域1をドレイン領域3から離隔する。基体部分4とソー
ス領域2及びドレイン領域3との両方は、基体10の表面10aに隣接して延在
する。絶縁層20は表面10a上に存在する。ソース電極32及びドレイン電極
33は、この絶縁層20内の窓においてそれぞれソース領域2及びドレイン領域
3と接触している。典型的に、ソース電極32は、より高くドープされた(P+
)の接触領域1aを介してチャネル収容領域1に接触してもよい。
導体基体10を有する高電圧MOSFETである。この装置は、第2導電型(説
明される実施例においてはp型)のチャネル収容領域1を、反対の導電型である
第1導電型(n型)のソース領域2とドレイン領域3と間に含んでいる。基体部
分4は、チャネル収容領域1をドレイン領域3から離隔する。基体部分4とソー
ス領域2及びドレイン領域3との両方は、基体10の表面10aに隣接して延在
する。絶縁層20は表面10a上に存在する。ソース電極32及びドレイン電極
33は、この絶縁層20内の窓においてそれぞれソース領域2及びドレイン領域
3と接触している。典型的に、ソース電極32は、より高くドープされた(P+
)の接触領域1aを介してチャネル収容領域1に接触してもよい。
【0015】 本装置は、公知の方法でゲート12に異なる信号を与えることで導電モードと
電圧阻止モードとの間において動作する。よって、この装置は中間の絶縁層21
を介して領域1に容量結合される絶縁ゲート12を有している。図1及び図2の
実施例において、この装置は、表面10aから領域1を通り延在するトレンチに
ゲート12を有するトレンチゲート型である。導電モードの動作において、(本
実施例においては電子の)導電チャネル11は、通常のMOS方式でゲート信号
によって領域1に形成される。基体部分4は、ドレイン領域よりも低くドープし
た第1導電型(n型)のドリフト領域43を含んでいる。前記領域1は、この領
域43とpn接合31を形成する。このpn接合31は、ソース電極32とドレ
イン電極33との間に印加される電圧によって逆バイアスされる。ドリフト領域
43は、導電チャネル11から、第1導電型の電荷キャリア(電子)がドレイン
領域3へ電流を流すのに利用できる。図1及び図2の実施例において、ドレイン
領域3は、ドリフト領域43に存在する領域よりも高くドープされた領域である
。
電圧阻止モードとの間において動作する。よって、この装置は中間の絶縁層21
を介して領域1に容量結合される絶縁ゲート12を有している。図1及び図2の
実施例において、この装置は、表面10aから領域1を通り延在するトレンチに
ゲート12を有するトレンチゲート型である。導電モードの動作において、(本
実施例においては電子の)導電チャネル11は、通常のMOS方式でゲート信号
によって領域1に形成される。基体部分4は、ドレイン領域よりも低くドープし
た第1導電型(n型)のドリフト領域43を含んでいる。前記領域1は、この領
域43とpn接合31を形成する。このpn接合31は、ソース電極32とドレ
イン電極33との間に印加される電圧によって逆バイアスされる。ドリフト領域
43は、導電チャネル11から、第1導電型の電荷キャリア(電子)がドレイン
領域3へ電流を流すのに利用できる。図1及び図2の実施例において、ドレイン
領域3は、ドリフト領域43に存在する領域よりも高くドープされた領域である
。
【0016】 基体部分4は、第2導電型(本実施例においてはp型)の電界リリーフ(field
-relief)領域41も含んでいる。この領域41は、表面10aに隣接するドリフ
ト領域43内に存在し、この領域43とpn接合30を形成する。図1及び図2
からわかるように、これらリリーフ領域41は、本実施例においては、長軸方向
への幾何学的配列の領域41aであり、これらはチャネル収容領域1に隣接する
領域からドレイン領域3に隣接する領域へと長軸方向に延在する。基体部分4の
領域41及び43は、この装置の動作が電圧阻止モードにおいて、pn接合31
から空乏層が広がることにより、一緒に電圧を負う空間電荷領域の一部を形成す
る。これは、導電チャネル11が与えられたゲート信号では形成されないとき起
こる。この状況において、前記装置の主電極32と33との間に存在する電圧は
、チャネル収容領域1とドレイン領域3との間の空乏化した基体部分4において
負われるべき阻止電圧となる。十分な阻止電圧を維持しているとき、領域41及
び43はこれら領域の全体の厚さを横断して各々空乏化される。これらp型領域
41及びn型43領域のドーピング濃度及び厚さは、なだれ降伏に対する臨界フ
ィールドを越えることなく空乏化を可能にするように(例えば、米国特許公報第
US−A−4,754,310号及び第US−A−5,438,215号に述べ
られる)公知のやり方でその通りに選択される。
-relief)領域41も含んでいる。この領域41は、表面10aに隣接するドリフ
ト領域43内に存在し、この領域43とpn接合30を形成する。図1及び図2
からわかるように、これらリリーフ領域41は、本実施例においては、長軸方向
への幾何学的配列の領域41aであり、これらはチャネル収容領域1に隣接する
領域からドレイン領域3に隣接する領域へと長軸方向に延在する。基体部分4の
領域41及び43は、この装置の動作が電圧阻止モードにおいて、pn接合31
から空乏層が広がることにより、一緒に電圧を負う空間電荷領域の一部を形成す
る。これは、導電チャネル11が与えられたゲート信号では形成されないとき起
こる。この状況において、前記装置の主電極32と33との間に存在する電圧は
、チャネル収容領域1とドレイン領域3との間の空乏化した基体部分4において
負われるべき阻止電圧となる。十分な阻止電圧を維持しているとき、領域41及
び43はこれら領域の全体の厚さを横断して各々空乏化される。これらp型領域
41及びn型43領域のドーピング濃度及び厚さは、なだれ降伏に対する臨界フ
ィールドを越えることなく空乏化を可能にするように(例えば、米国特許公報第
US−A−4,754,310号及び第US−A−5,438,215号に述べ
られる)公知のやり方でその通りに選択される。
【0017】 図1及び図2の装置において、電界リリーフ及び装置の配置は、本発明に従っ
て基体部分4及びソース領域2の周りに延在する(表面10aにおける)周辺領
域としてドレイン領域3を配することにより最適化される。よって、この装置は
この装置のソース領域2及びドレイン領域3の同心配列を持つ。これは、基体部
分4に対する配置を容易に可能にし、この基体部分において、隣接するリリーフ
領域41間の間隔(spacing)W2は、周辺ドレイン領域3に向かい増大していく
。図1に説明される実施例において、長軸方向のリリーフ領域41aは、基体部
分4において、徐々に増大する間隔W2で、周辺ドレイン領域3に向かい放射状
に延在する。本実施例において、この周辺ドレイン領域3は、表面10aにおい
て基体部分4の周りに全体的に延在している。従って、これら長軸方向の領域4
1aは、チャネル収容領域1付近から周辺ドレイン領域3に向かい星形形状で放
射状に延在する。
て基体部分4及びソース領域2の周りに延在する(表面10aにおける)周辺領
域としてドレイン領域3を配することにより最適化される。よって、この装置は
この装置のソース領域2及びドレイン領域3の同心配列を持つ。これは、基体部
分4に対する配置を容易に可能にし、この基体部分において、隣接するリリーフ
領域41間の間隔(spacing)W2は、周辺ドレイン領域3に向かい増大していく
。図1に説明される実施例において、長軸方向のリリーフ領域41aは、基体部
分4において、徐々に増大する間隔W2で、周辺ドレイン領域3に向かい放射状
に延在する。本実施例において、この周辺ドレイン領域3は、表面10aにおい
て基体部分4の周りに全体的に延在している。従って、これら長軸方向の領域4
1aは、チャネル収容領域1付近から周辺ドレイン領域3に向かい星形形状で放
射状に延在する。
【0018】 図1及び図2に説明される装置において、ドリフト領域43は、チャネル収容
領域1の下及びリリーフ領域41の下(及び間)にも延在している。図1及び図
2の装置にチャネル収容領域1の厚さにわたる導電チャネルを設けるために、ト
レンチゲート12は、表面10aからチャネル収容領域1の厚さを通り抜け延在
する。リリーフ領域41は、本実施例において、チャネル収容領域1から外側へ
延在している。(電圧阻止のために空乏層が広がる)基体部分4は、第2導電型
(本実施例ではp型)の下方領域44を更に含んでいる。この領域44は、ドリ
フト領域43の下に位置し、このドリフト領域43とpn接合40を形成する。
典型的に、領域44は、領域1、2、3、43及び44が例えば表面10aを介
してドーパントイオンを打込むことで設けられる低くドープされたシリコン基板
でもよい。高くドープされた(P+)接触領域45は、反対側の表面10bに設
けられてもよく、領域44をソース領域2と同じ電位に接続するのに使用される
ことも可能である。この装置の実施例において、n型のドリフト領域43の電界
リリーフは、領域43の上にあるp型領域41及び下にあるp型領域43の両方
により提供される。(阻止モードにおいて空乏層により形成される)平衡空間電
荷領域は、リリーフ領域41、ドリフト領域43及び下方領域44の隣接部に収
容される。
領域1の下及びリリーフ領域41の下(及び間)にも延在している。図1及び図
2の装置にチャネル収容領域1の厚さにわたる導電チャネルを設けるために、ト
レンチゲート12は、表面10aからチャネル収容領域1の厚さを通り抜け延在
する。リリーフ領域41は、本実施例において、チャネル収容領域1から外側へ
延在している。(電圧阻止のために空乏層が広がる)基体部分4は、第2導電型
(本実施例ではp型)の下方領域44を更に含んでいる。この領域44は、ドリ
フト領域43の下に位置し、このドリフト領域43とpn接合40を形成する。
典型的に、領域44は、領域1、2、3、43及び44が例えば表面10aを介
してドーパントイオンを打込むことで設けられる低くドープされたシリコン基板
でもよい。高くドープされた(P+)接触領域45は、反対側の表面10bに設
けられてもよく、領域44をソース領域2と同じ電位に接続するのに使用される
ことも可能である。この装置の実施例において、n型のドリフト領域43の電界
リリーフは、領域43の上にあるp型領域41及び下にあるp型領域43の両方
により提供される。(阻止モードにおいて空乏層により形成される)平衡空間電
荷領域は、リリーフ領域41、ドリフト領域43及び下方領域44の隣接部に収
容される。
【0019】 放射形リリーフ領域41(及び周辺ドレイン領域3に向かい増大する間隔W2
)の役割を、pn接合31、30及び40において広げられる空乏層に関して論
じる。
)の役割を、pn接合31、30及び40において広げられる空乏層に関して論
じる。
【0020】 最大の電界リリーフは、臨界フィールドがさもなければpn接合31の周りに
起こるチャネル収容領域1の近くであり、特に表面10aに隣接していることが
望ましい。隣接するp型のリリーフ領域41間のn型のドリフト領域43の幅(
間隔W2)が小さいので、この所望の電界リリーフはこのエリアで達成される。
これら接近する間隔によって、放射形リリーフ領域41は、この端部のドリフト
領域43の空乏層内において互いに強め合う。(領域1の近くのこのエリアにお
いてp型のリリーフ領域41の大きな幅W1と一緒に)この相互に強め合うこと
は、n型のドリフト領域43の空乏をp型領域1からかなりの距離へと押し出す
。従って、これらリリーフ領域41に対する第2導電型(p型)の適度なドーピ
ング濃度は、チャネル収容領域1から離れて空乏層を広げるさせるために、強い
電界の押し出しを与えるほど十分に高い。
起こるチャネル収容領域1の近くであり、特に表面10aに隣接していることが
望ましい。隣接するp型のリリーフ領域41間のn型のドリフト領域43の幅(
間隔W2)が小さいので、この所望の電界リリーフはこのエリアで達成される。
これら接近する間隔によって、放射形リリーフ領域41は、この端部のドリフト
領域43の空乏層内において互いに強め合う。(領域1の近くのこのエリアにお
いてp型のリリーフ領域41の大きな幅W1と一緒に)この相互に強め合うこと
は、n型のドリフト領域43の空乏をp型領域1からかなりの距離へと押し出す
。従って、これらリリーフ領域41に対する第2導電型(p型)の適度なドーピ
ング濃度は、チャネル収容領域1から離れて空乏層を広げるさせるために、強い
電界の押し出しを与えるほど十分に高い。
【0021】 しかしながら、周辺ドレイン領域3の付近において、隣接するp型のリリーフ
領域41間のn型のドリフト領域43の幅(間隔W2)は大きくなる。W2に関
するこの増大は、周辺ドレインの幾何学的配列内の増大する放射形配置エリアに
よって容易に収容される。周辺ドレイン領域3に面しているリリーフ領域の端部
の広い間隔W2によって、(W2よりもかなり狭い幅のW1を備える)p型のリ
リーフ領域41は、領域1に向かうかなりの距離にわたり容易に空乏化が戻る。
この状況において、十分な降伏電圧がドレイン領域3の付近の空乏層の広がりに
より維持されるとき、域41の適度なドーピング濃度は、この端部においてリリ
ーフ領域41が十分に空乏化されるのを可能にするには十分なほど低い。その上
、ドレイン領域3は、リリーフ領域41がこの端部で狭められる場合、放射形リ
リーフ領域41から大きく距離を空ける必要が無くなる。
領域41間のn型のドリフト領域43の幅(間隔W2)は大きくなる。W2に関
するこの増大は、周辺ドレインの幾何学的配列内の増大する放射形配置エリアに
よって容易に収容される。周辺ドレイン領域3に面しているリリーフ領域の端部
の広い間隔W2によって、(W2よりもかなり狭い幅のW1を備える)p型のリ
リーフ領域41は、領域1に向かうかなりの距離にわたり容易に空乏化が戻る。
この状況において、十分な降伏電圧がドレイン領域3の付近の空乏層の広がりに
より維持されるとき、域41の適度なドーピング濃度は、この端部においてリリ
ーフ領域41が十分に空乏化されるのを可能にするには十分なほど低い。その上
、ドレイン領域3は、リリーフ領域41がこの端部で狭められる場合、放射形リ
リーフ領域41から大きく距離を空ける必要が無くなる。
【0022】 この利点は、p型領域41及び44の両方に対する設計基準を緩和することで
ある。従って、下方のp型領域44は、ドレイン領域3の近くの空乏層の広がり
を収容するための低いドーピング濃度を有することができる。この領域44に対
する低いドーピング濃度が低くなるので、それはチャネル収容領域1の近くにあ
る、ドリフト領域43の空乏層を(もしあっても)僅かにしか押し出さない。し
かしながら、領域1に向くこの端部において、接近するように間隔をとる放射形
リリーフ領域41は、チャネル収容領域1から離れて、ドリフト領域41に沿っ
て空乏層を広げるために強い押しを与える。
ある。従って、下方のp型領域44は、ドレイン領域3の近くの空乏層の広がり
を収容するための低いドーピング濃度を有することができる。この領域44に対
する低いドーピング濃度が低くなるので、それはチャネル収容領域1の近くにあ
る、ドリフト領域43の空乏層を(もしあっても)僅かにしか押し出さない。し
かしながら、領域1に向くこの端部において、接近するように間隔をとる放射形
リリーフ領域41は、チャネル収容領域1から離れて、ドリフト領域41に沿っ
て空乏層を広げるために強い押しを与える。
【0023】 よって、周辺ドレイン領域3に向く増大するように間隔をとるリリーフ領域4
1のこの放射状配列を用いて、最適に近い電界分布が基体部分4において達成さ
れる。電界リリーフの側面方向の変化の程度は、チャネル収容領域1に隣接する
最大の電界リリーフで達成される。この放射状配列に関し、下方リリーフ領域4
4において側面方向にドーピング濃度(P−)を変化させる必要は無くなる。さ
らに、ドリフト領域43は、第1導電型(本実施例ではn型)の単一のドーピン
グ特性を持ってもよい。よって、このドリフト領域は、下方領域44の第2導電
型(p型)のドーピング濃度より高く、リリーフ領域41の第2導電型(p型)
のドーピング濃度よりかは低い(第1導電型の)ドーピング濃度を有してもよい
。この装置構造は、容易に製造可能である。それを所望するならば、ドリフト領
域43を経るオン抵抗は、隣接するリリーフ領域41間の領域43に打込まれる
追加ドーピング濃度(N)によりさらに減少されてもよい。
1のこの放射状配列を用いて、最適に近い電界分布が基体部分4において達成さ
れる。電界リリーフの側面方向の変化の程度は、チャネル収容領域1に隣接する
最大の電界リリーフで達成される。この放射状配列に関し、下方リリーフ領域4
4において側面方向にドーピング濃度(P−)を変化させる必要は無くなる。さ
らに、ドリフト領域43は、第1導電型(本実施例ではn型)の単一のドーピン
グ特性を持ってもよい。よって、このドリフト領域は、下方領域44の第2導電
型(p型)のドーピング濃度より高く、リリーフ領域41の第2導電型(p型)
のドーピング濃度よりかは低い(第1導電型の)ドーピング濃度を有してもよい
。この装置構造は、容易に製造可能である。それを所望するならば、ドリフト領
域43を経るオン抵抗は、隣接するリリーフ領域41間の領域43に打込まれる
追加ドーピング濃度(N)によりさらに減少されてもよい。
【0024】 増大するように間隔をとる放射状に配されるリリーフ領域41の幾何学的配列
(形状及び正確な位置)がこれらの所望の効果を高めるために選択することがで
きる。この幾何学的配列をそのように修正することにより、領域41及び44の
ドーピング濃度を側面方向に修正する必要が無くなる。よって、例えば(少なく
とも幾つかの)リリーフ領域41の形状及び/又は寸法がこれらの側面方向の位
置で変化してもよい。図1、図4及び図5における自由端に対し説明されるよう
に、長軸方向の領域41aの幅W1は、周辺ドレイン領域3に向かい減少しても
よい。しかしながら、与えられるドーピング濃度及び寸法に関し、間隔W2がこ
のエリアにおいてさもなければ大きすぎる場合、(このエリアに増大する押しを
与えるために)領域41aの幅W1は周辺ドレイン領域3に向かい増大させるこ
ともできる。さらに、チャネル収容領域1に一体的に結合される代わりに、少な
くとも幾つかのリリーフ領域41が浮遊電位で離隔されてもよい。よって、この
領域41は、チャネル収容領域1とドレイン領域3との中間に第2導電型(p型
)の孤立領域41b、41cの不均一な分布を有してもよい。これら孤立リリー
フ領域41b、41cは、長軸方向領域41aの代わりに、若しくはそれに加え
て設けられてもよい。
(形状及び正確な位置)がこれらの所望の効果を高めるために選択することがで
きる。この幾何学的配列をそのように修正することにより、領域41及び44の
ドーピング濃度を側面方向に修正する必要が無くなる。よって、例えば(少なく
とも幾つかの)リリーフ領域41の形状及び/又は寸法がこれらの側面方向の位
置で変化してもよい。図1、図4及び図5における自由端に対し説明されるよう
に、長軸方向の領域41aの幅W1は、周辺ドレイン領域3に向かい減少しても
よい。しかしながら、与えられるドーピング濃度及び寸法に関し、間隔W2がこ
のエリアにおいてさもなければ大きすぎる場合、(このエリアに増大する押しを
与えるために)領域41aの幅W1は周辺ドレイン領域3に向かい増大させるこ
ともできる。さらに、チャネル収容領域1に一体的に結合される代わりに、少な
くとも幾つかのリリーフ領域41が浮遊電位で離隔されてもよい。よって、この
領域41は、チャネル収容領域1とドレイン領域3との中間に第2導電型(p型
)の孤立領域41b、41cの不均一な分布を有してもよい。これら孤立リリー
フ領域41b、41cは、長軸方向領域41aの代わりに、若しくはそれに加え
て設けられてもよい。
【0025】 図3は、全てのリリーフ領域41が孤立領域41b及び41cである装置を説
明している。この装置において、これら孤立領域41b及び41cの分布密度は
、チャネル収容領域1からドレイン領域3に向かい減少している。さらに、図3
は、リリーフ領域41の幅W1が周辺ドレイン領域3に向かい減少する実施例が
説明され、ドレイン領域3により近い領域41cは、より小さい幅W1’を有し
ている。図5は、幾つかのリリーフ領域41が長軸方向領域41aであり、また
幾つかが孤立領域41b及び41cである装置を説明している。この主領域41
aは、図5の装置において空乏層を広げることに関し主要な効果を持つのに対し
、局部的で余分な電界リリーフを電界内の局部的に高い強度を減少させることに
より設けることが望ましい場所により小さな領域41b及び41cが置かれる。
明している。この装置において、これら孤立領域41b及び41cの分布密度は
、チャネル収容領域1からドレイン領域3に向かい減少している。さらに、図3
は、リリーフ領域41の幅W1が周辺ドレイン領域3に向かい減少する実施例が
説明され、ドレイン領域3により近い領域41cは、より小さい幅W1’を有し
ている。図5は、幾つかのリリーフ領域41が長軸方向領域41aであり、また
幾つかが孤立領域41b及び41cである装置を説明している。この主領域41
aは、図5の装置において空乏層を広げることに関し主要な効果を持つのに対し
、局部的で余分な電界リリーフを電界内の局部的に高い強度を減少させることに
より設けることが望ましい場所により小さな領域41b及び41cが置かれる。
【0026】 図1の装置は、ドレイン領域3に対する円形幾何学的配列である。ゲート12
、チャネル収容領域1及びソース領域2は、図1において例示的な六角形の幾何
学的配列で説明されているが、円形配置の幾何学的配列でもよい。図3、図4及
び図5は、多角形の幾何学的配列を持つ装置の実施例を説明し、この実施例にお
いて、ドレイン領域3は、表面10aにおいて基体部分4に面している多角形の
輪郭を有する。これら実施例の各々において、リリーフ領域41は、多角形の輪
郭の内角に向かい放射状に延在する。多角形の輪郭は、図3においては正方形で
あり、図4及び図5においては六角形である。図3は、孤立領域41b及び41
cも正方形である特殊な実施例を説明する。しかしながら、図5において、円形
の孤立領域は実施例として説明されている。
、チャネル収容領域1及びソース領域2は、図1において例示的な六角形の幾何
学的配列で説明されているが、円形配置の幾何学的配列でもよい。図3、図4及
び図5は、多角形の幾何学的配列を持つ装置の実施例を説明し、この実施例にお
いて、ドレイン領域3は、表面10aにおいて基体部分4に面している多角形の
輪郭を有する。これら実施例の各々において、リリーフ領域41は、多角形の輪
郭の内角に向かい放射状に延在する。多角形の輪郭は、図3においては正方形で
あり、図4及び図5においては六角形である。図3は、孤立領域41b及び41
cも正方形である特殊な実施例を説明する。しかしながら、図5において、円形
の孤立領域は実施例として説明されている。
【0027】 周辺ドレイン領域3に向かい放射状に配される増大するように間隔をとるリリ
ーフ領域41を有する上記装置構造は、多細胞状配列で使用される。ある上記多
細胞状配列は、図4において、六方細密構造配置を用いた実施例により説明され
る。上記装置構造において、ドレイン領域3は、表面10aにおいて隣接して並
んでいる基体部分4の間に延在する網目形状を有する。各々並んでいる基体部分
4は、この装置のそれぞれのチャネル収容領域1及びソース領域2の周りに延在
する。このような構成は、図5又は図3の(基体部分4の周りの)六角形又は正
方形の輪郭、若しくは図1に類似する円形の輪郭が集まるドレイン領域の網目を
用いることも可能である。
ーフ領域41を有する上記装置構造は、多細胞状配列で使用される。ある上記多
細胞状配列は、図4において、六方細密構造配置を用いた実施例により説明され
る。上記装置構造において、ドレイン領域3は、表面10aにおいて隣接して並
んでいる基体部分4の間に延在する網目形状を有する。各々並んでいる基体部分
4は、この装置のそれぞれのチャネル収容領域1及びソース領域2の周りに延在
する。このような構成は、図5又は図3の(基体部分4の周りの)六角形又は正
方形の輪郭、若しくは図1に類似する円形の輪郭が集まるドレイン領域の網目を
用いることも可能である。
【0028】 図2の装置において、リリーフ領域41はドリフト領域43の一部を過剰にド
ーピングすることで形成される。しかしながら、リリーフ領域41は、ドリフト
領域43の放射状に延在する長軸方向区域間において表面10aへ延在する基板
44の一部により形成されてもよい。この場合において、米国特許第US−A−
5,473,180号に類似する製造工程は、基板領域44の中間リリーフ領域
41をマスキングしている間に、この基板領域44の一部を過剰にドーピングす
ることでドリフト領域43の長軸方向区域を形成するのに使用可能である。しか
しながら、本発明に従って結果生じる装置の幾何学的配列は、表面10aにおい
て(領域41及び43を備える)結果生じる基体部分4の周りに少なくとも部分
的に延在する。(基板領域44の)リリーフ領域43は、周辺ドレイン領域3に
向かい増大する間隔W2で、放射状に配される。
ーピングすることで形成される。しかしながら、リリーフ領域41は、ドリフト
領域43の放射状に延在する長軸方向区域間において表面10aへ延在する基板
44の一部により形成されてもよい。この場合において、米国特許第US−A−
5,473,180号に類似する製造工程は、基板領域44の中間リリーフ領域
41をマスキングしている間に、この基板領域44の一部を過剰にドーピングす
ることでドリフト領域43の長軸方向区域を形成するのに使用可能である。しか
しながら、本発明に従って結果生じる装置の幾何学的配列は、表面10aにおい
て(領域41及び43を備える)結果生じる基体部分4の周りに少なくとも部分
的に延在する。(基板領域44の)リリーフ領域43は、周辺ドレイン領域3に
向かい増大する間隔W2で、放射状に配される。
【0029】 図2の装置において、基板領域44はドレインドリフト領域43とpn接合4
0を形成する。図6は、半導体基体10が電気的に絶縁な材料、例えば二酸化シ
リコンの下方領域150上に半導体層100を有する別の構造を説明している。
この領域150は、(それの装置領域1、2、3、41、43等を備える)半導
体層100を下方半導体基板領域44から絶縁する。この型式の装置構造は、時
にはSOI(Semiconductor On Insulator)と呼ばれる。図1、図3、図4及び図
5の何れかの装置構成がこのSOI型の装置構造で実施されてもよい。図6の装
置において、リリーフ領域41及びドリフト領域43は、半導体層100の厚さ
を通り抜け電気的に絶縁な材料である下方領域150へ延在する。このドリフト
領域43は、上述のように放射形リリーフ領域41から部分的に空乏化すること
が可能であり、MOSアクションによって、絶縁領域150を横断し基板領域4
4から部分的に空乏化することも可能である。半導体層100は、この空乏層が
絶縁領域150を横断することを可能にするために一般的に薄くする必要がある
。従って、一般的にSOI構造は、装置領域の厚さに関しより多くの制約を加え
、図2の構造よりもさらに制限される。
0を形成する。図6は、半導体基体10が電気的に絶縁な材料、例えば二酸化シ
リコンの下方領域150上に半導体層100を有する別の構造を説明している。
この領域150は、(それの装置領域1、2、3、41、43等を備える)半導
体層100を下方半導体基板領域44から絶縁する。この型式の装置構造は、時
にはSOI(Semiconductor On Insulator)と呼ばれる。図1、図3、図4及び図
5の何れかの装置構成がこのSOI型の装置構造で実施されてもよい。図6の装
置において、リリーフ領域41及びドリフト領域43は、半導体層100の厚さ
を通り抜け電気的に絶縁な材料である下方領域150へ延在する。このドリフト
領域43は、上述のように放射形リリーフ領域41から部分的に空乏化すること
が可能であり、MOSアクションによって、絶縁領域150を横断し基板領域4
4から部分的に空乏化することも可能である。半導体層100は、この空乏層が
絶縁領域150を横断することを可能にするために一般的に薄くする必要がある
。従って、一般的にSOI構造は、装置領域の厚さに関しより多くの制約を加え
、図2の構造よりもさらに制限される。
【0030】 トレンチゲート装置が説明されたとしても、基体表面10a上のゲート絶縁層
21上に存在するゲート12は、プレーナ形態でもよい。さらに、(チャネル収
容領域1とpn接合を形成する)接合ゲート12が、絶縁ゲート12の代わりに
使用されてもよい。
21上に存在するゲート12は、プレーナ形態でもよい。さらに、(チャネル収
容領域1とpn接合を形成する)接合ゲート12が、絶縁ゲート12の代わりに
使用されてもよい。
【0031】 本開示を読むことにより、他の変形及び改良が当業者には明白となるであろう
。このような変形及び改良は、半導体装置と当該装置の構成部品の設計、製造及
び使用において既に公知であり、ここで既に述べられた特徴の代わり又は加えて
使用されてもよい等しい及び他の特徴を含んでもよい。特許請求の範囲が本出願
において、特有な特徴の組合せを考案しても、本発明の開示する範囲は、如何な
る新規特徴、又はここに明白又は暗に開示された特徴の如何なる新規組合せ若し
くはこれらの如何なる一般概念も含み、如何なる請求項に現在記載されているの
と同じ発明に関するか、及びそれが本発明と同じ技術的課題を幾つか又は全てを
軽減するかを理解すべきである。出願人はここに、本願出願又はこの出願から得
られる他の如何なる出願の審査中に、如何なる上記特徴及び/又は上記特徴の組
合せに対し、新規請求項が考案されてもよいことを警告する。
。このような変形及び改良は、半導体装置と当該装置の構成部品の設計、製造及
び使用において既に公知であり、ここで既に述べられた特徴の代わり又は加えて
使用されてもよい等しい及び他の特徴を含んでもよい。特許請求の範囲が本出願
において、特有な特徴の組合せを考案しても、本発明の開示する範囲は、如何な
る新規特徴、又はここに明白又は暗に開示された特徴の如何なる新規組合せ若し
くはこれらの如何なる一般概念も含み、如何なる請求項に現在記載されているの
と同じ発明に関するか、及びそれが本発明と同じ技術的課題を幾つか又は全てを
軽減するかを理解すべきである。出願人はここに、本願出願又はこの出願から得
られる他の如何なる出願の審査中に、如何なる上記特徴及び/又は上記特徴の組
合せに対し、新規請求項が考案されてもよいことを警告する。
【図1】 図1は、本発明に従う電界効果半導体装置の一実施例の活性な中
央部分の平面図である。
央部分の平面図である。
【図2】 図2は、図1のII−II線上の断面図である。
【図3】 図3は、本発明に従う電界効果半導体装置の他の実施例の活性な
中央部分の平面図である。
中央部分の平面図である。
【図4】 図4は、本発明に従う電界効果半導体装置の他の実施例の活性な
中央部分の平面図である。
中央部分の平面図である。
【図5】 図5は、本発明に従う電界効果半導体装置の変形実施例の活性な
中央部分の平面図である。
中央部分の平面図である。
【図6】 図6は、本発明に従う電界効果半導体装置の他の変形実施例の活
性な中央部分の第2図と同様の断面図である。
性な中央部分の第2図と同様の断面図である。
2 ソース領域 3 ドレイン領域 4 基体部分 12 絶縁ゲート 30 pn接合 41 電界リリーフ領域 43 ドリフト領域 W1 間隔 W2 間隔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/786 H01L 29/78 301W 301V 618C 617J (71)出願人 Groenewoudseweg 1, 5621 BA Eindhoven, Th e Netherlands Fターム(参考) 5F110 AA13 BB12 CC09 DD13 EE22 GG02 GG12 GG22 GG23 HM12 5F140 AA25 AC36 BA01 BB04 BF43 BF51 BH02 BH04 BH30 CD09 【要約の続き】 に間隔をとる放射状に配されるリリーフ領域の採用は、 チャネル収容領域に隣接する最大の電界リリーフで、最 適に近い電界分布が基体部分において達成されるのを可 能にする。
Claims (10)
- 【請求項1】 第2導電型のチャネル収容領域を反対の第1導電型のソース
領域とドレイン領域との間に含む半導体基体を有する電界効果半導体装置であっ
て、基体部分は前記チャネル収容領域を前記ドレイン領域から離隔し、前記基体
部分と前記ソース及びドレイン領域との両方とも前記半導体基体の表面に隣接し
て延在し、前記基体部分は、前記装置の動作が導電モードにおいて、前記チャネ
ル収容領域内の導電チャネルから、前記第1導電型の電荷キャリアが前記ドレイ
ン領域へ電流を流すための前記第1導電型のドリフト領域を含み、前記基体部分
は、前記表面に隣接する前記ドリフト領域内に存在する第2導電型のリリーフ領
域も含み、前記装置の動作が或るのモードにおいて、阻止電圧が前記チャネル収
容領域と前記ドレイン領域との間に存在するとき、前記基体部分の前記リリーフ
領域及び前記ドリフト領域が前記チャネル収容領域から前記ドレイン領域へ空乏
層が広がることで空間電子領域を一緒に形成する電界効果半導体装置において、
前記基体の表面における前記ソース領域及びドレイン領域の同心配列を有し、前
記ドレイン領域は、前記基体部分及び前記ソース領域の周りに少なくとも部分的
に延在する周囲領域であり、隣接するリリーフ領域間の間隔は、前記チャネル収
容領域から前記周囲ドレイン領域に向かい増大することを特徴とする電界効果半
導体装置。 - 【請求項2】 前記周囲ドレイン領域は、前記半導体基体の表面において前
記基体部分の周りに全体的に延在し、前記リリーフ領域は、前記チャネル収容領
域の付近から前記周囲ドレイン領域へ放射状に延在することを特徴とする請求項
1に記載の装置。 - 【請求項3】 前記ドレイン領域は、前記表面において前記基体部分に面し
ている多角形の輪郭を有し、前記リリーフ領域は前記多角形の輪郭に向かって放
射状に延在することを特徴とする請求項2に記載の装置。 - 【請求項4】 前記多角形の輪郭は、六角形又は正方形であることを特徴と
する請求項3に記載の装置。 - 【請求項5】 前記ドレイン領域は、前記基体部分の前記表面において隣接
し、並んでいる基体部分の間に延在する網目形状を有し、各々並んでいる前記基
体部分は、前記装置のそれぞれのチャネル収容領域及びソース領域の周りに延在
することを特徴とする前述する請求項の何れか一項に記載の装置。 - 【請求項6】 少なくとも幾つかの前記リリーフ領域の幅は、前記周囲ドレ
イン領域に向かい減少することを特徴とする前述する請求項の何れか一項に記載
の装置。 - 【請求項7】 前記リリーフ領域は、前記チャネル収容領域と前記ドレイン
領域と間に前記第2導電型の孤立領域の不均一な分布を有し、前記孤立領域の分
布密度は前記チャネル領域からドレイン領域に向かい減少していることを特徴と
する前述する請求項の何れか一項に記載の装置。 - 【請求項8】 少なくとも幾つかの前記リリーフ領域が前記チャネル収容領
域から外へ延在し、トレンチゲートは、前記装置に前記チャネル収容領域の厚さ
にわたる導電チャネルを設けるために、前記表面から前記チャネル収容領域の厚
さを通り抜けて延在することを特徴とする前述する請求項の何れか一項に記載の
装置。 - 【請求項9】 前記半導体基体は、電気的に絶縁な材料の下方層上に半導体
層を有し、前記リリーフ領域及びドリフト領域は、前記半導体層の厚さを通り抜
け電気的に絶縁な材料の前記下方領域に延在することを特徴とする前述する請求
項の何れか一項に記載の装置。 - 【請求項10】 前記ドリフト領域は、前記リリーフ領域の下方にも延在し
、前記基体領域は、前記ドリフト領域の下に位置し、当該ドリフト領域とpn接
合を形成する第2導電型の下方領域を含み、前記空間電荷領域は前記リリーフ領
域、前記ドリフト領域及び前記下方領域の隣接する部分により形成されることを
特徴とする請求項1乃至8の何れか一項に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GBGB9826291.8A GB9826291D0 (en) | 1998-12-02 | 1998-12-02 | Field-effect semi-conductor devices |
GB9826291.8 | 1998-12-02 | ||
PCT/EP1999/008935 WO2000033353A2 (en) | 1998-12-02 | 1999-11-18 | Field-effect semiconductor devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002531940A true JP2002531940A (ja) | 2002-09-24 |
Family
ID=10843365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000585910A Withdrawn JP2002531940A (ja) | 1998-12-02 | 1999-11-18 | 電界効果半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6400003B1 (ja) |
EP (1) | EP1105918A2 (ja) |
JP (1) | JP2002531940A (ja) |
GB (1) | GB9826291D0 (ja) |
WO (1) | WO2000033353A2 (ja) |
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JP7495257B2 (ja) | 2020-03-24 | 2024-06-04 | 株式会社東海理化電機製作所 | 半導体集積回路、および半導体集積回路の製造方法 |
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