JP2009182330A - 印刷回路基板、半導体パッケージ、カード及び電子システム - Google Patents

印刷回路基板、半導体パッケージ、カード及び電子システム Download PDF

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Abstract

【課題】高容量の半導体チップのパッケージングに適用されて高い信頼性を確保することができる印刷回路基板、半導体パッケージとこれを利用したカード及び電子システムを提供する。
【解決手段】半導体パッケージは、第１面及び第２面を持つ基板と、基板の第１面上に搭載された半導体チップと、基板の第２面上に配置され、その枠に複数の第１群の弧を備えるランドと、基板の第２面を覆ってランドを露出させる開口を備えるマスク層と、ランド上の外部端子を備える。ランドの一部分はマスク層によって覆われ、ランドの他部分の側壁は開口によって露出され、開口はその枠に複数の第２群の弧を備え、複数の第１群の弧のうち最外郭弧の半径は、複数の第２群の弧のうち最外郭弧の半径と同じである。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、半導体チップを実装するための印刷回路基板、半導体パッケージとこれらを利用したカード及び電子システムに関する。
従来より、電子製品は、高性能化と共に携帯便宜性のために、小型化かつ高容量化しつつある。これにより、このような電子製品に使われる半導体パッケージは、基板の面積を縮めながらもさらに多くの外部端子を基板上に設ける必要がある。例えば、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ；ＢＧＡ）タイプの半導体パッケージは、小型の高性能製品に適している。
これらのＢＧＡタイプの半導体パッケージで、外部端子は基板の背面に配置されたランドに接着される。例えば、ソルダーマスク限定（Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ；ＳＭＤ）タイプの場合、ランドの外郭がソルダーマスク層によって覆われており、外部端子は露出されたランドの上面と接着される。他の例として、ソルダーマスク非限定（Ｎｏｎ−Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ；ＮＳＭＤ）タイプの場合、ランドの外郭がソルダーマスク層によって露出され、外部端子はランドの外郭だけではなく配線ラインと接着される。
しかし、通例的なＳＭＤまたはＮＳＭＤタイプの半導体パッケージは、その信頼性で問題になっている。
図１４は、従来のＳＭＤタイプの半導体パッケージでの外部端子の接着信頼性を示す図である。図１４で上部は、ＳＭＤタイプの半導体パッケージを示す。図１４を参照すれば、ＳＭＤタイプの場合、ソルダージョイント信頼性（Ｓｏｌｄｅｒ Ｊｏｉｎｔ Ｒｅｌｉａｂｉｌｉｔｙ；ＳＪＲ）テスト後に外部端子２５とランド３０との接着部付近にクラック４０が発生して、外部端子２５とランド３０との連結信頼性が落ちる。
図１５は、従来のＮＳＭＤタイプの半導体パッケージでの外部端子の信頼性を示す図である。図１５を参照すれば、ＮＳＭＤタイプの場合、配線ライン６０にクラック４５が発生しうる。このようなクラック４５は、ランド３０を覆う外部端子（図示せず）の界面部５０で発生しうる。さらに、ＮＳＭＤタイプの場合、外部端子の接着面積が広くなって外部端子の密度が減少し、配線ライン６０を稠密に配置し難い。したがって、ＳＭＤタイプまたはＮＳＭＤタイプの長短所を適切に調和する必要がある。
本発明が解決しようとする技術的課題は、高容量の半導体チップを搭載して高い信頼性を確保できる印刷回路基板及び半導体パッケージを提供することにある。
本発明が解決しようとする他の技術的課題は、半導体パッケージを利用したカード及びシステムを提供することにある。
上述した技術的課題を達成するため、本発明による印刷回路基板は、第１面及び第２面を持つ基板と、基板の第２面上に配置され、その枠に複数の第１群の弧を備えるランドと、基板の第２面を覆い、ランドを露出させる開口を備えるマスク層と、を備え、ランドの一部分はマスク層によって覆われ、ランドの他部分の側壁は開口によって露出され、開口はその枠に複数の第２群の弧を備え、複数の第１群の弧のうち最外郭弧の半径は、複数の第２群の弧のうち最外郭弧の半径と同じである。
技術的課題を達成するため、本発明による半導体パッケージは、第１面及び第２面を持つ基板と、基板の第１面上に搭載された半導体チップと、基板の第２面上に配置され、その枠に複数の第１群の弧を備えるランドと、基板の第２面を覆って、ランドを露出させる開口を備えるマスク層と、ランド上の外部端子を備え、ランドの一部分はマスク層によって覆われ、ランドの他部分の側壁は開口によって露出され、開口はその枠に複数の第２群の弧を備え、複数の第１群の弧のうち最外郭弧の半径は、複数の第２群の弧のうち最外郭弧の半径と同じである。
本発明による半導体パッケージは、ランドに連結された配線ラインをさらに備え、配線ラインは、マスク層によって覆われるように配置される。
本発明による半導体パッケージは、複数の第１群の弧は、第１半径を持つ第１弧と、第１半径より大きい第２半径を持つ第２弧とを備え、複数の第２群の弧は、第３半径を持つ第３弧と、第３半径より大きい第４半径を持つ第４弧とを備える。
本発明による半導体パッケージは、第１弧と、第４弧は、基板の中心から外方向に配置され、第２弧と、第４弧の中心は一致し、第２半径は第４半径と同じである。
技術的課題を達成するため、本発明による半導体パッケージは、第１面及び第２面を持つ基板と、基板の第１面上に搭載された半導体チップと、基板の第２面の第１領域上に配置され、その枠に複数の第１群の弧をそれぞれ備える複数の第１ランドと、基板の第２面の第２領域上に配置される複数の第２ランドと、基板の第２面を覆い、複数の第１ランドを露出させる複数の第１開口と、複数の第２ランドを露出させる複数の第２開口とを備えるマスク層と、複数の第１ランド上の複数の第１外部端子と、複数の第２ランド上の複数の第２外部端子と、を備え、複数の第１ランドそれぞれの一部分はマスク層によって覆われ、複数の第１ランドそれぞれの他部分の側壁は複数の第１開口それぞれによって露出され、複数の第１開口それぞれはその枠に複数の第２群の弧を備え、複数の第１群の弧のうち最外郭弧の半径は、複数の第２群の弧のうち最外郭弧の半径と同じである。
本発明による半導体パッケージによれば、第２面の第１領域は、第２面の第２領域を取り囲むように限定され、第２面の第２領域は、第２面の中心を取り囲むように限定される。
本発明による半導体パッケージによれば、複数の第２ランドそれぞれの枠がマスク層によって覆われるように、複数の第２開口のサイズは複数の第２ランドのサイズより小さい。
他の技術的課題を達成するための本発明によるカードは、半導体パッケージで構成されたメモリと、メモリを制御してメモリとデータを交換する制御器と、を備え、半導体パッケージは、第１面及び第２面を持つ基板と、基板の第１面上に搭載された半導体チップと、基板の第２面上に配置され、その枠に複数の第１群の弧を備えるランドと、基板の第２面を覆って、ランドを露出させる開口を備えるマスク層と、ランド上の外部端子と、を備え、ランドの一部分はマスク層により覆われ、ランドの他部分の側壁は、開口により露出され、開口は、その枠に複数の第２群の弧を備え、複数の第１群のうち最外郭弧の半径は、複数の第２群のうち最外郭弧の半径と同じである。
他の技術的課題を達成するための本発明による電子システムは、半導体パッケージで構成されたメモリと、メモリとバスを通じてデータを交換するプロセッサーと、バスを通じてプロセッサーと通信する端末装置と、を備え、半導体パッケージは、第１面及び第２面を持つ基板と、基板の第１面上に搭載された半導体チップと、基板の第２面上に配置され、その枠に複数の第１群の弧を備えるランドと、基板の第２面を覆って、ランドを露出させる開口を備えるマスク層と、ランド上の外部端子と、を備え、ランドの一部分はマスク層により覆われ、ランドの他部分の側壁は、開口により露出され、開口は、その枠に複数の第２群の弧を備え、複数の第１群のうち最外郭弧の半径は、複数の第２群のうち最外郭弧の半径と同じである。
本発明による印刷回路基板及び半導体パッケージによれば、ＳＭＤタイプの短所とＮＳＭＤタイプの短所とがいずれも克服できる。すなわち、外部端子が配線ラインと直接接触しないため、ＮＳＭＤタイプとは異なって配線ラインにクラックが発生しない。また、ランドの一側壁が外部端子と直接接着されているために、ランドと外部端子との接着信頼性が高くなって、ＳＭＤタイプより高いソルダージョイント信頼性（ＳＪＲ）を確保することができる。
また、本発明による印刷回路基板及び半導体パッケージによれば、ＳＭＤタイプとＮＳＭＤタイプとの複合構造を採用しつつも、外部端子の体積を小さく保持できる。したがって、基板上に多くの外部端子を稠密に配置することができる。したがって、本発明による半導体パッケージは、高容量の半導体チップのパッケージングに適用されて高い信頼性を確保することができる。
本発明の一実施形態による半導体パッケージを示す断面図である。 図１の半導体パッケージでランドの露出構造を示す平面図である。 図２のＩＩＩ−ＩＩＩ≡線の断面図である。 図２のＩＶ−ＩＶ≡線の断面図である。 図１の半導体パッケージでランド配置の一実施形態を示す平面図である。 図１の半導体パッケージで、ランド配置の他の実施形態を示す平面図である。 図６の第２ランドの露出構造を示す平面図である。 図７のＶＩＩＩ−ＶＩＩＩ≡線の断面図である。 図２のランドの露出構造の変形された一例を示す平面図である。 図２のランドの露出構造の変形された他の例を示す平面図である。 本発明の一実施形態によるカードを示す概略図である。 本発明の一実施形態によるシステムを示すブロック図である。 本発明の実験例による半導体パッケージで、外部端子の接着信頼性を示す写真である。 通例的なＳＭＤタイプの半導体パッケージで、外部端子の接着信頼性を示す写真である。 通例的なＮＳＭＤタイプの半導体パッケージで、外部端子の信頼性を示す写真である。 図１から図１０の印刷回路基板及び半導体パッケージの製造方法を示すフローチャートである。
以下、添付した図面を参照して本発明による望ましい一実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される一実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に本実施形態は本発明の開示を完全にし、当業者に本発明の範ちゅうを完全に知らせるために提供されるものである。図面の構成要素は説明の便宜のためにそのサイズが誇張されることがある。
別途に定義されない限り、ここで使われたあらゆる用語は、当業者によって通例的に理解されるものと同じ意味で使われる。例えば、本発明の一実施形態で外部端子は、半導体パッケージを電子製品と連結させて、その二つの間に信号を伝達するために利用される。
本発明の一実施形態で、寸法の同一性は数学的に同じであるということに限定されず、工学的な側面で実質的に同じであるということを意味する。例えば、二つの弧の半径が互いに同じならば、これは、その二つの弧を製造する時の工程マージンを考慮して、その工程マージン範囲内で実質的に同じであるということを意味する。
本発明の一実施形態で、構成要素の数を表すに当たって“少なくとも一つ”という表現は、その構成要素の数が一つまたは一つ以上でありうるいうことを意味する。したがって、“少なくとも一つ”という表現は、“一つまたはそれ以上”または“一つまたは複数”という意味とも同一に使われる。
本発明の一実施形態による半導体パッケージ１００の断面図を図１に示す。
図１を参照すれば、基板１１０は、第１面１０３及び第２面１０６を持つ。例えば、基板１１０は板状に形成され、第１面１０３及び第２面１０６は互いに逆の面、例えば、前面及び背面をそれぞれ称する。基板１１０は、リジッドまたはフレキシブル基板として提供され、適切な絶縁物、例えば、一つまたは複数の絶縁樹脂を含む。
半導体チップ１２０は、基板１１０の第１面１０３上に搭載される。例えば、半導体チップ１２０は、接着部材１１５を利用して基板１１０上に接着される。半導体チップ１２０は、メモリ素子及び／またはロジック素子で構成され、本発明の範囲は半導体チップ１２０の種類に制限されない。さらに、この実施形態の変形された例で、半導体チップ１２０上に複数の半導体チップ（図示せず）がさらに搭載されることもある。
半導体チップ１２０は適切な連結部材、例えば、ボンディングワイヤー（図示せず）を利用して基板１１０と電気的に連結されうる。基板１１０の第１面１０３上には、半導体チップ１２０を保護するためのモールディング部材（図示せず）がさらに設けられることもある。
少なくとも一つ、例えば複数の外部端子１２５は、基板１１０の第２面１０６上に設けられる。外部端子１２５は、基板１１０を通じて半導体チップ１２０と電気的に連結される。したがって、外部端子１２５の数は、半導体チップ１２０の種類及び容量によって適切に選択される。例えば、外部端子１２５は導電性バンプ、例えば、ソルダーボールを備えることができる。
以下では、図２から図４を参照して、外部端子１２５の配置及び構造をさらに詳細に説明する。
図２は、図１の半導体パッケージ１００で、ランド１３０の露出構造を示す平面図である。図３は、図２のＩＩＩ−ＩＩＩ≡線の断面図であり、図４は、図２のＩＶ−ＩＶ≡線の断面図である。外部端子１２５は図２で便宜上省略しており、図３及び図４では図示している。
図２から図４を参照すれば、外部端子１２５は、ランド１３０の一部分上に設けられる。例えば、ランド１３０の一部分Ｂ１がマスク層１４０内の開口１５０から露出し、外部端子１２５は、露出したランド１３０の一部分上に接着される。ランド１３０の他部分Ｂ２はマスク層１４０に覆われ、外部端子１２５と直接接触していない。
さらに具体的に説明すれば、ランド１３０は、基板１１０の第２面１０６上に設けられ、その枠に複数の第１群の弧、例えば、第１弧１３１及び第２弧１３２を備える。第１弧１３１は第１半径Ｒ１を持ち、第２弧１３２は第２半径Ｒ２を持つ。第２半径Ｒ２は第１半径Ｒ１より大きい。第１弧１３１及び第２弧１３２は、第１連結ライン１３３によって互いに連結される。第１連結ライン１３３は直線または曲線である。したがって、この実施形態で、ランド１３０の枠は、第１弧１３１、第２弧１３２及び第１連結ライン１３３によって限定される。
配線ライン１６０は、第２弧１３２に連結される。配線ライン１６０は、ランド１３０の入出力ラインになる。ランド１３０及び配線ライン１６０は同じ導電物質、例えば、銅及び貴金属層を備える。但し、本発明の範囲はこれらの例に制限されない。例えば、ランド１３０及び配線ライン１６０は、相異なる導電物質からなることもある。
マスク層１４０は基板１１０の第２面１０６上に形成され、開口１５０を通じてランド１３０を実質的に露出させる。例えば、開口１５０は、その枠に複数の第２群の弧、例えば、第３弧１５１及び第４弧１５２を備える。第３弧１５１は第３半径Ｒ３を持ち、第４弧１５２は第４半径Ｒ４を持つ。第４半径Ｒ４は第３半径Ｒ３より大きい。第３弧１５１及び第４弧１５２は第２連結ライン１５３によって互いに連結される。第２連結ライン１５３は直線または曲線である。したがって、この実施形態で、開口１５０の枠は第３弧１５１、第４弧１５２及び第２連結ライン１５３によって限定される。
開口１５０の第３弧１５１はランド１３０の第２弧１３２内に配置され、ランド１３０の第１弧１３１は開口１５０の第４弧１５２内に配置される。すなわち、第２半径Ｒ２は第３半径Ｒ３より大きく、第４半径Ｒ４は第１半径Ｒ１より大きい。これにより、ランド１３０の一部分Ｂ１は開口１５０から露出し、ランド１３０の他部分Ｂ２はマスク層１４０により覆われる。さらに、ランド１３０の一側壁１３０ａは開口１５０から露出される。配線ライン１６０はマスク層１４０によって覆われる。
したがって、ランド１３０は、第１弧１３１部分でソルダーマスク非限定（ＮＳＭＤ）タイプを持ち、第２弧１３２部分でソルダーマスク限定（ＳＭＤ）タイプを持つことができる。すなわち、ランド１３０は、ＳＭＤとＮＳＭＤとが結合された複合構造を持つことができる。これにより、外部端子１２５は開口１５０から露出されたランド１３０の一部分Ｂ１上に接着され、さらに、ランド１３０の一側壁１３０ａ上にさらに接着される。したがって、外部端子１２５は配線ライン１６０と直接接着せず、ランド１３０の一側壁１３０ａと接着する。
このような複合構造を利用すれば、ＳＭＤタイプの短所とＮＳＭＤタイプの短所とをいずれも克服することができる。すなわち、外部端子１２５が配線ライン１６０と直接接触しないため、ＮＳＭＤタイプとは異なって配線ライン１６０にクラックが発生しない。また、ランド１３０の一側壁１３０ａが外部端子１２５と直接接着されているため、ランド１３０と外部端子１２５との接着信頼性が高くなり、その結果、ＳＭＤタイプより高いソルダージョイント信頼性（Ｓｏｌｄｅｒ Ｊｏｉｎｔ Ｒｅｌｉａｂｉｌｉｔｙ；ＳＪＲ）が確保されうる。
ランド１３０でＳＭＤタイプを持つ第２弧１３２部分とＮＳＭＤタイプを持つ第１弧１３１部分との比率は適切に調節される。例えば、ソルダージョイント信頼性を十分に確保するために、第１弧１３１の長さは第２弧１３２の長さの１／３倍以上であるか、または第４弧１５２の長さは第３弧１５１の長さの１／３倍以上である。さらに、ランド１３０の露出面積を適切に保持するために、第１弧１３１の長さは第２弧１３２の長さ以下であるか、または第４弧１５２の長さは第３弧１５１の長さ以下である。
一方、ランド１３０の構造は、その信頼性だけではなく外部端子１２５の体積を考慮してさらに最適化される必要がある。望ましくは、ランド１３０の最外郭に配置された第２弧１３２及び開口１５０の最外郭に配置された第４弧１５２は、同一円柱の一部分である。すなわち、第２弧１３２及び第４弧１５２の中心Ｃ１が実質的に同じであり、第２半径Ｒ２及び第４半径Ｒ４が実質的に同一である。ただし、ここで同一の意味は数学的に同一であるというだけではなく、製造過程での誤差またはマージンによる差は同一性範囲と見なす工学的な意味で同一であるということを含む。
さらに、第３半径Ｒ３は第１半径Ｒ１より大きい。第３半径Ｒ３を大きくすれば、ランド１３０の露出された一部分Ｂ１の面積を大きくするところに寄与できる。第１弧１３１及び第３弧１５１の中心Ｃ１は実質的に同一である。この場合、第１弧１３１、第２弧１３２、第３弧１５１及び第４弧１５２の中心Ｃ１がいずれも実質的に一致できて、ランド１３０及び開口１５０の構造が単純化できる。しかし、本発明の範囲はこれらの例に制限されない。例えば、第１弧１３１及び第３弧１５１の中心が一致しないこともありうる。
第２弧１３２と第４弧１５２とが同一円柱上にあるため、外部端子１２５の接着部は、第２弧１３２及び第４弧１５２で形成された円柱内に位置する。したがって、複合構造を採用しながらも外部端子１２５の体積を小さく保持できる。したがって、基板１１０の第２面１０６上に多くの外部端子１２５を稠密に配置させることができ、これにより、半導体パッケージ１００は、高容量の半導体チップ１２０のパッケージングに容易に適用されて高い信頼性を確保することができる。
図５は、図１の半導体パッケージ１００で、ランド１３０配置の一実施形態を示す平面図である。図５で外部端子１２５は、説明の便宜のために省略されている。
図５を参照すれば、複数のランド１３０は、基板１１０の第２面１０６上に配置される。ランド１３０は放射状配置を持つことができ、例えば、ランド１３０それぞれにおいて第１弧１３１及び第４弧１５２が、基板１１０の中心Ｃ２から外方向に配置されうる。すなわち、ＮＳＭＤタイプ部分が基板１１０の中心Ｃ２から外方向に配置され、ＳＭＤタイプ部分が基板１１０の中心Ｃ２方向に配置される。
このような放射状配置は、半導体パッケージ１００のソルダージョイント信頼性（ＳＪＲ）を高めることに寄与することができる。一般的にＳＪＲテスト進行時に、基板１１０の外側にストレスが大きくなる。したがって、ＮＳＭＤタイプ部分を基板１１０の外側の側に配置することによって、ソルダージョイント信頼性を効果的に高めることができる。
図６は、図１の半導体パッケージ１００で、ランド配置の他の実施形態を示す平面図である。図７は、図６の第２ランドの露出構造を示す平面図であり、図８は、図７のＶＩＩＩ−ＶＩＩＩ≡線の断面図である。
図１及び図６を参照すれば、基板１１０の第２面１０６は、第１領域Ａ１及び第２領域Ａ２を備える。例えば、第１領域Ａ１は、第２領域Ａ２を取り囲むように配置される。望ましくは、第２領域Ａ２は基板１１０の中心Ｃ２を取り囲み、第１領域Ａ１は基板１１０の最外郭を備える。
複数の第１ランド１３０は、第１領域Ａ１上に配置される。第１ランド１３０それぞれは、図２から図４のランド１３０と同一であり、したがって、同じ参照符号で表示している。さらに、図２から図４で開口１５０は、第１ランド１３０で第１開口１５０として参照される。第１ランド１３０は、図５に示したように、第１弧１３１及び第４弧１５２が基板１１０の中心Ｃ２から外方向に配置される。すなわち、ＮＳＭＤタイプ部分が基板１１０の中心Ｃ２から外方向に配置され、ＳＭＤタイプ部分が基板１１０の中心Ｃ２方向に配置される。
第１外部端子（図示せず）は第１ランド１３０上に配置され、図３及び図４の外部端子１２５を参照することが可能である。
図６から図８を参照すれば、複数の第２ランド２３０は、第２領域Ａ２上に配置される。第２開口２５０はマスク層１４０内に限定され、第２ランド２３０を実質的に露出させる。例えば、第２開口２５０のサイズは第２ランド２３０のサイズより小さくて、第２ランド２３０の枠がマスク層１４０に覆われる。
例えば、第２ランド２３０は中心Ｃ３から第２半径Ｒ２を持ち、第２開口２５０は中心Ｃ３から第３半径Ｒ３を持つことができる。これにより、第２ランド２３０の一部分Ｄ１は第２開口２５０から露出し、第２ランド２３０の他部分Ｄ２はマスク層１４０によって覆われる。すなわち、第２ランド２３０はＳＭＤタイプで構成される。
第２外部端子２２５は、第２ランド２３０上に配置される。例えば、第２外部端子２２５は、第２開口２５０から露出される第２ランド２３０上に接着される。
この実施形態によれば、基板１１０の第２面１０６の第２領域Ａ２上には、ＳＭＤタイプの第２ランド２３０を配置し、配線ライン（図２の１６０）にクラックが発生することを抑制することができる。さらに、基板１１０の第２面１０６の第２領域Ａ１上にはＳＭＤタイプとＮＳＭＤタイプとが結合された複合構造の第１ランド１３０を配置し、ソルダージョイント信頼性を高めることができる。さらに、複合構造の第１ランド１３０は、ＳＭＤタイプの第２ランド２３０に比べてそのサイズが大きくないため、この実施形態の配置は、高容量の半導体チップ１２０のパッケージングに適用されて高い信頼性を確保することができる。
図９は、図２のランドの露出構造の変形された実施形態を示す平面図である。
図９を参照すれば、ランド１３０ａのサイズは、図２のランド１３０のサイズより大きい。例えば、第１弧１３１ａは、第３半径Ｒ３と同じ第１半径Ｒ１≡を持つ。これにより、第１弧１３１ａと第４弧１５２との離隔距離が図２に比べて減少される。その結果、図２に比べてランド１３０ａのサイズが大きくなる。しかし、図２に比べてＮＳＭＤタイプの効果が低下しうる。
図１０は、図２のランドの露出構造の他の変形された実施形態を示す平面図である。
図１０を参照すれば、ランド１３０ｂは複数の弧、例えば、第１弧１３１、第２弧１３２以外に一対の第５弧１３４をさらに備える。開口１５０ｂは複数の弧、例えば、第３弧１５１及び第４弧１５２以外に一対の第６弧１５４をさらに備える。第５弧１３４及び第６弧１５４は、中心Ｃ１から同じ第５半径Ｒ５をもって互いに重畳される。第５半径Ｒ５は、第２半径Ｒ２及び第４半径Ｒ４より小さく、第１半径Ｒ１及び第３半径Ｒ３より大きい。
ランド１３０ｂで、第５弧１３４の数及び位置は多様に変形可能である。例えば、一対の第５弧１３４のうちいずれか一つが省略され、その省略された部分は、図２または図９と同一に保持される。
図１から図１０で本発明の実施形態による半導体パッケージ１００を説明した。しかし、本発明の思想は半導体パッケージ１００に限定されたものではなく、このような半導体パッケージ１００を形成するための印刷回路基板にもそのまま適用できるということは明らかである。本発明による印刷回路基板は、図１から図１０で説明した半導体パッケージ１００で、接着部材１１５、半導体チップ１２０及び外部端子１２５が省略された残りの構造に対応できる。選択的に、本発明による印刷回路基板は外部端子１２５をさらに備えるように提供されてもよい。
図１１は、本発明の一実施形態によるカード３００を示す概略図である。
図１１を参照すれば、制御器３１０及びメモリ３２０は、カード３００内に電気的な信号を交換するように配置されうる。例えば、制御器３１０から命令がメモリ３２０に通達されれば、メモリ３２０と制御器３１０との間でデータが伝送されうる。メモリ３２０は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、相転移メモリまたは他の形態のメモリであり、例えば、図１から図１０の半導体パッケージ１００を備えるように構成されうる。これらのカード３００は、マルチメディアカード（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ；ＭＭＣ）または保安デジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ；ＳＤ）カードのようなメモリ装置に利用できる。
カード３００は、高容量のメモリ３２０を信頼性のあるように搭載できて、高容量のメモリ装置に利用できる。
図１２は、本発明の一実施形態によるシステム４００を示すブロック図である。
図１２を参照すれば、プロセッサー４１０、端末装置である入／出力装置４３０及びメモリ４２０は、バス４４０を利用して互いに通信を行える。プロセッサー４１０は、プログラムを行ってシステム４００を制御する役割を行える。入／出力装置４３０は、システム４００のデータを入力または出力するところに利用できる。これにより、システム４００は、入／出力装置４３０を利用して外部装置、例えば、パソコンまたはネットワークに連結されて外部装置と互いにデータを交換できる。
メモリ４２０は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、相転移メモリまたは他の形態のメモリであり、例えば、図１から図１０の半導体パッケージ１００を備えるように構成できる。例えば、メモリ４２０は、プロセッサー４１０の動作のためのコード及びデータを保存することができる。
システム４００は、高容量のメモリ４２０を信頼性あるように搭載でき、したがって、高容量の電子システムに利用できる。例えば、これらのシステム４００は、コンピュータ、携帯電話、ＭＰ３プレーヤー、ナビゲーション、固状ディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ；ＳＳＤ）または家電製品に利用できる。
表１は、比較例による半導体パッケージと本発明の実験例による半導体パッケージとのソルダージョイント信頼性を比較したものである。比較例でランドの露出構造はＳＭＤタイプであり、実験例でランドの露出構造はＳＭＤタイプとＮＳＭＤタイプとが併合された複合構造であり、図６の実施形態の通りである。表１でソルダージョイント信頼性は、０〜１２５℃の熱サイクル（ＴＣ）を反復して印加しつつ測定された。
Figure 2009182330
表１を参照すれば、比較例では、熱サイクル（ＴＣ）が６００回を超えれば不良が発生し始め、１２００回以上ではテストが中断された（“Ｘ≡で表示される）ということが分かる。しかし、実験例では、熱サイクル（ＴＣ）が１３００回までも不良が発生させず、１７００回までテストが進んだことが分かる。したがって、実験例は比較例に比べて高いソルダージョイント信頼性を持つということが分かる。
図１３を参照すれば、実験例で外部端子１２５とランド１３０との間にクラックが発生せず、さらに配線ライン１６０にもクラックが発生しないということが分かる。
図１６は、図１から図１０の印刷回路基板及び半導体パッケージの製造方法を示すフローチャートである。
図１６を参照すれば、基板１１０上に半導体チップ１２０を連結する（Ｓ１６１）。基板１１０上にランド１３０を形成し（Ｓ１６２）、基板１１０上に配線ライン１６０を形成し（Ｓ１６３）、基板１１０上にマスク層１４０を形成する（Ｓ１６４）。ランド１３０上に外部端子を形成し（Ｓ１６５）、半導体パッケージの外部端子を制御器またはプロセッサーに連結してカードまたは電子システムを形成する（Ｓ１６６）。ここで、基板１１０上に半導体チップ１２０を連結するＳ１６１はＳ１６５後に行われうる。しかし、この実施形態の概念はこれらの例に制限されない。Ｓ１６１からＳ１６６は単一製造工程で行われることもある。
発明の特定実施形態についての以上の説明は、例示及び説明を目的で提供されたものである。したがって、本発明は前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更ができることは明らかである。
本発明は、半導体装置関連の技術分野に好適に用いられる。
１０３：第１面、１０６：第２面、１１０：基板、１１５：接着部材、１２０：半導体チップ、１２５：外部端子、１３０：ランド、１３１：第１弧、１３２：第２弧、１３３：第１連結ライン、１４０：マスク層、１５０：開口、１５１：第３弧、１５２：第４弧、１５３：第２連結ライン、１６０：配線ライン、Ｂ１：ランドの一部分、Ｂ２：ランドの他部分、Ｃ１：弧の中心、Ｒ１：第１半径、Ｒ２：第２半径、Ｒ３：第３半径、Ｒ４：第４半径、

Claims (24)

  1. 第１面及び第２面を持つ基板と、
    前記基板の第１面上に搭載された半導体チップと、
    前記基板の第２面上に配置され、枠に複数の第１群の弧を備えるランドと、
    前記基板の第２面を覆って、前記ランドを露出させる開口を備えるマスク層と、
    前記ランド上の外部端子と、を備え、
    前記ランドの一部分は、前記マスク層によって覆われ、前記ランドの他部分の側壁は、前記開口によって露出し、
    前記開口は、その枠に複数の第２群の弧を備え、前記複数の第１群の弧のうち最外郭弧の半径は、前記複数の第２群の弧のうち最外郭弧の半径と同じであることを特徴とする半導体パッケージ。
  2. 前記外部端子は、前記開口から露出した前記ランド上に接着されることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記外部端子は、前記開口から露出した前記ランドの他部分の側壁にさらに接合されることを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記ランドに連結された配線ラインをさらに備え、前記配線ラインは、前記マスク層によって覆われることを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記複数の第１群の弧は、第１半径を持つ第１弧と、前記第１半径より大きい第２半径を持つ第２弧とを備え、
    前記複数の第２群の弧は、第３半径を持つ第３弧と、前記第３半径より大きい第４半径を持つ第４弧とを備えることを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記第３弧は前記第２弧内に配置され、前記第１弧は前記第４弧内に配置されることを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記第１弧および前記第４弧は、前記基板の中心から外方向に配置されることを特徴とする請求項６に記載の半導体パッケージ。
  8. 前記第２弧の中心と前記第４弧の中心は一致し、前記第２半径は前記第４半径と同じであることを特徴とする請求項５に記載の半導体パッケージ。
  9. 前記第３半径は、前記第１半径より大きいことを特徴とする請求項８に記載の半導体パッケージ。
  10. 前記第４弧の長さは、前記第２弧の長さの１／３から１の範囲であることを特徴とする請求項８に記載の半導体パッケージ。
  11. 複数のランド、および、前記複数のランドをそれぞれ露出させる複数の開口を備え、
    前記外部端子は、前記複数のランド上の複数の外部端子を備えることを特徴とする請求項１に記載の半導体パッケージ。
  12. 第１面及び第２面を持つ基板と、
    前記基板の第１面上に搭載された半導体チップと、
    前記基板の第２面の第１領域上に配置され、その枠に複数の第１群の弧をそれぞれ備える複数の第１ランドと、
    前記基板の第２面の第２領域上に配置される複数の第２ランドと、
    前記基板の第２面を覆い、前記複数の第１ランドを露出させる複数の第１開口と前記複数の第２ランドを露出させる複数の第２開口とを有するマスク層と、
    前記複数の第１ランド上の複数の第１外部端子と、
    前記複数の第２ランド上の複数の第２外部端子と、を備え、
    前記複数の第１ランドそれぞれの一部分は前記マスク層によって覆われ、前記複数の第１ランドそれぞれの他部分の側壁は前記複数の第１開口それぞれによって露出され、
    前記複数の第１開口それぞれはその枠に複数の第２群の弧を備え、前記複数の第１群の弧のうち最外郭弧の半径は、前記複数の第２群の弧のうち最外郭弧の半径と同じであることを特徴とする半導体パッケージ。
  13. 前記第２面の第１領域は、前記第２面の第２領域を取り囲むように限定され、前記第２面の第２領域は、前記第２面の中心を取り囲むように限定されることを特徴とする請求項１２に記載の半導体パッケージ。
  14. 前記第２面の第１領域は、前記第２面の最外郭を備えることを特徴とする請求項１３に記載の半導体パッケージ。
  15. 前記複数の第２ランドそれぞれの枠が前記マスク層によって覆われるように、前記複数の第２開口のサイズは、前記複数の第２ランドのサイズより小さいことを特徴とする請求項１３に記載の半導体パッケージ。
  16. 前記複数の第１ランドに連結された複数の第１配線ラインをさらに備え、前記第１配線ラインは、前記マスク層によって覆われることを特徴とする請求項１２に記載の半導体パッケージ。
  17. 前記複数の第２ランドに連結された複数の第２配線ラインをさらに備え、前記第２配線ラインは前記マスク層によって覆われることを特徴とする請求項１２に記載の半導体パッケージ。
  18. 前記複数の第１開口によってその側壁が露出される前記複数の第１ランドそれぞれの他部分は、前記基板の中心から外方向に配置されることを特徴とする請求項１２に記載の半導体パッケージ。
  19. 半導体パッケージを備えるメモリと、
    前記メモリを制御して前記メモリとデータを交換する制御器と、を備え、
    前記半導体パッケージは、
    第１面及び第２面を持つ基板と、
    前記基板の第１面上に搭載された半導体チップと、
    前記基板の第２面上に配置され、その枠に複数の第１群の弧を備える少なくとも一つのランドと、
    前記基板の第２面を覆って、前記少なくとも一つのランドを露出させる少なくとも一つの開口を備えるマスク層と、
    前記少なくとも一つのランド上の少なくとも一つの外部端子と、を備え、
    前記少なくとも一つのランドの一部分は前記マスク層により覆われ、前記少なくとも一つのランドの他部分の側壁は、前記少なくとも一つの開口により露出され、
    前記少なくとも一つの開口は、その枠に複数の第２群の弧を備え、前記複数の第１群のうち最外郭弧の半径は、前記複数の第２群のうち最外郭弧の半径と同じであることを特徴とするカード。
  20. 半導体パッケージを備えるメモリと、
    前記メモリとバスを通じてデータを交換するプロセッサーと、
    前記バスを通じて前記プロセッサーと通信する端末装置と、を備え、
    前記半導体パッケージは、
    第１面及び第２面を持つ基板と、
    前記基板の第１面上に搭載された半導体チップと、
    前記基板の第２面上に配置され、その枠に複数の第１群の弧を備える少なくとも一つのランドと、
    前記基板の第２面を覆って、前記少なくとも一つのランドを露出させる少なくとも一つの開口を備えるマスク層と、
    前記少なくとも一つのランド上の少なくとも一つの外部端子と、を有し、
    前記少なくとも一つのランドの一部分は前記マスク層により覆われ、前記少なくとも一つのランドの他部分の側壁は、前記少なくとも一つの開口により露出され、
    前記少なくとも一つの開口は、その枠に複数の第２群の弧を備え、前記複数の第１群のうち最外郭弧の半径は、前記複数の第２群のうち最外郭弧の半径と同じであることを特徴とする電子システム。
  21. 第１面及び第２面を持つ基板と、
    前記基板の第２面上に配置され、その枠に複数の第１群の弧を備える少なくとも一つのランドと、
    前記基板の第２面を覆い、前記少なくとも一つのランドを露出させる少なくとも一つの開口を備えるマスク層と、を備え、
    前記少なくとも一つのランドの一部分は前記マスク層によって覆われ、前記少なくとも一つのランドの他部分の側壁は前記少なくとも一つの開口によって露出され、
    前記少なくとも一つの開口はその枠に複数の第２群の弧を備え、前記複数の第１群の弧のうち最外郭弧の半径は、前記複数の第２群の弧のうち最外郭弧の半径と同じであることを特徴とする印刷回路基板。
  22. 前記少なくとも一つのランドに連結された配線ラインをさらに備え、前記配線ラインは、前記マスク層によって覆われることを特徴とする請求項２１に記載の印刷回路基板。
  23. 前記複数の第１群の弧は、第１半径を持つ第１弧と前記第１半径より大きい第２半径を持つ第２弧とを有し、
    前記複数の第２群の弧は、第３半径を持つ第３弧と前記第３半径より大きい第４半径を持つ第４弧とを有することを特徴とする請求項２１に記載の印刷回路基板。
  24. 前記第２弧の中心と前記第４弧の中心とは一致し、前記第２半径は前記第４半径と同じであることを特徴とする請求項２３に記載の印刷回路基板。
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