KR20160023975A - 반도체 패키지 - Google Patents

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KR20160023975A
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region
hole
bonding
molding film
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이대호
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는, 적층된 복수 개의 반도체 칩들, 상기 반도체 칩들의 측면을 덮는 몰딩막, 및 상기 반도체 칩들이 실장되는 칩 영역 및 상기 몰딩막의 측면을 덮는 가장자리 영역을 포함하는 패키지 기판을 포함하되, 상기 패키지 기판은, 상기 칩 영역 배치된 제 1 관통홀, 상기 가장자리 영역에 배치된 제 2 관통홀, 상기 가장자리 영역에 상기 제 1 관통홀과 인접하게 배치되는 제 1 본딩 패드, 및 상기 가장자리 영역에 상기 제 1 본딩 패드와 이격되며 상기 제 2 관통홀과 인접하게 배치되는 제 2 본딩 패드을 포함하고, 상기 반도체 칩들 중 하나는 제 2 본딩 와이어로 상기 제 2 본딩 패드와 연결되고, 상기 제 2 본딩 패드와 연결된 제 2 패턴이 상기 제 2 관통홀로 연장된다.

Description

반도체 패키지{A semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 향상된 반도체 패키지에 관한 것이다.
반도체 패키지는 고성능 및 고사양화를 구현하기 위해 입출력(Input/Output)단들이 증가되면서, 반도체 패키지가 고밀도화(high-density) 되고 있다. 이에 따라, 반도체 기판에 필요한 영역이 증가하게 되어 반도체 기판의 크기가 커지게 되며, 이는 반도체 패키지의 크기의 증가로 연결된다. 따라서, 반도체 패키지의 부피가 커지게 되어, 실장 면적이 커지는 문제점을 가지게 된다.
본 발명의 해결하고자 하는 과제는 크기가 보다 축소된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는, 적층된 복수 개의 반도체 칩들, 상기 반도체 칩들의 측면을 덮는 몰딩막, 및 상기 반도체 칩들이 실장되는 칩 영역 및 상기 몰딩막의 측면을 덮는 가장자리 영역을 포함하는 패키지 기판을 포함하되, 상기 패키지 기판은, 상기 칩 영역 배치된 제 1 관통홀, 상기 가장자리 영역에 배치된 제 2 관통홀, 상기 가장자리 영역에 상기 제 1 관통홀과 인접하게 배치되는 제 1 본딩 패드, 및 상기 가장자리 영역에 상기 제 1 본딩 패드와 이격되며 상기 제 2 관통홀과 인접하게 배치되는 제 2 본딩 패드을 포함하고, 상기 반도체 칩들 중 하나는 제 2 본딩 와이어로 상기 제 2 본딩 패드와 연결되고, 상기 제 2 본딩 패드와 연결된 제 2 패턴이 상기 제 2 관통홀로 연장된다.
본 발명의 실시예에 따르면, 상부 패키지 기판 상에 상부 몰딩막을 형성한 후에, 상부 패키지 기판의 연장 영역들을 상부 몰딩막의 측면들 상에 위치하도록 접을 수 있다. 따라서, 반도체 패키지의 크기가 커지는 문제점을 해결할 수 있다.
본 발명의 다른 실시예에 따르면, 상부 패키지 기판의 연장 영역들의 하부면 상에 차폐막을 형성한다. 이에 따라, 상부 반도체 칩에서 발생되는 전자파를 차폐하는 효과를 가질 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2a는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 2b는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다.
도 3a는 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 3b는 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 3a의 B를 확대한 단면도이다.
도 4a는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 4b는 본 발명의 실시예 3에 따른 상부 패키지를 나타낸 단면도이다.
도 4c는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 4b의 C를 확대한 단면도이다.
도 5는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다
도 6은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 7은 본 발명의 변형 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 8은 본 발명의 변형 예에 따른 반도체 패키지를 나타낸 것으로, 도 7의 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 2a는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 도 2b는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다.
도 1 및 도 2a를 참조하면, 반도체 패키지(1000)는 하부 패키지(100) 및 상부 패키지(200)를 포함한다. 하부 패키지(100)는 하부 패키지 기판(101), 하부 반도체 칩(113) 및 하부 몰딩막(119)을 포함할 수 있다.
하부 패키지 기판(101)은 다층으로 구성된 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 하부 패키지 기판(101)은 복수 층의 절연막들(103)을 포함할 수 있다. 절연막들(103) 사이에 내부 배선(미도시)이 배치될 수 있다. 하부 패키지 기판(101)의 가장자리 상부면에 하부 연결 패드(105)가 배치될 수 있다. 하부 패키지 기판(101)의 중심부 상부면에 칩 패드들(107)이 배치될 수 있다. 하부 패키지 기판(101)의 하부면에 볼 랜드들(109)이 배치될 수 있다. 볼 랜드들(109) 각각에 외부 단자들(111)이 부착될 수 있다. 외부 단자들(111)은 반도체 패키지(1000)를 외부 장치와 전기적으로 연결할 수 있다.
칩 패드들(107) 상에 하부 반도체 칩(113)이 배치될 수 있다. 하부 반도체 칩(113)의 하부면에 칩 범프들(115)이 부착되어 있다. 칩 범프들(115)은 칩 패드들(107)과 대응되게 부착되어, 하부 반도체 칩(113)과 하부 패키지 기판(101)이 전기적으로 연결될 수 있다. 하부 반도체 칩(113)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 하부 반도체 칩(113)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다.
하부 패키지 기판(101)과 하부 반도체 칩(113) 사이에 언더필 수지막(117)이 형성될 수 있다. 언더필 수지막(117)은 칩 범프들(115) 사이를 채울 수 있다. 하부 패키지 기판(101) 상에 하부 몰딩막(119)이 형성될 수 있다. 하부 몰딩막(119)은 하부 패키지 기판(101)의 상부면과 하부 반도체 칩(113)의 측면을 덮도록 형성될 수 있다. 하부 몰딩막(119)은 하부 반도체 칩(113)의 상부면을 노출할 수 있다.
하부 몰딩막(119)은 하부 연결 패드(105)를 노출시키는 연결 관통홀(121)을 포함할 수 있다. 연결 관통홀(121)의 그 측벽은 테이퍼 형태를 가질 수 있다. 예를 들어, 연결 관통홀(121)의 상부 폭은 상기 연결 관통홀(121)의 바닥면 폭보다 클 수 있다. 연결 관통홀(121) 내에 연결 단자(123)가 배치될 수 있다.
상부 패키지(200)는 상부 패키지 기판(201), 상부 반도체 칩들 및 상부 몰딩막(237)을 포함할 수 있다.
상부 패키지 기판(201)은 본딩 영역들(BR), 본딩 영역들(BR) 사이에 배치되고 본딩 영역들(BR) 각각의 일측과 인접하는 칩 영역(CR) 및 본딩 영역들(BR) 각각의 타측과 인접하게 배치되는 연장 영역들(ER)을 포함한다. 상기 패키지 기판(201)은 원하는 형태로 구부릴 수 있는 유연성의 물질을 포함할 수 있다. 상부 패키지 기판(201)은 예를 들어, 인쇄회로기판, 플렉서블 기판 및 테이프 기판 중 어느 하나일 수 있다. 상부 패키지 기판(201)은 2층(2-layer) 이상의 동판 적층판(Copper Clad Laminate)으로 형성될 수 있다. 예를 들어, 상부 패키지 기판(201)의 상부층 및 하부층은 구리로 이루어진 패드들 및 패턴들이 형성될 수 있다. 상부층 및 하부층 사이에 절연 물질을 포함하는 코어층(203)이 배치될 수 있다.
제 1 본딩 패드(205) 및 제 2 본딩 패드(207)는 서로 이격되어 상부 패키지 기판(201)의 본딩 영역들(BR) 상에 배치될 수 있다. 제 2 본딩 패드(207)는 제 1 본딩 패드(205)보다 상부 패키지 기판(201)의 칩 영역(CR)으로부터 멀리 배치될 수 있다.
상부 패키지 기판(201)의 칩 영역(CR) 상에 상부 반도체 칩들이 실장될 수 있다. 상세하게, 상부 반도체 칩들은 제 1 상부 반도체 칩(221) 및 제 2 상부 반도체 칩(231)을 포함할 수 있다. 제 1 상부 반도체 칩(221)은 상부 패키지 기판(201)과 제 1 상부 반도체 칩(221) 사이에 접착막(241)이 개재되어, 상부 패키지 기판(201)의 상부면 상에 접착될 수 있다.
제 1 상부 반도체 칩(221) 및 제 2 상부 반도체 칩(231)은 메모리 칩 또는 로직 칩일 수 있다. 제 1 상부 반도체 칩(221) 및 제 2 상부 반도체 칩(231)은 동종 제품이거나 또는 이종 제품일 수 있다. 예를 들어, 제 1 상부 반도체 칩(221)은 모두 메모리 칩들일 수 있고, 제 2 상부 반도체 칩(231)은 모두 로직 칩일 수 있다. 제 1 상부 반도체 칩(221) 및 제 2 상부 반도체 칩(231)의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다.
제 1 상부 반도체 칩(221)의 상부면 상에 제 1 칩 패드(223)가 배치될 수 있다. 제 1 칩 패드(223)는 제 1 상부 반도체 칩(221)의 가장자리 상에 배치될 수 있다. 제 1 칩 패드(223)는 인접하는 상부 패키지 기판(201)의 본딩 영역들(BR)에 배치된 제 1 본딩 패드(205)와 일대일 대응하여 제 1 본딩 와이어(225)에 의하여 연결될 수 있다.
제 1 본딩 패드(205)에 제 1 패턴(211)이 연결될 수 있다. 제 1 패턴(211)은 상부 패키지 기판(201) 상에 형성된 제 1 상부 반도체 칩(221)의 신호전달 패턴, 전원 패턴 및 접지 패턴 중 적어도 어느 하나일 수 있다. 본 실시예에서는 제 1 패턴(211)을 신호전달 패턴이라고 설명하도록 한다. 제 1 패턴(211)은 상부 패키지 기판(201)의 칩 영역(CR)에 형성된 제 1 관통홀(213)을 통해 상부 패키지 기판(201)의 하부층에 형성된 상부 연결 패드(209)와 연결될 수 있다. 제 1 패턴(211)은 제 1 관통홀(213)과 일대일로 대응될 수 있다. 제 1 관통홀(213)은 코어층(203)을 관통할 수 있다.
제 1 상부 반도체 칩(221) 상에 제 2 상부 반도체 칩(231)이 적층될 수 있다. 제 2 상부 반도체 칩(231)은 제 1 상부 반도체 칩(221)과 제 2 상부 반도체 칩(231) 사이에 접착막(241)이 개재되어, 제 1 상부 반도체 칩(221) 상에 접착될 수 있다. 제 2 상부 반도체 칩(231)의 상부면 상에 제 2 칩 패드(233)가 배치될 수 있다. 제 2 칩 패드(233)는 제 2 상부 반도체 칩(231)의 가장자리 상에 배치될 수 있다. 제 2 칩 패드(233)는 인접하는 상부 패키지 기판(201)의 본딩 영역들(BR)에 배치된 제 2 본딩 패드(207)와 일대일 대응하여 제 2 본딩 와이어(235)에 의하여 연결될 수 있다. 제 2 관통홀(217)은 코어층(203)을 관통할 수 있다.
제 2 본딩 패드(207)에 제 2 패턴(215)이 연결될 수 있다. 제 2 패턴(215)은 상부 패키지 기판(201) 상에 형성된 제 2 상부 반도체 칩(231)의 신호전달 패턴, 전원 패턴 및 접지 패턴 중 적어도 어느 하나일 수 있다. 본 실시예에서는 제 2 패턴(215)을 신호전달 패턴이라고 설명하도록 한다. 제 2 패턴(215)은 상부 패키지 기판(201)의 연장 영역들(ER)에 형성된 제 2 관통홀(217)을 통해 상부 패키지 기판(201)의 하부층에 형성된 상부 연결 패드(209)와 연결될 수 있다. 제 2 패턴(215)은 제 2 관통홀(217)과 일대일로 대응될 수 있다. 제 2 관통홀(217)은 상부 패키지 기판(201)의 제 1 면(200a) 및 제 2 면(200b)과 인접하게 배치될 수 있다.
상부 패키지 기판(201) 상에 상부 몰딩막(237)이 형성될 수 있다. 상부 몰딩막(237)은 제 1 및 제 2 상부 반도체 칩들(221, 231)을 덮을 수 있다. 상부 패키지 기판(201)은 상부 몰딩막(237)의 측면들(237c)을 덮을 수 있다. 상세하게, 상부 패키지 기판(201)의 본딩 영역(BR)과 연장 영역(ER) 사이가 접힘으로써, 상부 패키지 기판(201)의 연장 영역들(ER)은 상부 몰딩막(237)의 측면들(237c)을 덮을 수 있다. 이에 따라, 제 2 관통홀(217)은 상부 몰딩막(237)의 측면들(237c)과 접촉할 수 있다.
도 2b를 참조하면, 본딩 영역들(BR)의 상부 패키지 기판(201)의 상부면(201a)과 연장 영역들(ER)의 상부 패키지 기판(201)의 상부면(201b) 사이의 평면각(Θ1)은 약 45° 이상 약 90° 이하일 수 있다. 이에 따라, 상부 몰딩막(237)의 하부면(237b)과 측면들(237c) 사이의 평면각은 본딩 영역들(BR)의 상부 패키지 기판(201)의 상부면(201a)과 연장 영역들(ER)의 상부 패키지 기판(201)의 상부면(201b) 사이의 평면각(Θ1)과 동일할 수 있다. 상부 몰딩막(237)의 상부면(237a)은 상부 몰딩막(237)의 하부면(237b)보다 좁거나 같은 폭을 가질 수 있다. 상부 몰딩막(237)의 상부면(237a)은 상부 패키지 기판(201)의 제 1 면(200a) 및 제 2 면(200b)과 공면을 가질 수 있다.
상부 패키지 기판(201)의 하부층에 형성된 상부 연결 패드(209)는 연결 단자(123)와 접촉할 수 있다. 이에 따라, 상부 패키지 기판(201)과 하부 패키지 기판(101)이 전기적으로 연결될 수 있다. 최종적으로 제 1 패턴(211) 및 제 2 패턴(215)은 연결 단자(123)를 통해 외부 단자들(111)로 연결된다. 하나의 외부 단자(111)는 하나의 신호전달 패턴과 전기적으로 연결될 수 있다.
반도체 패키지의 고성능화에 따라, 반도체 패키지에 형성되는 연결 패턴들(예를 들어, 신호 패턴 또는 전원 패턴) 각각은 하나의 외부 단자와 연결된다. 상세하게, 반도체 칩들 상에 형성된 칩 패드들(223, 233) 각각은 와이어 본딩에 의해 패키지 기판 상의 본딩 패드들(205, 207) 각각과 연결되고, 본딩 패드들 각각에 연결된 연결 패턴은 관통홀들(213, 217)을 통해 외부 단자와 연결된다. 칩 패드들의 개수만큼 패키지 기판 상에 본딩 패드들과 관통홀들이 형성되어야 하며, 적층되는 반도체 칩이 많아질수록 본딩 패드들과 관통홀들의 개수는 증가된다. 아울러, 복수 개의 반도체 칩이 적층될 경우, 본딩 패드들이 증가됨에 따라 본딩 패드들의 피치(pitch) 또한 좁아지게 되어, 반도체 칩들 각각에 연결되는 연결 패턴들은 서로 다른 방향으로 배열되어야 한다. 이에 따라, 패키지 기판이 커지게 되어 반도체 패키지의 크기가 커지는 문제점이 있다. 아울러, 두 개의 패키지들이 적층되는 반도체 패키지 구조에서, 크기가 증가된 반도체 패키지가 상부 패키지로 적용될 경우 하부 패키지보다 크기가 크기 때문에 반도체 패키지 주변에 형성되는 수동소자의 실장에 제약을 받게 되며, 상부 패키지의 가장자리가 외부 충격에 취약하게 된다.
본 발명의 실시예에 따르면, 상부 패키지 기판(201) 상에 상부 몰딩막(237)을 형성한 후에, 상부 패키지 기판(201)의 연장 영역들(ER)을 상부 몰딩막(237)의 측면들(237c) 상에 위치하도록 접을 수 있다. 이에 따라, 제 2 패턴(215) 및 제 2 관통홀(217)의 공간 확보가 가능한 상부 패키지 기판(201)을 형성할 수 있으며, 반도체 패키지(1000)의 크기가 커지는 문제점을 해결할 수 있다.
도 3a는 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 도 3b는 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 3a의 B를 확대한 단면도이다.
도 3a 및 도 3b를 동시에 참조하면, 상부 패키지 기판(201)의 연장 영역들(ER)은 상부 몰딩막(237)의 측면들(237c)을 덮을 수 있다. 본딩 영역들(BR)의 상부 패키지 기판(201)의 상부면(201a)과 연장 영역들(ER)의 상부 패키지 기판(201)의 상부면(201b) 사이의 평면각(Θ2)은 약 90° 이상 약 180° 이하일 수 있으며, 보다 바람직하게, 약 90° 이상 135° 이하일 수 있다. 이에 따라, 상부 몰딩막(237)의 하부면(237b)과 측면들(237c) 사이의 평면각은 본딩 영역들(BR)의 상부 패키지 기판(201)의 상부면(201a)과 연장 영역들(ER)의 상부 패키지 기판(201)의 상부면(201b) 사이의 평면각(Θ2)과 동일할 수 있다.
상부 몰딩막(237)의 하부면(237b)은 상부 몰딩막(237)의 상부면(237a)보다 넓거나 같은 폭을 가질 수 있다.
도 4a는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 도 4b는 본 발명의 실시예 3에 따른 상부 패키지를 나타낸 단면도이다. 도 4c는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 4b의 C를 확대한 단면도이다.
도 4a 내지 도 4c를 동시에 참조하면, 상부 패키지 기판(201)의 연장 영역들(ER)은 제 1 연장 영역(ER1) 및 제 2 연장 영역(ER2)을 포함할 수 있다. 제 1 연장 영역(ER1)은 본딩 영역들(BR)과 제 2 연장 영역(ER2) 사이에 배치될 수 있다. 이에 따라, 제 2 연장 영역(ER2)은 상부 패키지 기판(201)의 최외각 영역에 배치될 수 있다.
본딩 영역들(BR)의 상부 패키지 기판(201)의 상부면(201a)과 제 1 연장 영역(ER1)의 상부 패키지 기판(201)의 상부면(210c) 사이의 평면각(Θ3)은 약 90° 이상 약 180° 이하일 수 있으며, 보다 바람직하게, 약 90° 이상 135° 이하일 수 있다. 그리고, 제 1 연장 영역(ER1)의 상부 패키지 기판(201)의 상부면(201c)과 제 2 연장 영역(ER2)의 상부 패키지 기판(201)의 상부면(201d) 사이의 평면각(Θ4)은 약 180° 이상 약 280° 이하일 수 있으며, 보다 바람직하게는, 225° 이상 280° 이하일 수 있다.
상부 패키지 기판(201) 상에 상부 몰딩막(237)이 형성될 수 있다. 상부 몰딩막(237)은 상부 패키지 기판(201)의 본딩 영역들(BR) 및 연장 영역들(ER)의 상부면들(201a, 201b)을 덮도록 형성될 수 있다. 상부 몰딩막(237)의 상부면(237a)은 상부 몰딩막(237)의 하부면(237b)보다 넓은 폭을 가질 수 있다. 더욱 상세하게, 도 4c를 참조하면, 상부 패키지 기판(201)의 칩 영역(CR) 및 본딩 영역들(BR)의 상부면(201a)과 접촉하는 상부 몰딩막(237)의 하부면(237b)의 폭(W1)은 상부 패키지 기판(201)의 제 1 연장 영역(ER1)의 상부면(201c)과 접촉하는 상부 몰딩막(237)의 측면들(237c) 사이의 상부 몰딩막(237)의 폭(W2)보다 좁을 수 있고, 상부 몰딩막(237)의 측면들(237c) 사이의 상부 몰딩막(237)의 폭(W2)은 상부 몰딩막(237)의 상부면(237a)의 폭(W3) 보다 좁을 수 있다.
도 5는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 5를 참조하면, 상부 패키지 기판(201)의 연장 영역들(ER)은 상부 몰딩막(237)의 측면들(237c)을 덮고, 상부면(237a) 상으로 연장되어 상부 몰딩막(237)의 상부면(237a) 일부를 덮을 수 있다. 상부 패키지 기판(201)의 제 1 면(200a) 및 제 2 면(200b)은 상부 몰딩막(237)의 상부면(237a) 상에 배치되며 서로 이격될 수 있다.
도 1을 다시 참조하면, 상부 패키지 기판(201)은 제 3 면(200c)과 제 4 면(200d)을 포함하며, 제 3 면(200c) 및 제 4 면(200d)은 서로 마주볼 수 있다. 도면 상으로 도시하지 않았지만, 일 예로, 상부 패키지 기판(201)의 연장 영역들(ER)이 상부 몰딩막(237)의 측면들(237c)을 덮는 동시에, 상부 패키지 기판(201)의 제 3 면(200c) 및 제 4 면(200d) 중 적어도 하나가 상부 몰딩막(237)의 상부면(237a)과 공면을 가질 수 있다. 다른 예로, 상부 패키지 기판(201)의 연장 영역들(ER)이 상부 몰딩막(237)의 측면들(237c)을 덮는 동시에, 상부 패키지 기판(201)의 제 3 면(200c) 및 제 4 면(200d) 중 적어도 하나가 상부 몰딩막(237)의 상에 배치될 수 있다. 따라서, 상부 패키지 기판(201)은 상부 몰딩막(237)의 적어도 일측면 내지 사측면들을 덮을 수 있다.
도 6은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 6을 참조하면, 하부 패키지(100)와 상부 패키지(200) 사이에 인터포저 기판(300)이 제공될 수 있다. 인터포저 기판(300)은 다층으로 구성된 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 상세하게, 상기 인터포저 기판(300)은 복수 층의 인터포저 기판 절연막들(미도시)과 상기 인터포저 기판 절연막들 사이에 배치된 인터포저 기판 금속 배선들(미도시)을 포함할 수 있다.
인터포저 기판(300)의 하부면 상에 제 1 패드(301)가 배치될 수 있고, 인터포저 기판(300)의 상부면 상에 제 2 패드(303)가 배치될 수 있다. 제 1 패드(301)는 연결 단자(123)와 접촉될 수 있다. 상부 패키지 기판(201)의 상부 연결 패드(209) 상에 솔더볼(239)이 부착될 수 있다. 솔더볼(239)은 제 2 패드(303)와 접촉될 수 있다.
제 1 패턴(211)은 제 1 관통홀(213)을 통해 솔더볼(239)과 연결될 수 있고, 제 2 패턴(215)은 제 2 관통홀(217)을 통해 제 1 패턴(211)과 연결되지 않은 솔더볼(239)과 연결될 수 있다.
도 7은 본 발명의 실시예 6에 따른 반도체 패키지를 나타낸 평면도이다. 도 8은 본 발명의 실시예 6에 따른 반도체 패키지를 나타낸 것으로, 도 7의 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 7 및 도 8을 참조하면, 상부 패키지 기판(201)은 3층(3-layer) 이상의 동판 적층판(Copper Clad Laminate)으로 형성될 수 있다. 예를 들어, 상부 패키지 기판(201)은 2개의 코어층들(203)을 포함하고, 상부 패키지 기판(201)의 상부층, 하부층 및 코어층들(203) 사이에 배치된 중간층은 구리로 이루어진 패드들 및 패턴들이 형성될 수 있다.
제 2 패턴(215)은 상부 패키지 기판(201) 상에 형성된 제 2 상부 반도체 칩(231)의 신호전달 패턴, 전원 패턴 및 접지 패턴 중 적어도 어느 하나일 수 있다. 제 2 패턴(215)이 신호전달 패턴일 경우, 제 2 패턴(215)은 상부 패키지 기판(201)의 연장 영역들(ER)에 형성된 제 2 관통홀(217)을 통해 중간층에 형성된 연결 패턴(미도시)과 연결되고 상부 패키지 기판(201)의 본딩 영역들(BR)에 위치한 하부층에 형성된 상부 연결 패드(209)와 연결될 수 있다. 제 2 패턴(215)이 접지 패턴일 경우, 제 2 패턴(215)은 제 2 관통홀(217)을 통해 상부 패키지 기판(201)의 연장 영역들(ER)에 위치한 하부층에 형성된 차폐막(243)와 접촉될 수 있다. 차폐막(243)은 금속 물질을 포함할 수 있으며 예를 들어, 구리(Cu), 텅스텐(W), 알루미늄(Al)일 수 있다.
차폐막(243)이 적용될 수 있는 반도체 패키지는 도면과 같이 한정되지 않는다. 예를 들어, 차폐막(243)은 플립 칩 본딩 방식으로 솔더볼을 사용하여 패키지 기판 상에 접착된 반도체 칩을 포함하는 반도체 패키지에도 적용될 수 있고, 단일 칩이 적층된 반도체 패키지에서 적용될 수 있다.
차폐막(243)은 제 1 상부 반도체 칩(221) 및 제 2 상부 반도체 칩(231)의 측면에서 방사되는 전자파(EMI)를 차폐할 수 있다. 또한, 제 2 패턴(215) 중의 접지 패턴을 차폐막(243)과 직접적으로 접촉시킴으로써, 차폐막(243)이 접지 전극의 기능을 동시에 할 수 있다. 따라서, 상부 패키지 기판(201)의 연장 영역들(ER)을 신호전달 패턴의 공간과 접지 전극의 공간으로 동시에 사용할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 10은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 9를 참조하면, 전자 시스템(2000)은 제어기(2100), 입출력 장치(2200) 및 기억 장치(2300)를 포함할 수 있다. 제어기(2100), 입출력 장치(2200) 및 기억 장치(2300)는 버스(2500, bus)를 통하여 결합될 수 있다. 버스(2500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 제어기(2100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(2100) 및 기억 장치(2300)는 본 발명의 실시예들에 따른 반도체 패키지(1000)를 포함할 수 있다. 입출력 장치(2200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 상기 제어기(2100)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 장치를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2400)를 더 포함할 수 있다. 인터페이스(2600)는 유무선 형태일 수 있다. 예컨대, 인터페이스(2600)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 전자 시스템(2000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
전자 시스템(2000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(2000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(2000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 10을 참조하면, 메모리 카드(2600)는 비휘발성 기억 장치(2610) 및 메모리 제어기(2620)를 포함할 수 있다. 비휘발성 기억 장치(2610) 및 메모리 제어기(2620)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 장치(2610)는 본 발명의 실시예들에 따른 반도체 패키지(1100)를 포함할 수 있다. 메모리 제어기(2620)는 호스트(host; 2630)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 장치(2610)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100:하부 패키지 200: 상부 패키지
200a: 제 1 면 200b: 제 2 면
200c: 제 3 면 200d: 제 4 면
205, 207: 본딩 패드들
211: 제 1 패턴 213: 제 1 관통홀
215: 제 2 패턴 217: 제 2 관통홀
223: 제 1 칩 패드 225: 제 1 본딩 와이어
233: 제 2 칩 패드 235: 제 2 본딩 와이어

Claims (10)

  1. 적층된 복수 개의 반도체 칩들;
    상기 반도체 칩들의 측면을 덮는 몰딩막; 및
    상기 반도체 칩들이 실장되는 칩 영역 및 상기 몰딩막의 측면을 덮는 가장자리 영역을 포함하는 패키지 기판을 포함하되,
    상기 패키지 기판은:
    상기 칩 영역 배치된 제 1 관통홀;
    상기 가장자리 영역에 배치된 제 2 관통홀;
    상기 가장자리 영역에 상기 제 1 관통홀과 인접하게 배치되는 제 1 본딩 패드; 및
    상기 가장자리 영역에 상기 제 1 본딩 패드와 이격되며 상기 제 2 관통홀과 인접하게 배치되는 제 2 본딩 패드를 포함하고,
    상기 반도체 칩들 중 하나는 제 2 본딩 와이어로 상기 제 2 본딩 패드와 연결되고, 상기 제 2 본딩 패드와 연결된 제 2 패턴이 상기 제 2 관통홀로 연장되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩들 중 다른 하나는 제 1 본딩 와이어로 상기 제 1 본딩 패드와 연결되고, 상기 제 1 본딩 패드와 연결된 제 1 패턴이 상기 제 1 관통홀로 연장되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 패키지 기판의 상기 가장자리 영역은 연장 영역 및 상기 칩 영역과 상기 연장 영역 사이에 배치되는 본딩 영역을 포함하되,
    상기 제 1 본딩 패드 및 상기 제 2 본딩 패드는 상기 본딩 영역에 배치되고, 상기 제 2 관통홀은 상기 연장 영역에 배치되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 몰딩막의 하부면은 상기 패키지 기판의 상기 본딩 영역의 상부면과 접촉하고, 상기 몰딩막의 측면은 상기 패키지 기판의 상기 연장 영역의 상부면과 접촉하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 패키지 기판의 상기 연장 영역은 제 1 연장 영역 및 제 2 연장 영역을 포함하되,
    상기 제 1 연장 영역의 상기 패키지 기판의 상부면은 상기 몰딩막의 측면과 접촉하고, 상기 제 2 연장 영역의 상기 패키지 기판의 상부면은 상기 몰딩막의 측면과 이격되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 본딩 영역의 상기 패키지 기판의 상부면과 상기 제 1 연장 영역의 상기 패키지 기판의 상부면 사이의 평면각은 45° 이상 135° 이하이고, 상기 제 1 연장 영역의 상기 패키지 기판의 상부면과 상기 제 2 연장 영역의 상기 패키지 기판의 상부면 사이의 평면각은 225° 이상 280° 이하인 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 몰딩막의 상부면은 상기 제 2 연장 영역의 상기 패키지 기판의 상부면을 덮는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 칩 영역의 상기 패키지 기판의 상부면과 상기 가장자리 영역의 상기 패키지 기판의 상부면 사이의 평면각은 45° 이상 135° 이하인 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 패키지 기판의 상기 가장자리 영역의 하부면 상에 배치되는 차폐막을 더 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 패턴은 상기 제 2 관통홀을 통해 상기 차폐막과 전기적으로 연결되는 반도체 패키지.

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