JP2009094519A - Ｒｃ遅延を減少するために誘電体層にエアギャップを生成する方法及び装置 - Google Patents

Ｒｃ遅延を減少するために誘電体層にエアギャップを生成する方法及び装置 Download PDF

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Abstract

【課題】 誘電率の低い誘電体材料を含む多レベル相互接続構造体を形成するための方法を提供する。
【解決手段】 相互接続構造体の誘電体材料にエアギャップを生成するための方法及び装置。一実施形態では、半導体構造体を形成する方法において、基板上に第１の誘電体層を堆積し、第１の誘電体層にトレンチを形成し、トレンチに導電性材料を充填し、導電性材料を平坦化して第１の誘電体層を露出させ、導電性材料及び露出された第１の誘電体層に誘電体バリア膜を堆積し、この誘電体バリア膜の上に硬質マスク層を堆積し、誘電体バリア膜及び硬質マスク層にパターンを形成して基板の選択された領域を露出させ、基板の選択された領域において第１の誘電体層の少なくとも一部分を酸化させ、第１の誘電体層の酸化された部分を除去して、導電性材料の周りに逆のトレンチを形成し、逆のトレンチに第２の誘電体材料を堆積しながら逆のトレンチにエアギャップを形成することを含む方法が提供される。
【選択図】 図５Ｃ

Description

発明の背景
発明の分野
[0001]本発明の実施形態は、一般的に、集積回路の製造に関する。より詳細には、本発明の実施形態は、誘電率の低い誘電体材料を含む多レベル相互接続構造体を形成するための方法に関する。
関連技術の説明
[0002]集積回路の幾何学形状は、このようなデバイスが数十年以前に最初に導入されて以来、そのサイズが劇的に減少した。それ以来、集積回路は、一般的に、２年／半サイズルール（しばしばムーアの法則と称される）をたどり、これは、チップ上のデバイスの数が２年ごとに倍増することを意味する。今日の製造設備は、特徴部サイズが０．１μｍのデバイスを日常生産し、明日の設備は、まもなく、特徴部サイズが更に小さなデバイスを生産することになろう。
[0003]デバイスの幾何学形状が減少し続けることで、誘電率（ｋ）値の低い膜の需要が生じた。というのは、集積回路上のデバイスのサイズを更に減少するために隣接する金属線間の容量性結合を減少しなければならないからである。例えば、ＣＭＯＳ（相補的電界効果トランジスタ）デバイスのスケールは、ＢＥＯＬ（線のバックエンド）相互接続部におけるＲＣ（抵抗性容量性）遅延に対して減少し続けることが必要である。この要件を満足するためには、ＢＥＯＬに使用される絶縁層の誘電率（ｋ）を更に減少しなければならない。
[0004]最近の１０年から１５年にわたり、半導体産業は、絶縁層の誘電率を減少する上で、ｋ＝４．２をもつ純粋な二酸化シリコン（ＳｉＯ２）を使用することから、ｋ＝２．４をもつ、シリコン、炭素、酸素及び水素を含む（ＳｉＣＯＨと一般的に称される）今日の多孔性炭素ドープのシリコン酸素膜まで、多数のサイクルを経験した。従来の技術は、一般に、ｋを減少するための２つの方法、即ち（１）ＳｉＯ２マトリクスへの炭素の追加及び（２）多孔度の追加、を使用している。しかしながら、ｋを減少するこれらの方法は、ＳｉＯ２に比して低い機械的特性を生じさせる。これらの低い機械的特性、例えば、低い係数及び低い硬度は、ＢＥＯＬ相互接続部を形成する際に一般的に使用されるデュアルダマシンフローにおいてこのような膜を金属線、例えば、銅線に一体化することを困難にする。更に、将来の技術（３２ｎｍノード及びそれを越えるもの）は、ＳｉＣＯＨ膜に高い多孔度を要求することになる。しかしながら、高い多孔度で機械的特性を失うことは、この形式の膜に対してｋ〜２．０の下限を指示する。
[0004]それ故、集積回路の特徴部サイズが減少し続けること、及び従来の方法における既存の問題に鑑み、誘電率が２．０より低い誘電体層を形成する方法が要望されている。
発明の概要
[0005]本発明は、一般に、相互接続材料において導電性の線の周りで誘電体にエアギャップを形成するための方法を提供する。
[0006]一実施形態では、半導体構造体を形成する方法において、基板上に第１の誘電体層を堆積するステップと、第１の誘電体層にトレンチを形成するステップと、トレンチに導電性材料を充填するステップと、導電性材料を平坦化して第１の誘電体層を露出させるステップと、導電性材料及び露出された第１の誘電体層に誘電体バリア膜を堆積するステップと、この誘電体バリア膜の上に硬質マスク層を堆積するステップと、誘電体バリア膜及び硬質マスク層にパターンを形成して基板の選択された領域を露出させるステップと、基板の選択された領域において第１の誘電体層の少なくとも一部分を酸化させるステップと、第１の誘電体層の酸化された部分を除去して、導電性材料の周りに逆のトレンチを形成するステップと、逆のトレンチに第２の誘電体材料を堆積しながら逆のトレンチにエアギャップを形成するステップと、を備えた方法が提供される。
[0007]別の実施形態では、多孔性の誘電体材料を使用してトレンチを形成し、又、電子ビーム処置を使用して多孔性誘電体材料を酸化させる。
[0008]更に別の実施形態では、エアギャップを有する誘電体構造体を形成する方法において、基板上に第１の誘電体層を堆積するステップと、この第１の誘電体層上に第２の誘電体層を堆積するステップと、これら第１及び第２の誘電体層にトレンチ−ビア構造体を形成するステップであって、第１の誘電体層にはビアを形成し、第２の誘電体層にはトレンチを形成するステップと、トレンチ−ビア構造体に導電性材料を充填するステップと、その導電性材料を平坦化して第２の誘電体層を露出させるステップと、導電性材料及び露出した第２の誘電体層に誘電体バリア膜を堆積するステップと、この誘電体バリア膜及び硬質マスク層にパターンを形成して、基板の選択された領域を露出させるステップと、基板の選択された領域において第２の誘電体層を除去して、トレンチに充填された導電性材料の周りに逆のトレンチを形成するステップと、その逆のトレンチに誘電体材料を堆積しながらその逆のトレンチにエアギャップを形成するステップと、を備えた方法が提供される。
[0009]本発明の前述した特徴を詳細に理解できるように、簡単に概要を前述した本発明について、幾つかを添付図面に例示した実施形態を参照して以下に詳細に説明する。しかしながら、添付図面は、本発明の典型的な実施形態のみを例示するもので、それ故、本発明の範囲をそれに限定するものではなく、本発明は、等しく有効な他の実施形態も包含することに注意されたい。
[0024]理解を容易にするため、図において共通な同一の要素を示すのに、可能な限り、同一の参照番号を使用している。１つの実施形態に開示した要素は、特に繰り返し述べなくとも、他の実施形態にも有益に利用できることが意図される。
詳細な説明
[0025]本発明の実施形態は、誘電率ｋを減少すると共にＢＥＯＬ相互接続部のＲＣ遅延を減少するために導電性の線と線との間にエアギャップを形成する方法を提供する。
[0026]本発明の実施形態は、相互接続部の製造中にトレンチレベルでエアギャップを形成する方法を提供する。この方法は、多孔性の低ｋ誘電体材料に導電性の線を形成し、次いで、多孔性の低ｋ誘電体材料の部分を除去して導電性の線の周りにトレンチを生成し、更に、非均一な誘電体材料を堆積しながら導電性の線の周りでトレンチにエアギャップを形成することを含む。誘電体材料におけるエアギャップ小数に基づいて、誘電体材料の誘電率を約２５％から約５０％減少することができる。本発明の方法は、多孔性低ｋ誘電体材料の利用を、臨界寸法が２２ｎｍ及びそれを越えるデバイスの製造へと拡張することができる。又、この方法は、いかなるトレンチレベルにも適用できると共に、エアギャップを形成するステップがダマシンプロセスのフローに容易に組み込まれるので経済的に遂行することができる。
[0027]図１は、本発明の一実施形態に基づいて相互接続部にエアギャップを形成するための方法１００を示すフローチャートである。ＢＥＯＬ相互接続部は、一般に、多レベルの相互接続構造体を含むもので、典型的には、導電性材料及び誘電体の交互のトレンチ層及びビア層を含んでいる。トレンチ層とは、一般に、導電性の線が形成された誘電体膜を指す。ビア層とは、あるトレンチ層から別のトレンチ層へ電気的経路を与える小さな金属ビアを有する誘電体の層である。方法１００は、いかなるレベルの相互接続部にも適用できる。
[0028]方法１００のステップ１１０において、多孔性の低ｋ誘電体材料に金属構造体を有するトレンチ層が形成される。トレンチ層は、例えば、半導体基板に形成されたデバイスのコンタクト層の上にそれ自体形成することができる。他の場合には、トレンチ層は、適当なプロセスシーケンス、例えば、通常使用されるダマシンプロセスを使用してビア層に沿って形成されてもよい。トレンチ層は、一般に、その後のエアギャップ形成のために除去できる低ｋ誘電体ベースから形成される。一実施形態では、図２Ａに示すプロセスシーケンス１１０ａで例示するように、ビア層も低ｋ誘電体層に形成される。別の実施形態では、ビア層は、図２Ｂに示すプロセスシーケンス１１０ｂで例示するように、異なる誘電体材料で形成される。
[0029]トレンチ層の形成の後に、ステップ１３０に示すように、多孔性の低ｋ誘電体の選択された部分を除去し、トレンチ層の金属構造体の周りに逆のトレンチを形成することができる。一実施形態では、多孔性の低ｋ誘電体材料は、図３Ａのプロセスシーケンス１３０ａに示されたように、多孔性の低ｋ誘電体の制御された厚みを酸化した後にウェットエッチングステップを行うことにより除去することができる。別の実施形態では、トレンチ層及びその下のビア層が異なる誘電体材料に形成されたときに、誘電体層における多孔性の低ｋ材料の選択された領域は、図３Ｂに示すプロセスシーケンス１３０ｂで例示するように、マスクされたエッチングプロセスにより除去することができる。
[0030]トレンチ層における多孔性の低ｋ誘電体材料の選択された部分を除去した後に、図１のステップ１５０に示すように、誘電体材料の非従順層を堆積することによって逆のトレンチにエアギャップを形成することができる。一実施形態では、図４Ａのプロセスシーケンス１５０ａに示すように、誘電体バリアの非従順層を堆積することによりエアギャップを形成することができる。別の実施形態では、図４Ｂのプロセスシーケンス１５０ｂに示すように、逆のトレンチに層間誘電体材料を充填しながらエアギャップを形成することができる。
[0031]エアギャップが形成されると、トレンチ層の製造が完了となり、図１のステップ１７０に示すように、多孔性の低ｋ誘電体材料の新たな層をトレンチ層上に堆積して直接的又は間接的に硬化することができる。
[0032]ステップ１８０では、多孔性の低ｋ誘電体材料の新たな層に、金属構造を有する新たなトレンチ−ビア層を形成することができる。必要に応じて、ステップ１３０及び１５０を使用して、新たな多孔性の低ｋ誘電体材料にエアギャップを形成してもよい。
[0033]エアギャップは、方法１００を使用して誘電体層に形成することができる。ステップ１１０、１３０、１５０に対して異なるプロセスシーケンスの組合せを使用して異なる実施形態を得ることもできる。４つの実施形態を以下に例示する。
実施形態１
[0034]図５Ａ−図５Ｇは、本発明の一実施形態に基づきエアギャップを有する基板スタック２００ａの形成を概略的に示す。基板スタック２００ａは、図２Ａのプロセスシーケンス１１０ａを使用し、その後、図３Ａのプロセスシーケンス１３０ａを使用し、その後、図４Ａのプロセスシーケンス１５０ａを使用して形成される。
[0035]図５Ａを参照すれば、導電性の線２１０を含む既存の層２０１上にビア層２０２及びトレンチ層２０３が形成される。図２Ａは、図示されたようにビア層２０２及びトレンチ層２０３を形成するのに使用できるステップ１１０を示している。
[0036]プロセスシーケンス１１０ａのステップ１１１において、誘電体バリア膜２１１が既存層２０１の上に全体的に堆積される。この誘電体バリア膜２１１は、導電性の線２１０のための例えば金属のような導電性材料がその後の誘電体層へ拡散するのを防止するように構成される。誘電体バリア膜２１１は、一般に、バリア誘電体材料、例えば、窒化シリコン、シリコンオキシカーバイド、アモルファスの水素処理炭化シリコン、又は窒素ドープの炭化シリコン（ＢＬＯｋＴＭ）で構成される。
[0037]ステップ１１２において、誘電体バリア膜２１１の上に多孔性の低ｋ誘電体材料２１２が形成される。多孔性の低ｋ誘電体材料２１２は、ビア層２０２及びトレンチ層２０３の両方を形成するに充分な厚みを有する。多孔性の低ｋ誘電体材料２１２の形成は、一般に、不安定な有機群を更に含むシリコン／酸素含有材料を堆積し、該シリコン／酸素含有材料を硬化して、層に均一に分散した極微のガスポケットを形成することを含む。多孔性の低ｋ材料２１２ｔの硬化は、電子ビーム（ｅ−ビーム）処置、紫外線（ＵＶ）処置、熱アニール処置（電子ビーム処置及び／又はＵＶ処置が存在しない場合）、及びその組合せを含むことができる。
[0038]多孔性の低ｋ誘電体材料２１２は、一般的に、誘電率が２．５より低い。多孔性の低ｋ誘電体材料２１２を形成するための例示的方法の詳細な説明は、参考としてここに援用される“Techniques Promoting Adhesion of Porous Low K Film to UnderlyingBarrier Layer”と題する米国特許出願公告第２００５／０２３３５９１号に見ることができる。
[0039]ステップ１１３において、多孔性の低ｋ誘電体材料２１２にトレンチ−ビア構造体が形成される。トレンチ−ビア構造体は、ビア２０４の上に形成されたトレンチ２０５を備え、ダマシン方法を使用して形成することができる。１つの誘電体層にトレンチ−ビア構造体を形成するための例示的方法は、参考としてここに援用される“Integration Scheme for Dual Damascene Structure”と題する米国特許出願第６，７５３，２５８号に見ることができる。
[0040]ステップ１１４において、トレンチ−ビア構造体の表面に金属性拡散バリア２１３が並べられる。この金属性拡散バリア２１３は、トレンチ及びその付近の誘電体構造体にその後に堆積される金属線間での拡散を防止するように構成される。金属性拡散バリア２１３は、タンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）で構成されてもよい。
[0041]ステップ１１５において、トレンチ−ビア構造体には、１つ以上の金属を含む導電性の線２１４が充填される。一実施形態では、スパッタリングステップを行って、トレンチ−ビア構造体の底壁全体又はその一部分から金属性拡散バリア２１３を除去し、導電性の線２１４を既存層２０１の導電性の線２１０に直接接触させることができる。導電性の線２１４の堆積は、導電性の種層を形成し、その導電性の種層に金属を堆積することを含んでもよい。導電性の線２１４は、銅（Ｃｕ）、アルミニウム（Ａｌ）、又は望ましい電気導電率をもつ適当な材料を含んでもよい。
[0042]ステップ１１６では、図５Ａに示したように、導電性の線２１４及び金属性拡散バリア２１３において化学的機械的研磨（ＣＭＰ）プロセスが遂行されて、基板スタック２００ａの上面２１５に多孔性の低ｋ誘電体２１２が露出される。
[0043]ビア層２０２及びトレンチ層２０３が形成されると、トレンチ層２０３における多孔性の低ｋ誘電体２１２の一部分を除去して、導電性の線２１４の間にエアギャップを形成することができる。
[0044]図３Ａに示すプロセスシーケンス１３０ａを使用して、多孔性の低ｋ誘電体２１２を除去することができる。
[0045]ステップ１３１では、図５Ｂに示すように、上面２１５の上に高密度誘電体バリア膜２１６が堆積される。この高密度誘電体バリア膜２１６は、導電性の線２１４における銅のような金属の拡散、及びその後のプロセスにおける導電性の線２１４へのウェットエッチング化学物質の移動を防止するように構成される。この高密度誘電体バリア２１６は、薄い低ｋ誘電体バリア膜、例えば、炭化シリコン（ＳｉＣ）、炭化窒化シリコン（ＳｉＣＮ）、窒化硼素（ＢＮ）、窒化シリコン硼素（ＳｉＢＮ）、炭化窒化シリコン硼素（ＳｉＢＣＮ）、又はその組合せを含んでもよい。
[0046]ステップ１３３では、図５Ｂに示すように、高密度誘電体バリア膜２１６の上に硬質マスク層２１７が堆積される。硬質マスク層２１７は、熱プロセスにおいて基板スタックにパターン化を与えるように構成される。硬質マスク層２１７は、酸化シリコンを含んでもよい。
[0047]ステップ１３５では、図５Ｂに示すように、ホトレジスト２１８を使用して硬質マスク層２１７及び高密度誘電体バリア２１６にパターン２１９が形成される。このパターン２１９は、エアギャップが望まれる基板の部分のみを露出させる。導電性の線が高密度でパックされるエリアにエアギャップを形成することが望まれる。一実施形態では、隣接する導電性の線２１４間の距離が約１００ｎｍから約２００ｎｍであるエリアにエアギャップを形成することができる。
[0048]ステップ１３７では、図５Ｃに示すように、硬質マスク層２１７により露出された多孔性の低ｋ誘電体材料２１２に対して酸化プロセスが遂行される。一実施形態では、この酸化プロセスは、不活性ガス及び／又は酸素の雰囲気中で電子ビーム（Ｅ−ビーム）を使用して多孔性の低ｋ誘電体材料２１２へエネルギーを付与することにより行うことができる。Ｅ−ビーム処理された多孔性誘電体２２０は、ウェットエッチングレートが高くされていて、選択的に除去することができる。実験では、本発明の実施形態によるＥ−ビーム処置は、多孔性の低ｋ誘電体材料２１２のウェットエッチングレート（ＷＥＲ）を約１００倍も増加し得ることが示された。例えば、ＵＶ硬化（誘電体にナノサイズの気泡を生成する）後の多孔性の低ｋ誘電体材料のエッチングレートは、１００：１の希釈フッ化水素（ＤＨＦ）溶液中で約０．２１９Å／分である。一方、Ｅ−ビーム処置後の同じ材料は、１００：１のＤＨＦ溶液中でウェットエッチングレートが約３０Å／分になることがある。従って、多孔性の低ｋ誘電体材料２１２は、選択された部分をＥ−ビーム処置に露出した後にウェットエッチングプロセスを使用して選択的に除去することができる。
[0049]Ｅ−ビーム処置装置は、一般に、真空チャンバーと、大面積カソードと、無電界領域に配置される処置されるべきターゲット又は基板と、カソードから放射される電子の平均自由路長さより短いカソードからの距離においてターゲットとカソードとの間に置かれたアノードを備えている。Ｅ−ビーム装置は、更に、カソードに接続された高電圧電源と、アノードに接続された低電圧電源とを備えている。
[0050]処理中に、カソードとターゲットとの間のスペースにあるガスをイオン化して、電子の放射を開始することができる。これは、自然発生するガンマ線の結果として生じるか、又は高電圧スパークギャップによりチャンバー内で放射を人為的に開始することもできる。この初期イオン化が行われると、アノードに印加される若干負の電圧によってアノードに正のイオンが引き付けられる。これら正のイオンは、カソードとアノードとの間の加速電界領域へ通過し、カソードに印加される高電圧の結果としてカソード表面に向かって加速される。カソードの表面に当たると、これらの高エネルギーイオンは、二次電子を発生し、これら二次電子は、アノードに向かって加速されて戻される。（ここでカソード表面にほぼ垂直に走行する）これら電子の幾つかは、アノードに当たるが、その多くは、アノードを通過してターゲットへと続き、従って、基板に対するＥ−ビーム処置が遂行される。Ｅ−ビーム処置の装置及び方法に関する詳細な説明は、参考としてここに援用される“Method and Apparatus for E-beam Treatment Used to FabricateIntegrated Circuit Devices”と題する米国特許第６，９３６，５５１号に見ることができる。Ｅ−ビーム処置は、カリフォルニア州サンタクララのアプランドマテリアルズ社から入手できるＥＢｋＴＭ電子ビームチャンバーにおいて行うことができる。
[0051]Ｅ−ビーム処置は、アルゴンのような不活性雰囲気において行うことができる。別の実施形態では、Ｅ−ビーム処置は、酸素環境、例えば、純粋な酸素又は不活性ガスと酸素の混合物の雰囲気において行うこともできる。
[0052]本発明の一実施形態は、Ｅ−ビーム処置された多孔性誘電体２２０の深さを制御することを含む。Ｅ−ビーム処置された多孔性誘電体２２０の深さは、衝撃電子が吸収される前に誘電体層を貫通する深さによって決定される。この深さは、一般に、（処置される特定の材料を含む）多数のファクタに依存する。その最も重要な１つは、加速電圧により決定される電子ビームのエネルギーである。本発明の一実施形態では、Ｅ−ビーム処置の深さは、次の式を使用して制御することができる。
但し、深さは、処置深さ（Å）であり、Ｖａｃｃは、カソードに印加される電圧（ｋｅＶ）であり、ａは、定数であり、ρは、処理される膜の密度（ｇｍ／ｃｍ３）である。一実施形態では、誘電率ｋ＝２．３５及び密度ρ＝１．０８ｇｍ／ｃｍ３の多孔性の低ｋ誘電体材料２１２に対して、処置の深さは、ａ＝１．８０を使用して計算することができる。
[0053]或いは又、不活性ガス及び／又は酸素ガスを伴う雰囲気中で選択されたエリアを紫外線（ＵＶ）エネルギーに露出させることにより、酸化プロセスを遂行することができる。
[0054]任意のステップ１３９において、図５Ｄに示すように、導電性の線２１４上に、自己整合型キャップ層２２１が形成される。この自己整合型キャップ層２２１は、無電解堆積を使用して形成され、導電性の線２１４の露出表面上のみに形成されてもよい。又、自己整合型キャップ層２２１は、導電性の線２１４をエアギャップ形成に使用されるウェットエッチング化学物質から保護すると共に、導電性の線２１０の上面を横切る種の拡散を防止するためのバリアであるように構成される。自己整合型キャップ層２２１は、銅及び酸素の両方の拡散を防止することができる。導電性の線２１４が銅で構成される場合、自己整合型キャップ層２２１は、コバルト（Ｃｏ）、タングステン（Ｗ）又はモリブデン（Ｍｏ）、燐（Ｐ）、硼素（Ｂ）、ルテニウム（Ｒｅ）、及びその組合せを含む種々の組成物で構成されてもよい。自己整合型キャップ層２２１の形成についての詳細な説明は、参考としてここに援用される“Adhesion and Minimizing Oxidation on Electroless Co Alloy Films forIntegration with Low k Inter-Metal Dielectric and Etch Stop”と題する米国特許公告第２００７／００９９４１７号に見ることができる。
[0055]ステップ１４１において、Ｅ−ビーム処置された多孔性誘電体２２０及び硬質マスク層２１７は、図５Ｅに示すように、ウェットエッチング化学物質を使用して除去される。ウェットエッチング化学物質はＤＨＦ溶液でよい。又、緩衝剤処理されたフッ化水素（ＢＨＦ、ＮＨ４Ｆ＋ＨＦ＋Ｈ２Ｏ）のような他のウェットエッチング化学物質が使用されてもよい。例示的なエッチング方法は、参考としてここに援用される“Etch Process for Etching Microstructures”と題する米国特許第６，９３６，１８３号に見ることができる。Ｅ−ビーム処置された多孔性誘電体２２０を除去した後に、導電性の線２１４の間に逆のトレンチ２２２が形成される。
硬化及びエッチングのための実施例
銅の導電性の線が、窒素ドープされた二酸化シリコン層に形成される。銅の導電性の線は、深さが約２５７ｎｍのトレンチに堆積される。隣接する導電性の線間の距離は、約８８ｎｍである。ＣＭＰ及びマスキングの後に、窒素ドープされた二酸化シリコン層は、１５０ドーズの電子ビームによって硬化される。この電子ビーム硬化中に、アルゴンが約５０ｓｃｃｍの流量で処理チャンバーへ流される。硬化された構造体は、水／ＨＦの比が１００：１の希釈ＨＦのエッチング溶液を受ける。エッチング深さは、１分のウェットエッチングの後に約１５０ｎｍであり、２分のウェットエッチングの後に約１８０ｎｍであり、約３分のウェットエッチングの後に約１９０ｎｍである。
[0056]逆のトレンチ２２２を形成した後に、エアギャップを有する１つ以上の誘電体材料を逆のトレンチ２２２に充填することができる。図４Ａに示すプロセスシーケンス１５０ａを使用して、逆のトレンチ２２２を充填し、エアギャップを形成することができる。
[0057]ステップ１５１において、逆のトレンチ２２２には誘電体バリア２２３が充填される。誘電体バリア２２３の堆積中に逆のトレンチ２２２にエアギャップ２２４が均一に形成されてシールされる。エアギャップ２２４は、堆積プロセスの非従順性のために逆のトレンチ２２２に形成され、ここで、側壁の堆積速度は、逆のトレンチ２２２の入口付近の堆積速度に比して比較的ゆっくりであって、逆のトレンチ２２２が充填される前に入口を「絞り」、エアギャップ２２４を形成する。
[0058]一実施形態において、誘電体バリア２２３は、誘電体バリア２１６と同じであるか又は同様である。誘電体バリア２２３は、一般的に、逆のトレンチ２２２を絞る前にその側壁をカバーして、導電性の線２１４の拡散に対するバリアを形成する。
[0059]誘電体バリア２２３は、ＰＥＣＶＤを使用して堆積されてもよい。誘電体バリア２２３の堆積プロセスは、逆のトレンチ２２２が絞られる前にその底部及び側壁がカバーされるように制御され、又、エアギャップは、その後のＣＭＰプロセスがエアギャップ２２４を壊すことがないように高さ方向に均一にされる。一実施形態では、このプロセスは、チャンバー圧力、及び／又はプラズマ発生のバイアス電力を調整することにより制御されてもよい。別の実施形態では、このプロセスは、エアギャップ２２４の位置を制御するように逆のトレンチの形状及び／又はアスペクト比を調整することにより調整されてもよい。
[0060]誘電体バリア２２３は、高密度の低ｋ（ｋ＝５．１）バリア誘電体で構成することができる。誘電体バリア２２３にエアギャップ２２４が存在することで、導電性の線２１４間の誘電体材料の有効誘電率を減少し、導電性の線２１４間のキャパシタンスを減少する。図１０は、ｋ＝５．１のバリア誘電体に対するエアギャップ小数と、有効誘電率と、キャパシタンス減少比との関係を概略的に示す。導電性の線２１４の間で誘電体バリア２２３に約３８％のエアギャップを導入することにより、有効誘電率を２に減少でき且つキャパシタンスを約５８％減少できることが示される。
[0061]ステップ１５３では、図５Ｆに示すように、誘電体バリア２２３上でＣＭＰプロセスを遂行して、過剰な材料を除去し、その後のトレンチ及びビア層のための平坦な上面２２５を得る。一実施形態では、誘電体バリア２２３は、トレンチ層２０３の上面２１５の上に所望の厚みを有するように平坦化されて、誘電体バリア２２３がトレンチ層２０３における導電性の線２１４に対してその後の層間誘電体のためのバリアをなすことができるようにする。一実施形態では、この平坦化は、エアギャップ２２４へ食い込む前に終了することができる。基板スタックの厚みの増加を回避するためには、エアギャップ２２４の高さを制御することが望ましい。
[0062]図５Ｇを参照すれば、新たな層間誘電体２２６、例えば、新たな多孔性低ｋ誘電体層が、図１のステップ１７０で述べたように、誘電体バリア２２３の上面２２５に堆積される。その後、新たな層間誘電体２２６にビア層２２７及びトレンチ層２２８を形成することができる。次いで、トレンチ２３０及びビア２２９に導電性材料が充填される。もし必要であれば、トレンチ層２２８においてエアギャップ形成の新たなサイクルを遂行することができる。
[0063]図５Ｇに示すように、本発明の方法を使用して生成されるエアギャップは、非ランディングビアとで問題を生じないことに注意されたい。ビア２２９は、トレンチ層２０３の導電性の線２１４に完全にランディングしない。ビア２２９の部分は、多孔性の低ｋ誘電体材料２１２に接触する。しかしながら、エアギャップは選択された領域にのみ形成されるので、ビア２２９の非ランディング部分とエアギャップ２２４との間の接触を回避することができる。
実施形態２
[0064]図６Ａ−図６Ｃは、本発明の一実施形態に基づくエアギャップを有する基板スタック２００ｂの形成を概略的に示す。この基板スタック２００ｂは、図２Ａのプロセスシーケンス１１０ａを使用し、その後、図３Ａのプロセスシーケンス１３０ａを使用し、その後、図４Ｂのプロセスシーケンス１５０ｂを使用して、形成される。基板スタック２００ｂのプロセスシーケンスは、図５Ａ−５Ｄに示されたエアギャップ形成前の基板スタック２００ａと同様である。
[0065]逆のトレンチ２２２の形成後に、エアギャップを有する１つ以上の誘電体材料を逆のトレンチ２２２に充填することができる。図４Ｂに示すプロセスシーケンス１５０ｂを使用して、逆のトレンチ２２２に充填し、エアギャップを形成することができる。
[0066]ステップ１５５において、図６Ａに示すように、逆のトレンチ２２２は、誘電体バリア材料２４０の薄い層で裏打ちされる。一実施形態では、誘電体バリア材料２４０は、誘電体バリア２１６と同じ又は同様である。誘電体バリア層２４０は、一般的に、逆のトレンチ２２２の側壁をカバーし、その後の誘電体材料に対して導電性の線２１４の拡散に対するバリアをなす。
[0067]ステップ１５７において、逆のトレンチ２２２には、図６Ｂに示すように、層間誘電体材料２４１が充填される。層間誘電体材料２４１の堆積中に逆のトレンチ２２２においてエアギャップ２４２が均一に形成されてシールされる。堆積プロセスの非従順性のために、逆のトレンチ２２２にエアギャップ２４２が形成され、ここで、側壁の堆積速度は、逆のトレンチ２２２の入口付近の堆積速度に比して比較的ゆっくりであって、逆のトレンチ２２２が充填される前に入口を「絞り」、エアギャップ２４２を形成する。
[0068]層間誘電体２４１は、ＰＥＣＶＤを使用して堆積されてもよい。層間誘電体２４１の堆積プロセスは、逆のトレンチ２２２の入口付近の絞り作用からエアギャップ２４２が形成されるように制御される。一実施形態では、エアギャップ２４２は、その後のＣＭＰプロセスがエアギャップ２２４を壊すことがないように高さ方向に均一にされる。一実施形態では、このプロセスは、チャンバー圧力、及び／又はプラズマ発生のバイアス電力を調整することにより制御されてもよい。別の実施形態では、このプロセスは、エアギャップ２２４の位置を制御するように逆のトレンチの形状及び／又はアスペクト比を調整することにより調整されてもよい。層間誘電体２４２の形成についての詳細な説明は、参考としてここに援用される“Method of Depositing a Low K Dielectric with Organo Silane”と題する米国特許第６，０５４，３７９号に見ることができる。
[0069]層間誘電体材料２４１は、低ｋ（ｋ＝２．５）誘電体材料でよい。層間誘電体２４１にエアギャップ２４２が存在することで、導電性の線２１４間の誘電体材料の有効誘電率が減少され、従って、導電性の線２１４間のキャパシタンスが減少される。図１１は、ｋ＝２．５の層間誘電体に対するエアギャップ小数と、有効誘電率と、キャパシタンス減少比との関係を概略的に示す。導電性の線２１４の間で層間誘電体２４１に約１７％のエアギャップを導入することにより、有効誘電率を２に減少でき且つキャパシタンスを約２０％減少できることが示される。
[0070]ステップ１５９では、図６Ｂに示すように、層間誘電体２４１上でＣＭＰプロセスを遂行して、過剰な材料を除去し、その後のための平坦な上面２４３を得る。一実施形態では、層間誘電体２４１は、トレンチ層２０３の上面２１５の上に所望の厚みを有するように平坦化され、層間誘電体２４１にその後のビア層を形成できるようにする。一実施形態では、この平坦化は、エアギャップ２４２へと食い込む前に終了することができる。基板スタックの厚みの増加を回避するためには、エアギャップ２４２の高さを制御することが望ましい。この実施形態では、エアギャップ２４２の頂部がトレンチ層２０３の上面２１５より高い位置にあってもよい。というのは、層間誘電体２１４がビア層の厚み許容度を有するからである。
[0071]図６Ｃを参照すれば、層間誘電体２４１の上面２４３に新たな多孔性低ｋ誘電体層２４６が堆積される。層間誘電体２４１にビア層２４４が形成され、新たな多孔性誘電体層２４６にトレンチ層２４５が形成される。次いで、トレンチ−ビア構造体に導電性材料を充填することができる。もし必要であれば、トレンチ層２４５においてエアギャップ形成の新たなサイクルを遂行することができる。
実施形態３
[0072]図７及び図８Ａ−図８Ｂは、本発明の一実施形態によるエアギャップを有する基板スタック２００ｃの形成を概略的に示す。この基板スタック２００ｃは、図２Ｂのプロセスシーケンス１１０ｂを使用し、その後、図３Ａのプロセスシーケンス１３０ａを使用し、その後、図４Ｂのプロセスシーケンス１５０ｂを使用して、形成される。
[0073]図７を参照すれば、ビア層２５０及びトレンチ層２５１は、導電性の線２１０を含む既存層２０１の上に形成される。図２Ｂは、図示されたようにビア層２５０及びトレンチ層２５１を形成するのに使用できる１つのプロセスシーケンス１１０ｂを示す。
[0074]プロセスシーケンス１１０ｂのステップ１２０において、誘電体バリア膜２５２が既存層２０１の上に全体的に堆積される。この誘電体バリア膜２５２は、導電性の線２１０のための例えば金属のような導電性材料がその後の誘電体層へ拡散するのを防止するように構成される。誘電体バリア膜２５２は、一般に、バリア誘電体材料、例えば、窒化シリコン、シリコンオキシカーバイド、又はアモルファスの水素処理炭化シリコン（ＢＬＯｋＴＭ）で構成される。
[0075]ステップ１２１において、誘電体バリア膜２５２の上に層間誘電体材料２５３が堆積される。層間誘電体材料２５３は、ビア層２５０を形成するに充分な厚みを有する。層間誘電体材料２５３は、炭素ドープの二酸化シリコン又は窒素ドープの二酸化シリコンを含んでもよい。層間誘電体２５３の形成についての詳細な説明は、参考としてここに援用される“Method of Depositing a Low K Dielectric with Organo Silane”と題する米国特許第６，０５４，３７９号に見ることができる。
[0076]ステップ１２２において、層間誘電体２５３の上に多孔性の低ｋ誘電体材料２５４が形成される。この多孔性の低ｋ誘電体材料２５４は、トレンチ層２５１を形成するに充分な厚みを有する。
[0077]ステップ１２３において、層間誘電体材料２５３及び多孔性の低ｋ誘電体材料２５４にトレンチ−ビア構造体が形成される。
[0078]ステップ１２４において、トレンチ−ビア構造体の表面に金属性の拡散バリア２５５が裏打ちされる。この金属性の拡散バリア２５５は、トレンチ及びその付近の誘電体構造体にその後に堆積される金属線間の拡散を防止するように構成される。金属性の拡散バリア２５５は、タンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）で構成されてもよい。
[0079]ステップ１２５において、トレンチ−ビア構造体には、１つ以上の金属で構成される導電性の線２５６が充填される。
[0080]ステップ１２６では、図７に示すように、導電性の線２５６、金属性の拡散バリア２５５上でＣＭＰプロセスが遂行されて、多孔性の低ｋ誘電体２５４が露出される。
[0081]ビア層２５０及びトレンチ層２５１が形成されると、トレンチ層２５１における多孔性の低ｋ誘電体２５４の部分を除去し、誘電体バリア２５８及び硬質マスク２５９に形成されたパターンを経てＥ−ビーム処置を使用して導電性の線２５６間にエアギャップを形成することができる。図３Ａに示すプロセスシーケンス１３０ａを使用して、多孔性の低ｋ誘電体２５４を除去し、図８Ａに示すように逆のトレンチ２６０を形成することができる。
[0082]逆のトレンチ２６０が形成された後に、図４Ａに示すプロセスシーケンス１５０ａ又は図４Ｂに示すプロセスシーケンス１５０ｂを使用してエアギャップ２６３を形成することができる。図８Ｂは、図４Ｂに示すプロセスシーケンス１５０ｂを使用して形成されたエアギャップ２６３を示す。逆のトレンチ２６０に誘電体バリア２６１の薄い層が裏打ちされている。層間誘電体２６２の堆積プロセスの非従順性のために、逆のトレンチ２６０にエアギャップ２６３が形成され、ここで、側壁の堆積速度は、逆のトレンチ２６０の入口付近の堆積速度に比して比較的ゆっくりであり、逆のトレンチ２６０が充填される前に入口を「絞る」。
実施形態４
[0083]図７及び図９Ａ−図９Ｂは、本発明の一実施形態に基づくエアギャップを有する基板スタック２００ｄの形成を概略的に示す。
[0084]図７に示すように、図２Ｂのプロセスシーケンス１１０ｂを使用してビア層２５０及びトレンチ層２５１が形成される。ビア層２５０は、層間誘電体２５３をベースとする。トレンチ層２５１は、多孔性の低ｋ誘電体層２５４をベースとする。
[0085]層間誘電体２５３及び多孔性の低ｋ誘電体層２５４の多孔度の差により、図９Ａに示し、プロセスシーケンス１３０ｂのステップ１４３で述べたように、層間誘電体２５３をエッチングストッパとして使用しながら多孔性の低ｋ誘電体層２５４を除去し、逆のトレンチ２７０を形成することができる。逆のトレンチ２７０は、マスク型ドライエッチングプロセスを使用して、選択された領域において多孔性の低ｋ誘電体２５４を除去するようにして、形成されてもよい。
[0086]逆のトレンチ２７０の形成の後に、図４Ａに示すプロセスシーケンス１５０ａ又は図４Ｂに示すプロセスシーケンス１５０ｂを使用してエアギャップ２７２を形成することができる。図９Ｂは、層間誘電体２７１の堆積プロセスの非従順性のために逆のトレンチ２７０にエアギャップ２７２が形成されることを示し、ここで、側壁の堆積速度は、逆のトレンチ２７０の入口付近の堆積速度に比して比較的ゆっくりであり、逆のトレンチ２７０が充填される前に入口を「絞る」。
[0087]別の実施形態では、エアギャップの形成を容易にするために傾斜壁をもつトレンチにおいてエアギャップを形成することができる。例えば、入口が底部より狭いトレンチに誘電体材料を充填しながらエアギャップを形成することができる。傾斜側壁をもつトレンチにエアギャップを形成することに関する詳細な説明は、参考としてここに援用される“Method for Forming an Air Gap in Multilevel Interconnect Structures”と題する２００７年１０月９日に出願された米国特許出願（代理人管理番号１２０５４）に見ることができる。
[0088]以上、本発明の実施形態を説明したが、本発明の基本的な範囲から逸脱せずに他の実施形態及び更に別の実施形態を案出することができ、従って、本発明の範囲は、特許請求の範囲によって決定される。
本発明の一実施形態に基づいて相互接続部にエアギャップを形成するための方法を示すフローチャートである。 本発明の一実施形態に基づいてトレンチ−ビア構造体を形成するためのプロセスシーケンスを示すフローチャートである。 本発明の別の実施形態に基づいてトレンチ−ビア構造体を形成するためのプロセスシーケンスを示すフローチャートである。 本発明の一実施形態に基づいて誘電体材料の部分を除去するためのプロセスシーケンスを示すフローチャートである。 本発明の別の実施形態に基づいて誘電体材料の部分を除去するためのプロセスシーケンスを示すフローチャートである。 本発明の一実施形態に基づいてエアギャップを有する誘電体層を形成するためのプロセスシーケンスを示すフローチャートである。 本発明の別の実施形態に基づいてエアギャップを有する誘電体層を形成するためのプロセスシーケンスを示すフローチャートである。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の別の実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の別の実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の別の実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 図２Ｂのプロセスシーケンスを使用して形成されたトレンチ−ビア構造体を有する基板スタックを概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 本発明の一実施形態によるエアギャップを有する基板スタックの形成を概略的に示す。 ｋ＝５．１のバリア誘電体に対するエアギャップ小数と、有効誘電率と、キャパシタンス減少比との関係を概略的に示す。 ｋ＝２．５のバリア誘電体に対するエアギャップ小数と、有効誘電率と、キャパシタンス減少比との関係を概略的に示す。
符号の説明
１００…方法、１１０…ステップ、１１０ａ…プロセスシーケンス、１１０ｂ…プロセスシーケンス、１１１…ステップ、１１２…ステップ、１１３…ステップ、１１４…ステップ、１１５…ステップ、１１６…ステップ、１２０…ステップ、１２１…ステップ、１２２…ステップ、１２３…ステップ、１２４…ステップ、１２５…ステップ、１２６…ステップ、１３０…ステップ、１３０ａ…プロセスシーケンス、１３０ｂ…プロセスシーケンス、１３１…ステップ、１３３…ステップ、１３５…ステップ、１３７…ステップ、１３９…ステップ、１４１…ステップ、１５０…ステップ、１５０ａ…プロセスシーケンス、１５０ｂ…プロセスシーケンス、１５０ａ…プロセスシーケンス、１５０ｂ…プロセスシーケンス、１５１…ステップ、１５３…ステップ、１５５…ステップ、１５７…ステップ、１５９…ステップ、１７０…ステップ、１８０…ステップ、２００ａ…基板スタック、２００ｂ…基板スタック、２００ｃ…基板スタック、２００ｄ…基板スタック、２０１…既存層、２０２…ビア層、２０３…トレンチ層、２０４…ビア、２０５…トレンチ、２１０…導電性の線、２１１…誘電体バリア膜、２１２…多孔性の低ｋ誘電体材料、２１２ｔ…多孔性の低ｋ材料、２１３…金属性拡散バリア、２１４…導電性の線、２１５…上面、２１６…高密度の誘電体バリア、２１７…硬質マスク層、２１８…ホトレジスト、２１９…パターン、２２０…Ｅ−ビーム処置された多孔性誘電体、２２１…自己整合されたキャップ層、２２２…逆のトレンチ、２２３…誘電体バリア、２２４…エアギャップ、２２５…上面、２２６…新たな層間誘電体、２２７…ビア層、２２８…トレンチ層、２２９…ビア、２３０…トレンチ、２４０…誘電体バリア材料、２４１…層間誘電体、２４２…エアギャップ、２４３…上面、２４４…ビア層、２４５…トレンチ層、２４６…多孔性の低ｋ誘電体層、２５０…ビア層、２５１…トレンチ層、２５２…誘電体バリア膜、２５３…層間誘電体材料、２５４…多孔性の低ｋ誘電体材料、２５５…金属性の拡散バリア、２５６…導電性の線、２５７…上面、２５８…誘電体バリア、２５９…硬質マスク、２６０…逆のトレンチ、２６１…誘電体バリア、２６２…層間誘電体、２６３…エアギャップ、２７０…逆のトレンチ、２７１…層間誘電体、２７２…エアギャップ

Claims (15)

  1. 半導体構造体を形成する方法において、
    基板上に第１の誘電体層を堆積するステップと、
    上記第１の誘電体層にトレンチを形成するステップと、
    上記トレンチに導電性材料を充填するステップと、
    上記導電性材料を平坦化して上記第１の誘電体層を露出させるステップと、
    上記導電性材料及び上記露出された第１の誘電体層に誘電体バリア膜を堆積するステップと、
    上記誘電体バリア膜の上に硬質マスク層を堆積するステップと、
    上記誘電体バリア膜及び上記硬質マスク層にパターンを形成して基板の選択された領域を露出させるステップと、
    基板の上記選択された領域において上記第１の誘電体層の少なくとも一部分を酸化させるステップと、
    上記第１の誘電体層の上記酸化された部分を除去して、上記導電性材料の周りに逆のトレンチを形成するステップと、
    上記逆のトレンチに第２の誘電体材料を堆積しながら上記逆のトレンチにエアギャップを形成するステップと、
    を備えた方法。
  2. 上記第１の誘電体層は多孔性の低ｋ誘電体材料を含み、第１の誘電体層を堆積する上記ステップは、
    不安定な有機群を有するシリコン／酸素含有材料を堆積する段階と、
    上記シリコン／酸素含有材料を硬化して、上記第１の誘電体層に均一に分散された極微ガスポケットを形成する段階と、
    を含む請求項１に記載の方法。
  3. 第１の誘電体層を酸化させる上記ステップは、上記第１の誘電体材料を電子ビームで処置する段階を含む、請求項１に記載の方法。
  4. 電子ビームを使用して第１の誘電体材料を処置する上記段階は、処置される第１の誘電体の厚みを制御するようにカソード電圧を調整することを含む、請求項３に記載の方法。
  5. 第１の誘電体層を酸化させる上記ステップは、上記第１の誘電体材料を不活性雰囲気又は酸素雰囲気の１つにおいて紫外線（ＵＶ）エネルギーで処置する段階を含む、請求項１に記載の方法。
  6. 上記第２の誘電体材料は、上記逆のトレンチに非従順に堆積される誘電体バリア材料を含み、該誘電体バリア材料内にエアギャップが形成されてシールされるようにする、請求項１に記載の方法。
  7. エアギャップを有する誘電体構造体を形成する方法において、
    基板上に多孔性の誘電体層を堆積するステップと、
    上記多孔性の誘電体層にトレンチを形成するステップと、
    上記トレンチに導電性材料を充填するステップと、
    上記導電性材料を平坦化して上記多孔性の誘電体層を露出させるステップと、
    上記導電性材料及び上記露出された多孔性の誘電体層に誘電体バリア膜を堆積するステップと、
    上記誘電体バリア膜の上に硬質マスク層を堆積するステップと、
    上記誘電体バリア膜及び上記硬質マスク層にパターンを形成して基板の選択された領域を露出させるステップと、
    電子ビームを使用して基板を処置して、上記選択された領域において上記多孔性の誘電体層の少なくとも一部分を酸化させるステップと、
    上記多孔性の誘電体層の上記酸化された部分を除去して、上記導電性材料の周りに逆のトレンチを形成するステップと、
    上記逆のトレンチに第２の誘電体材料を堆積しながら上記逆のトレンチにエアギャップを形成するステップと、
    を備えた方法。
  8. 電子ビームを使用して基板を処置する前記ステップは、所望の厚みの上記多孔性の誘電体層を酸化する段階を含む、請求項７に記載の方法。
  9. 上記所望の厚みは、電子ビーム処理チャンバーのカソードに印加される電圧を調整することにより制御される、請求項８に記載の方法。
  10. 多孔性の誘電体層を堆積する上記ステップは、
    不安定な有機群を有するシリコン／酸素含有材料を堆積する段階と、
    上記シリコン／酸素含有材料を硬化して、上記第１の誘電体層に均一に分散された極微ガスポケットを形成する段階と、
    を含む請求項７に記載の方法。
  11. エアギャップを形成する上記ステップは、誘電体材料を上記逆のトレンチに非従順に堆積して、その誘電体バリア材料内にエアギャップが形成されシールされるようにする段階を含む、請求項７に記載の方法。
  12. エアギャップを有する誘電体構造体を形成する方法において、
    基板上に第１の誘電体層を堆積するステップと、
    上記第１の誘電体層上に第２の誘電体層を堆積するステップと、
    上記第１及び第２の誘電体層にトレンチ−ビア構造体を形成するステップであって、上記第１の誘電体層にはビアを形成し、上記第２の誘電体層にはトレンチを形成するステップと、
    上記トレンチ−ビア構造体に導電性材料を充填するステップと、
    上記導電性材料を平坦化して上記第２の誘電体層を露出させるステップと、
    上記導電性材料及び上記露出した第２の誘電体層に誘電体バリア膜を堆積するステップと、
    上記誘電体バリア膜及び硬質マスク層にパターンを形成して、基板の上記選択された領域を露出させるステップと、
    基板の上記選択された領域において上記第２の誘電体層を除去して、上記トレンチに充填された導電性材料の周りに逆のトレンチを形成するステップと、
    上記逆のトレンチに誘電体材料を堆積しながら上記逆のトレンチにエアギャップを形成するステップと、
    を備えた方法。
  13. 第２の誘電体層を堆積する上記ステップは、
    不安定な有機群を有するシリコン／酸素含有材料を堆積する段階と、
    上記シリコン／酸素含有材料を硬化して、上記第１の誘電体層に均一に分散された極微ガスポケットを形成する段階と、
    を含む請求項１２に記載の方法。
  14. 第２の誘電体層を除去する上記ステップは、上記パターンにより露出された上記第２の誘電体層をエッチングする段階を含む、請求項１２に記載の方法。
  15. 上記第１の誘電体層及び第２の誘電体層は、上記第１の誘電体層が、上記第２の誘電体層をエッチングする間にエッチングストッパとして働くように特性が異なる、請求項１４に記載の方法。
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