KR20120025315A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20120025315A
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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 배선들이 몰드막 상에 나란히 연장되고, 콘택부가 각 배선의 하부면의 일부분으로부터 아래로 연장되어 몰드막을 관통한다. 콘택부는 배선의 폭과 실질적으로 동일한 폭을 가질 수 있다. 상부 층간 유전막이 배선들 상에 배치된다. 이때, 인접한 배선들 사이에 공극이 형성된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEIVCES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 배선 구조체들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 높은 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자들을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 배치된 몰드막; 상기 몰드막 상에 배치되고, 일 방향으로 나란히 연장된 배선들; 상기 각 배선의 하부면의 일부분으로부터 아래로 연장되어 상기 몰드막을 관통하고, 상기 각 배선과 실질적으로 동일한 폭을 갖는 콘택부; 및 상기 배선들 상에 배치된 상부 층간 유전막을 포함할 수 있다. 인접한 상기 배선들 사이에 공극(air gap)이 형성될 수 있다.
일 실시예에 따르면, 상기 공극은 상기 배선들과 평행하게 연장될 수 있다.
일 실시예에 따르면, 상기 공극의 상단은 상기 배선의 상부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 공극의 상단은 상기 배선의 상부면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 공극의 윗부분은 상기 상부 층간 유전막의 상부면을 향하여 뾰족한 형태(tapered shape)일 수 있다.
일 실시예에 따르면, 상기 콘택부는 상기 콘택부에 연결된 배선의 측벽에 자기정렬된 측벽을 가질 수 있다.
일 실시예에 따르면, 상기 소자는 상기 배선과 상기 몰드막 사이에 배치된 블로킹 유전 패턴을 더 포함할 수 있다. 상기 블로킹 유전 패턴은 상기 몰드막에 대하여 식각 선택비를 갖는 유전물질을 포함하고, 상기 콘택부는 상기 몰드막의 상부면 보다 위로 돌출되어, 상기 콘택부의 상단은 상기 블로킹 유전 패턴의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 공극의 하단은 상기 배선의 하부면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 블로킹 유전 패턴은 상기 배선의 측벽에 자기 정렬된 측벽을 가질 수 있다.
일 실시예에 따르면, 상기 블로킹 유전 패턴은 상기 배선의 폭 보다 작은 폭을 가질 수 있으며, 상기 블로킹 유전 패턴의 양측에 상기 배선의 하부면의 양 가장자리부들로 덮혀진 언더컷 영역들이 정의될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 각 배선의 양 측벽들 및 상기 배선들 사이의 몰드막 상에 배치된 저유전막을 더 포함할 수 있다. 상기 저 유전막은 상기 상부 층간 유전막의 유전상수 보다 낮은 유전상수를 갖고, 상기 공극의 양측 및 하단은 상기 저유전막에 의하여 둘러싸일 수 있다.
일 실시예에 따르면, 상기 배선들은 상기 몰드막 바로 위(directly on)에 배치될 수 있다.
일 실시예에 따르면, 상기 배선들 중에서 홀수 번째 배선들의 콘택부들은 상기 일 방향에 수직한 방향으로 제1 열을 구성할 수 있으며, 상기 배선들 중에서 짝수 번째 배선들의 콘택부들은 상기 수직한 방향으로 제2 열을 구성할 수 있다. 상기 제2 열은 상기 제1 열의 일 측에 배치될 수 있다.
일 실시예에 따르면, 상기 배선들의 상기 콘택부들은 상기 일 방향에 수직한 방향으로 정렬되어 하나의 열을 이룰 수 있다. 이 경우에, 평면적 관점에서 상기 각 콘택부의 하부면은 사각형일 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 기판 상에 형성된 복수의 셀 스트링들, 상기 각 셀 스트링은 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬로 연결된 복수의 셀 트랜지스터들을 포함하고; 상기 셀 스트링들 상에 배치된 몰드막; 상기 몰드막 상에 배치되고, 일 방향으로 나란히 연장된 배선들; 상기 각 배선의 하부면의 일부분으로부터 아래로 연장되어 상기 몰드막을 관통하고, 상기 각 셀 스트링 내 스트링 선택 트랜지스터의 드레인에 전기적으로 접속된 콘택부; 및 상기 배선들 상에 배치된 상부 층간 유전막을 포함하되, 인접한 상기 배선들 사이에 공극이 형성될 수 있다.
일 실시예에 따르면, 상기 각 셀 스트링 내 스트링 선택 트랜지스터, 셀 트랜지스터들 및 접지 선택 트랜지스터는 상기 기판의 상부면에 수평적으로 배열될 수 있다.
일 실시예에 따르면, 상기 각 셀 스트링 내 접지 선택 트랜지스터, 셀 트랜지스터들 및 스트링 선택 트랜지스터는 상기 기판의 상부면에 수직적으로 적층될 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 배선 몰드막을 형성하는 것; 상기 배선 몰드막 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격된 그루브들을 형성하는 것; 상기 그루브들 내에 배선들을 각각 형성하는 것; 상기 배선들 사이의 상기 배선 몰드막을 제거하는 것; 및 상기 배선들 사이에 공극이 형성되도록, 상기 배선들 상에 상부 층간 유전막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 기판 상에 콘택 몰드막을 형성하는 것; 상기 콘택 몰드막 상에 블로킹 유전막을 형성하되, 상기 배선 몰드막은 상기 블로킹 유전막 상에 배치되는 것; 상기 그루브를 형성한 후에, 상기 블로킹 유전막 및 콘택 몰드막을 연속적으로 식각하여 상기 그루브의 내측벽에 자기 정렬된 내측벽을 갖는 콘택홀을 형성하는 것; 및 상기 콘택홀 내에 콘택부를 형성하는 것을 더 포함할 수 있다. 상기 콘택부는 상기 배선과 연결된다.
일 실시예에 따르면, 상기 그루브들을 형성하는 것은, 상기 배선 몰드막 상에 상기 제1 방향으로 나란히 연장되고, 상기 제2 방향으로 서로 이격된 하드마스크 패턴들을 형성하는 것; 및 상기 하드마스크 패턴들을 식각 마스크로 사용하여 상기 배선 몰드막을 식각하여 상기 블로킹 유전막을 노출시키는 상기 그루브들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 배선 및 상기 콘택부를 형성하는 것은, 상기 기판 상에 상기 콘택홀 및 그루브를 채우는 도전막을 형성하는 것; 및 상기 도전막을 상기 배선 몰드막이 노출될 때까지 평탄화시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 콘택홀을 형성한 후에 상기 그루브에 노출된 블로킹 유전막을 제거하여, 상기 그루브 아래의 콘택 몰드막을 노출시키는 것을 더 포함할 수 있다. 이 경우에, 상기 도전막은 상기 콘택 몰드막을 노출시키는 상기 그루브 및 상기 콘택 몰드막 내의 상기 콘택홀을 채울 수 있다.
일 실시예에 따르면, 상기 콘택홀을 형성하는 것은, 상기 그루브들을 갖는 기판 상에 서로 이격된 복수의 개구부들을 갖는 마스크막을 형성하되, 상기 각 개구부는 상기 각 그루브의 상기 제2 방향의 폭 보다 큰 폭을 갖고, 상기 각 개구부는 상기 각 그루브에 노출된 블로킹 유전막의 일 부분 및 그 양측의 하드마스크 패턴들의 일부분들을 노출시키고; 상기 마스크막 및 상기 노출된 하드마스크 패턴들의 일부분들을 식각 마스크로 사용하여 상기 노출된 블로킹 유전막 및 콘택 몰드막을 연속적으로 식각하여 상기 콘택홀들을 형성하는 것; 및 상기 마스크막을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 콘택홀들을 형성하는 것은, 상기 그루브들을 갖는 기판 상에 개구부를 갖는 마스크막을 형성하되, 상기 개구부는 상기 제2 방향으로 연장되어 상기 그루브들에 노출된 상기 블로킹 유전막의 일부분들 및 상기 하드마스크 패턴들의 일부분들을 노출시키고; 상기 마스크막 및 상기 노출된 하드마스크 패턴들의 일부분들을 식각 마스크로 사용하여 상기 노출된 블로킹 유전막 및 콘택 몰드막을 연속적으로 식각하여 상기 콘택홀들을 형성하는 것; 및 상기 마스크막을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 배선들 사이의 상기 배선 몰드막을 제거하는 것은, 상기 배선들 사이의 상기 배선 몰드막 및 상기 블로킹 유전막을 제거하여, 상기 배선들 사이의 콘택 몰드막을 노출시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 배선들 사이의 상기 블로킹 유전막은 등방성 식각으로 제거될 수 있으며, 상기 각 배선 아래에 상기 블로킹 유전막의 일부분이 잔존될 수 있다. 이 경우에, 상기 블로킹 유전막의 상기 잔존된 부분의 양 측에 상기 배선의 하부면의 양 가장자리부에 의해 덮혀진 언더컷 영역이 정의될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 기판 상에 콘택 몰드막을 형성하는 것; 상기 콘택 몰드막 상에 블로킹 유전막을 형성하는 것; 상기 블로킹 유전막을 패터닝하여 상기 콘택 몰드막을 노출시키는 가이드 홀들을 형성하되, 상기 배선 몰드막은 상기 블로킹 유전막 상에 형성되어 상기 가이드 홀들을 채우고; 상기 각 가이드 홀을 채우는 상기 배선 몰드막, 및 콘택 몰드막을 연속적으로 관통하는 콘택홀을 형성하는 것; 및 상기 각 콘택홀 내에 콘택부를 형성하는 것을 더 포함할 수 있다. 상기 각 콘택부는 상기 각 배선과 연결된다.
일 실시예에 따르면, 상기 그루브들 및 콘택홀들을 형성하는 것은, 상기 배선 몰드막 상에 상기 제1 방향으로 나란히 연장되고 상기 제2 방향으로 서로 이격된 하드마스크 패턴들을 형성하는 것; 및 상기 하드마스크 패턴들 및 상기 가이드 홀들을 갖는 블로킹 유전막을 식각 마스크로 사용하여 상기 배선 몰드막 및 상기 콘택 몰드막을 식각하여, 상기 그루브들 및 상기 콘택홀들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 배선 및 콘택부를 형성하는 것은, 상기 그루브 및 상기 콘택홀을 채우는 도전막을 형성하는 것; 및 상기 도전막을 상기 배선 몰드막이 노출될 때까지 평탄화시키는 것을 포함할 수 있다.
상술된 반도체 소자에 따르면, 배선들 상에 상부 층간 유전막이 배치되되, 상기 배선들 사이에 공극들이 형성된다. 이에 따라, 배선들간의 기생 정전용량을 최소화하여 우수한 반도체 소자를 구현할 수 있다. 또한, 상기 콘택부는 상기 배선과 실질적으로 동일한 폭을 가질 수 있다. 이에 따라, 상기 배선들간의 간격을 감소시켜 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도.
도 1b는 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도.
도 1c는 도 1a의 배선 및 콘택부를 나타내는 사시도.
도 1d는 도 1a의 공극을 설명을 하기 위한 사시도.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들.
도 3b 내지 도 10b는 각각 도 3a 내지 도 10a의 I-I'및 II-II'을 따라 취해진 단면도들.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 변형예를 설명하기 위하여 단면도.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 변형예를 설명하기 위하여 단면도.
도 13a 내지 16a 는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 평면도들.
도 13b 내지 도 16b는 각각 도 13a 내지 도 16a의 I-I'및 II-II'을 따라 취해진 단면도들.
도 17a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 17b는 도 17a의 III-III' 및 IV-IV'을 따라 취해진 단면도.
도 18a 내지 도 22a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들.
도 18b 내지 도 22b는 각각 도 18a 내지 도 22a의 III-III' 및 IV-IV'을 따라 취해진 단면도들.
도 23a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 23b는 도 23a의 V-V'및 VI-VI'을 따라 취해진 단면도.
도 24a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 24b는 도 24a의 VII-VII' 및 VIII-VIII'을 따라 취해진 단면도.
도 25는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도.
도 26은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이고, 도 1b는 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도이다. 도 1c는 도 1a의 배선 및 콘택부를 나타내는 사시도이며, 도 1d는 도 1a의 공극을 설명을 하기 위한 사시도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100, 이하 기판이라 함) 상에 하부 층간 유전막(103)이 배치될 수 있으며, 상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)이 배치될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 하부 층간 유전막(103)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 하부 층간 유전막(103)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 콘택 몰드막(110) 상에 제1 방향으로 나란히 연장된 배선들(150a)이 배치될 수 있다. 상기 배선들(150a)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제1 및 제2 방향들은 상기 기판(100)의 상부면과 평행할 수 있다. 상기 제1 방향은 도 1a에서 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도 1a에서 y축 방향에 해당할 수 있다.
콘택부들(150c)이 상기 배선들(150a)의 하부면에 각각 연결될 수 있다. 상기 각 콘택부(150c)는 상기 각 배선(150a)의 하부면의 일부분으로 아래로 연장되어 상기 콘택 몰드막(110)을 관통할 수 있다. 서로 연결된 상기 콘택부(150c) 및 배선(150a)은 하나의 바디(body)를 이룰 수 있다. 다시 말해서, 상기 콘택부(150c) 및 배선(150a)은 경계면 없이 서로 접촉될 수 있다. 상기 하부 층간 유전막(103) 내에 복수의 도전 필라들(105)이 배치될 수 있다. 상기 도전 필라들(105)은 상기 하부 층간 유전막(103)을 관통할 수 있으며, 서로 옆으로 이격될 수 있다. 상기 각 콘택부(150c)는 상기 콘택 몰드막(110)을 관통하여 상기 각 도전 필라(105)의 상부면에 접속될 수 있다.
일 실시예에 따르면, 도 1a에 개시된 바와 같이, 홀수 번째 배선들에 연결된 콘택부들은 상기 제2 방향으로 배열되어 제1 열을 구성할 수 있으며, 짝수 번째 배선들에 연결된 콘택부들은 상기 제2 방향으로 배열되어 상기 제1 열의 일 측에 배치된 제2 열을 이룰 수 있다. 상기 홀수 번째 및 짝수 번째 배선들(150a)은 상기 제1 방향으로 나란히 배열됨으로써, 상기 제1 방향으로 상기 콘택부들(150c)은 중첩되지 않을 수 있다. 일 실시예에 따르면, 도 1a에 개시된 바와 같이, 상기 콘택부들(150c)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다. 상기 도전 필라들(105)은 상기 콘택부들(150c) 아래에 각각 배치될 수 있다. 이에 따라, 상기 도전 필라들(105)도 상기 제1 열을 이루는 제1 그룹 및 상기 제2 열을 이루는 제2 그룹으로 구분될 수 있으며, 상기 도전 필라들(105)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다.
도 1a, 도 1b 및 도 1c를 참조하면, 상기 배선(150a)은 상기 제2 방향으로 제1 폭(W1)을 가지며, 상기 콘택부(150c)는 상기 제2 방향으로 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 폭(W1) 및 제2 폭(W2)은 실질적으로 서로 동일한 것이 바람직하다. 일 실시예에 따르면, 상기 콘택부(150c)는 상기 배선(150a)의 양 측벽에 각각 자기 정렬된 한 쌍의 제1 측벽들(a pair of first sidewall)을 포함할 수 있다. 다시 말해서, 상기 콘택부(150c)의 상기 제1 측벽과 상기 배선(150a)의 일 측벽은 상기 기판(100)의 상부면이 실질적으로 수직한 하나의 평면을 이룰 수 있다. 상기 한 쌍의 제1 측벽들은 상기 제1 방향과 평행할 수 있다. 이에 더하여, 상기 콘택부(150c)는 상기 제2 방향으로 연장된 한 쌍의 제2 측벽들을 포함할 수 있다. 일 실시예에 따르면, 도 1a 및 도 1c에 개시된 바와 같이, 상기 콘택부(150c)의 상기 제2 측벽들은 라운드 형태일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 콘택부(150c)의 제2 측벽들은 다른 형태일 수도 있다.
상기 배선(150a) 및 상기 콘택 몰드막(110) 사이에 블로킹 유전 패턴(115a)이 배치될 수 있다. 이 경우에, 상기 콘택부(150c)의 상단은 상기 콘택 몰드막(110) 보다 높은 레벨에 배치될 수 있다. 다시 말해서, 상기 콘택부(110)는 상기 콘택 몰드막(110)을 관통하는 콘택홀(145)을 채우고 상기 콘택 몰드막(110)의 상부면 보다 높게 돌출될 수 있다. 상기 콘택부(150c)의 상단은 상기 블로킹 유전 패턴(115a)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 배선(150a) 아래에는 상기 콘택부(150c)에 의하여 서로 분리된 블로킹 유전 패턴들(115a)이 배치될 수 있다. 상기 콘택부(150c)의 상기 제2 측벽은 상기 블로킹 유전 패턴(115a)과 접촉될 수 있다. 일 실시예에 따르면, 상기 블로킹 유전 패턴(115a)은 상기 배선(150a)의 양 측벽에 자기 정렬된 양 측벽들을 포함할 수 있다. 상기 블로킹 유전 패턴(115a) 및 상기 콘택부(150c)는 상기 배선(150a)의 측벽에 자기 정렬된 측벽들을 각각 포함할 수 있다.
상기 블로킹 유전 패턴(115a)은 상기 콘택 몰드막(110)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 콘택 몰드막(110)이 산화물을 포함하는 경우에, 상기 블로킹 유전 패턴(115a)은 산화물 및/또는 산화질화물 등을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 콘택 몰드막(110)은 다른 유전물질을 포함할 수 있으며, 상기 블로킹 유전 패턴(115a)은 상기 콘택 몰드막(110)에 대하여 식각선택비를 갖는 또 다른 유전 물질을 포함할 수 있다.
상기 도전 필라(105)는 도전 물질을 포함할 수 있다. 예컨대, 상기 도전 필라(105)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 콘택부(150c)는 상기 배선(150a)과 동일한 도전 물질을 포함할 수 있다. 예컨대, 상기 배선(150a) 및 콘택부(150c)는 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 또한, 상기 배선(150a) 및 콘택부(150c)는 금속의 확산을 최소화하기 위한 배리어 금속(ex, 질화 티타늄 또는 질화 탄탈늄 등)을 더 포함할 수 있다. 이에 더하여, 상기 배선(150a) 및 콘택부(150c)는 티타늄 또는 탄탈늄 등과 같은 점착층(glue layer)을 더 포함할 수 있다.
상기 배선들(110) 상에 상부 층간 유전막(155)이 배치될 수 있다. 이때, 상기 배선들(110) 사이에 공극들(160, air gap)이 형성될 수 있다. 구체적으로, 인접한 한 쌍의 배선들(110) 사이에 각 공극(160)이 배치될 수 있다. 상기 인접한 한 쌍의 배선들(110) 사이의 공간 내에 상기 상부 층간 유전막(115)의 일부분이 배치될 수 있다. 예컨대, 상기 공극(160)은 상기 상부 층간 유전막(155)에 의하여 둘러싸인 형태일 수 있다. 도 1d에 개시된 바와 같이, 상기 공극(160)은 상기 배선들(150a)과 평행하게 연장될 수 있다. 일 실시예에 따르면, 도 1b 및 도 1d에 개시된 바와 같이, 상기 공극(160)의 하단은 상기 배선(150a)의 하부면 보다 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 공극(160)의 일부분은 상기 콘택부(150c)의 상기 콘택 몰드막(110)의 상부면 보다 돌출된 부분 옆에 위치할 수 있다. 일 실시예에 따르면, 상기 공극(160)의 상단은 상기 배선(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 상부 층간 유전막(155)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 일 실시예에 따르면, 상기 상부 층간 유전막(155)은 산화물을 포함할 수 있다.
상술된 반도체 소자에 따르면, 상기 배선들(150a) 사이에 상기 공극들(160)이 배치된다. 상기 공극(160)으로 인하여 인접한 상기 배선들(150a)간의 기생 정전용량이 최소화될 수 있다. 이에 따라, 상기 배선들(150a)의 기생 정전용량에 의한 신호 딜레이(delay)등을 최소화하여 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 공극(160)에 의하여 상기 기생 정전용량이 최소화됨으로써, 상기 배선들(150a)간의 간격을 최소화시킬 수 있다. 이에 더하여, 상기 배선(150a)의 제1 폭(W1)은 상기 콘택부(150c)의 제2 폭(W2)과 실질적으로 동일할 수 있다. 이에 따라, 상기 배선들(150a) 및 콘택부들(150c) 단위 면적당 밀도를 증가시킬 수 있다. 그 결과, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
상술된 반도체 소자는 논리 소자, 반도체 기억 소자, 또는 논리 소자 및 기억 소자를 함께 포함하는 하이브리드 소자(hybrid device) 등 다양한 형태로 구현될 수 있다.
상술된 반도체 소자의 여러 변형예들을 도면들을 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이고, 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2a에 개시된 바와 같이, 공극(160a)의 상단은 배선(150a)의 상부면 보다 높을 수 있다. 상기 공극(160a)의 하단은 상기 배선(150a)의 하부면 보다 낮은 레벨에 위치할 수 있다.
이와는 다르게, 도 2b에 개시된 바와 같이, 공극(160b)의 상단은 배선(150a)의 상부면 보다 낮은 레벨에 위치할 수 있다. 이 경우에도, 상기 공극(160b)의 하단은 상기 배선(150a)의 하부면 보다 낮은 레벨에 위치할 수 있다.
도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2c를 참조하면, 공극(160c)의 윗부분은 상부 층간 유전막(155)의 상부면을 향하여 뾰족한 형태(tapered shape)일 수 있다. 다시 말해서, 상기 공극(160c)의 윗부분의 폭은 상기 상부 층간 유전막(155)의 상부면을 향하여 점진적으로 감소될 수 있다. 일 실시예에 따르면, 상기 공극(160c)의 상단은 상기 배선(150a)의 상부면 보다 높은 레벨에 위치할 수 있다. 따라서, 상기 공극(160c)의 뾰족한 부분의 적어도 일부가 상기 배선(150a)의 상부면 보다 높은 레벨에 위치할 수 있다.
도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2d를 참조하면, 배선(150a) 아래의 블로킹 유전 패턴(115b)의 폭은 상기 배선(150a)의 폭 보다 작을 수 있다. 이에 따라, 상기 블로킹 유전 패턴(115b)의 양측에 상기 배선(150a)의 하부면의 양 가장자리부들로 덮혀진 언더컷 영역들(161)이 정의될 수 있다. 상기 배선들(150a) 사이의 공극(160d)은 상기 언더컷 영역(161)과 연결될 수 있다. 이에 따라, 상기 언더컷 영역(161)도 공기로 채워질 수 있다. 이에 따라, 인접한 상기 배선들(150a)간의 기생 정전용량은 더욱 감소될 수 있으며, 또한, 상기 배선(150a)과 인접한 배선(150a)에 연결된 도전 필라(105)간의 기생 정전용량도 최소화될 수 있다.
도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2e를 참조하면, 본 변형예에 따르면, 저유전막(157)이 상기 배선들(150a)의 측벽들 및 상부면들 상, 및 상기 배선들(150a) 사이의 상기 콘택 몰드막(110) 상에 콘포말(conformal)하게 배치될 수 있다. 상기 저유전막(157)은 상기 상부 층간 유전막(155)에 비하여 낮은 유전상수를 갖는 유전물질을 포함할 수 있다. 예컨대, 상기 상부 층간 유전막(155)이 실리콘 산화물을 포함하는 경우에, 상기 저유전막(157)은 실리콘-산소-탄소 화합물(SiOC) 또는 실리콘-산소-탄소-수소 화합물(SiOCH) 등에서 적어도 하나를 포함할 수 있다. 공극(160e)의 양측 및 하단은 상기 저유전막(157)에 의하여 둘러싸일 수 있다.
도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도이다.
도 2f를 참조하면, 본 변형예에 따르면, 배선(150a')은 콘택 몰드막(110) 바로 위(directly on)에 배치될 수 있다. 본 변형예에 따르면, 도 1b 및 도 1d에 개시된 블로킹 유전 패턴(115a)이 요구되지 않을 수 있다. 본 변형예에 따르면, 배선(150a')에 연결된 콘택부(150c')는 상기 콘택 몰드막(110)을 관통하는 콘택홀(145')을 채울 수 있으며, 상기 콘택부(150c')의 상단은 상기 콘택 몰드막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 이 경우에도, 상기 배선(150a')의 제1 폭은 상기 콘택부(150c')의 제2 폭과 실질적으로 동일할 수 있으며, 상기 콘택부(150c')은 상기 배선(150a')의 측벽에 자기 정렬된 측벽을 가질 수 있다. 도 2f에 개시된 공극(160)은 도 2a의 공극(160a), 도 2b의 공극(160b), 도 2c의 공극(160c) 또는 도 2e의 공극(160e)과 대체될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 3b 내지 도 10b는 각각 도 3a 내지 도 10a의 I-I'및 II-II'을 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 하부 층간 유전막(103)을 형성하고, 상기 하부 층간 유전막(103)을 관통하는 도전 필라들(105)을 형성할 수 있다. 상기 도전 필라들(105)은 도 1a 및 도 1b를 참조하여 설명한 것과 같이 도 3a의 y축 방향으로 지그재그 형태로 배열될 수 있다. 상기 도전 필라들(105)의 상부면들은 상기 하부 층간 유전막(103)의 상부면과 공면(coplanar)을 이룰 수 있다.
이어서, 상기 기판(100) 전면 상에 콘택 몰드막(110), 블로킹 유전막(115) 및 배선 몰드막(120)을 차례로 형성할 수 있다. 상기 블로킹 유전막(115)은 상기 콘택 및 배선 몰드막들(110, 120)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 콘택 및 배선 몰드막들(110, 120)은 산화물을 포함할 수 있으며, 상기 블로킹 유전막(115)은 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 배선 몰드막(120) 상에 제1 방향으로 나란히 연장된 마스크 라인 패턴들(122)을 형성할 수 있다. 상기 마스크 라인 패턴들(122)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격된다. 상기 마스크 라인 패턴들(122) 간의 간격은 상기 각 마스크 라인 패턴(122)의 폭 보다 클 수 있다.
상기 마스크 라인 패턴들(122)을 갖는 기판(100) 상에 하드마스크막을 콘포말(conformal)하게 형성할 수 있다. 상기 하드마스크막을 상기 배선 몰드막(120)이 노출될 때까지 전면 이방성 식각하여 상기 각 마스크 라인 패턴(122)의 양 측벽에 하드마스크 패턴들(125)을 형성할 수 있다. 이때, 인접한 상기 마스크 라인 패턴들(122) 사이에 상기 배선 몰드막(120)을 노출시키는 제1 개구부(131)가 형성될 수 있다. 상기 하드마스크 패턴들(125)은 상기 마스크 라인 패턴(122)의 양측벽 상에 스페이서 형태로 형성될 수 있으며, 상기 제1 방향으로 나란히 연장된다. 상기 하드마스크 패턴들(125)은 상기 제2 방향으로 서로 이격된다. 상기 하드마스크 패턴(125)은 서로 대향되는 제1 측벽 및 제2 측벽을 갖는다. 상기 하드마스크 패턴(125)의 제2 측벽은 상기 마스크 라인 패턴(125)의 측벽에 접촉될 수 있다. 상기 제1 개구부(131)은 상기 인접한 마스크 라인 패턴들(122) 사이의 상기 하드마스크 패턴들(125)의 제1 측벽들에 의하여 정의될 수 있다. 상기 하드마스크 패턴(125)의 상기 제1 측벽은 상기 전면 이방성 식각에 노출된 측벽에 해당할 수 있으며, 상기 하드마스크 패턴(125)의 상기 제2 측벽은 상기 전면 이방성 식각에 노출되지 않은 측벽에 해당할 수 있다. 상기 제1 개구부(131)는 상기 제1 방향으로 연장된다.
상기 하드마스크 패턴(125)은 상기 배선 몰드막(120)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 이에 더하여, 상기 하드마스크 패턴(125)은 상기 블로킹 유전막(115)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 마스크 라인 패턴(122)은 상기 하드마스크 패턴(125)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 이에 더하여, 상기 마스크 라인 패턴(122)은 상기 배선 몰드막(120)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 블로킹 유전막(115)이 질화물을 포함하고 상기 배선 몰드막(120)이 산화물을 포함하는 경우에, 상기 마스크 라인 패턴(122)이 질화물 및/또는 산화질화물을 포함할 수 있으며, 상기 하드마스크 패턴(125)은 반도체 물질(ex, 다결정 실리콘 등)을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 마스크 라인 패턴(122)을 제거하여 상기 배선 몰드막(120)을 노출시키는 제2 개구부(132)를 형성할 수 있다. 상기 제2 개구부(132)는 상기 마스크 라인 패턴(122)이 제거된 영역일 수 있다. 상기 제2 개구부(132)는 상기 각 마스크 라인 패턴(122) 양 측벽에 형성된 하드마스크 패턴들(125)의 제2 측벽들에 의하여 정의될 수 있다. 상기 제1 개구부들(131) 및 상기 제2 개구부들(132)은 상기 제2 방향으로 교대로 그리고 반복적으로 배치될 수 있다.
상기 제1 개구부(131)의 바닥면의 상기 제2 방향의 폭은 상기 제2 개구부(132)의 바닥면의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 하드마스크막의 두께를 조절하여 상기 제1 및 제2 개구부들(131, 132)의 바닥면들의 상기 폭들을 실질적으로 동일하게 구현할 수 있다. 예컨대, 상술된 바와 같이, 상기 마스크 라인 패턴들(122)간의 간격은 상기 마스크 라인 패턴(122)의 폭 보다 클 수 있다. 이때, 상기 하드마스크막의 두께는 상기 마스크 라인 패턴들(122)의 간격과 상기 마스크 라인 패턴(122)의 폭의 차이의 1/2과 동일할 수 있다. 이로써, 상기 제1 및 제2 개구부들(131, 132)의 바닥면들의 상기 폭들은 동일할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 하드마스크 패턴들(125)을 식각 마스크로 사용하여 상기 배선 몰드막(120)을 식각하여 그루브들(135)을 형성할 수 있다. 이때, 상기 블로킹 유전막(115)은 식각 정지층으로 사용될 수 있다. 이에 따라, 상기 그루브들(135)의 각각은 상기 블로킹 유전막(115)을 노출시킬 수 있다. 상기 그루브들(135)은 상기 제1 개구부들(131) 및 제2 개구부들(132) 아래에 각각 형성될 수 있다. 일 실시예에 따르면, 상기 제1 개구부들(131)은 상기 그루브들(135) 중에서 짝수 번째 그루브들을 정의할 수 있으며, 상기 제2 개구부들(132)은 상기 그루브들(135) 중에서 홀수 번째 그루브들을 정의할 수 있다. 상기 각 그루브(135)는 상기 각 도전 필라(105)의 상부(over)를 지날 수 있다. 상기 그루브들(135)은 상기 제1 방향으로 나란히 연장될 수 있다.
상술된 하드마스크 패턴들(125)의 형성 방법에 따르면, 상기 마스크 라인 패턴(122) 및 하드마스크 패턴들(125)을 이용하여 상기 제1 및 제2 개구부들(131, 132)을 형성할 수 있다. 이때, 상기 마스크 라인 패턴들(122)을 포토리소그라피 공정으로 정의할 수 있는 최소 선폭으로 구현하는 경우에, 상기 제1 개구부들(131) 및 제2 개구부들(132)의 각각은 상기 포토리소그라피 공정이 정의할 수 있는 최소 선폭 보다 작은 폭을 갖도록 형성할 수 있다. 이에 따라, 고도로 집적화된 반도체 소자를 구현할 수 있다. 결과적으로, 상기 제1 및 제2 개구부들을(131, 132)을 이용하여 형성된 상기 각 그루브(135)의 폭도 최소화시킬 수 있다.
하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 배선 몰드막(120) 상에 하드마스크막을 형성하고, 상기 하드마스크막에 패터닝 공정을 수행하여 상기 하드마스크 패턴들(125)을 형성할 수 있다. 이 경우에, 상기 하드마스크 패턴들(125)에 의하여 정의되는 개구부들은 동시에 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 하드마스크 패턴들(125) 및 그루브들(135)을 갖는 기판(100) 상에 마스크막(137)을 형성하고, 상기 마스크막(137)을 패터닝하여 개구부들(140)을 형성할 수 있다. 예컨대, 상기 마스크막(137)은 감광막일 수 있다. 이 경우에, 상기 마스크막(137)은 포토리소그라피 공정으로 패터닝되어 상기 개구부들(140)이 형성될 수 있다.
상기 각 개구부(140)는 상기 각 그루브(135)에 노출된 블로킹 유전막(115)의 일부분을 노출시킬 수 있다. 이때, 상기 각 개구부(140)에 의해 노출된 그루브(135)내 블로킹 유전막(115)은 상기 도전 필라(105)의 상부면 상부(over)에 위치할 수 있다. 다시 말해서, 상기 각 개구부들(140)는 상기 각 도전 필라(105)의 상부면 상부(over)에 위치할 수 있다. 상기 각 개구부(140)의 상기 제2 방향으로의 폭은 상기 각 그루브(135)의 폭 보다 클 수 있다. 이에 따라, 상기 각 개구부(140)는 상기 하드마스크 패턴들(125)의 일부분들을 노출시킬 수 있다.
상기 마스크막(137) 및 상기 노출된 하드마스크 패턴들(125)을 식각 마스크로 사용하여 상기 노출된 블로킹 유전막(115) 및 콘택 몰드막(110)을 연속적으로 식각하여 상기 도전 필라(105)를 노출시키는 콘택홀(145)을 형성할 수 있다.
상기 노출된 하드마스크 패턴들(125)이 식각 마스크로 사용됨으로써, 상기 콘택홀(145)은 상기 그루브(135)의 양 내측벽에 자기 정렬된 한 쌍의 제1 내측벽들을 포함할 수 있다. 상기 콘택홀(145)의 제1 내측벽들은 상기 제1 방향과 평행할 수 있으며, 상기 제2 방향으로 서로 이격될 수 있다. 또한, 상기 콘택홀(145)은 상기 하드마스크 패턴들(125) 사이의 상기 개구부(140)의 일부분에 자기 정렬되고 상기 제1 방향으로 서로 이격된 한 쌍의 제2 내측벽들을 포함할 수 있다. 상기 콘택홀(145)의 제2 내측벽들은 라운드 형태일 수 있다.
상기 콘택홀(145)은 상기 그루브(135)의 양 내측벽에 자기 정렬적으로 형성됨으로써, 상기 그루브(135) 및 상기 콘택홀(145)간의 오정렬이 발생되지 않는다. 특히, 상기 그루브(135) 및 콘택홀(145)의 상기 제2 방향으로의 오정렬이 발생되지 않는다. 이에 따라, 반도체 소자의 제조 공정 마진이 향상될 수 있다.
도 7a 및 도 7b를 참조하면, 이어서, 상기 마스크막(137)을 제거할 수 있다. 이에 따라, 상기 마스크막(137)에 의하여 덮혀진 하드마스크 패턴들(125)의 다른 부분들 및 그루브(135)내의 블로킹 유전막(115)의 다른 부분들이 노출될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 기판(100) 전면 상에 상기 콘택홀들(145) 및 그루브들(135)을 채우는 도전막(150)을 형성할 수 있다. 상기 도전막(150)은 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 또한, 상기 도전막(150)은 금속의 확산을 최소화하기 위한 배리어 금속(ex, 질화 티타늄 또는 질화 탄탈늄 등)을 더 포함할 수 있다. 이에 더하여, 상기 도전막(150)은 티타늄 또는 탄탈늄 등과 같은 점착층(glue layer)을 더 포함할 수 있다.
일 실시예에 따르면, 도 8b에 개시된 바와 같이, 상기 하드마스크 패턴(125)이 잔존된 상태에서 상기 도전막(150)이 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 도전막(150)을 상기 배선 몰드막(120)이 노출될 때까지 평탄화시키어, 상기 콘택홀(145)을 채우는 콘택부(150c) 및 상기 그루브(135)를 채우는 배선(150a)을 형성할 수 있다. 상기 도전막(150)을 평탄화시킬 때, 상기 하드마스크 패턴들(125)이 제거될 수 있다. 상기 도전막(150)은 화학적기계적 연마 공정으로 평탄화될 수 있다.
도 10a 및 도 10b를 참조하면, 이어서, 상기 배선들(150a) 사이의 상기 배선 몰드막(120) 및 상기 블로킹 유전막(115)이 상기 콘택 몰드막(110)이 노출될 때까지 식각할 수 있다. 이로써, 상기 배선들(150a) 사이에 빈 공간들(153)이 형성될 수 있다. 상기 배선들(150a) 사이의 상기 배선 몰드막(120)은 이방성 식각 또는 등방성 식각으로 제거 될 수 있다. 일 실시예에 따르면, 상기 배선들(150a) 사이의 상기 블로킹 유전막(115)은 이방성 식각으로 식각될 수 있다. 이에 따라, 상기 각 배선(150a) 아래에 블로킹 유전 패턴(115a)이 형성될 수 있다. 상기 블로킹 유전 패턴(115a)은 상기 배선(150a)의 측벽과 자기 정렬된 측벽을 가질 수 있다. 상기 배선들(150a) 사이의 블로킹 유전막(115)이 식각됨으로써, 상기 콘택부(150c)의 윗부분의 양 측벽이 노출될 수 있다. 상기 콘택부(150c)의 윗부분은 상기 콘택부(150c)의 상기 콘택 몰드막(110)의 상부면 보다 높은 부분에 해당할 수 있다. 상기 콘택부(150c)의 윗부분의 노출된 측벽은 상기 콘택부(150c)의 상기 제1 측벽의 윗부분에 해당한다.
이어서, 도 1a, 도 1b 및 도 1d에 개시된 상부 층간 유전막(155)을 형성할 수 있다. 이때, 도 1b 및 도 1d에 개시된 바와 같이, 상기 배선들(150a) 사이에 공극(160)이 형성될 수 있다. 상기 상부 층간 유전막(155) 및 공극(160)의 형성 방법은 도 1a, 도 1b 및 도 1d를 참조하여 좀더 구체적으로 설명한다.
도 10a, 도 10b, 도 1a, 도 1b 및 도 1d를 참조하면, 상기 상부 층간 유전막(155)은 단차도포성이 열악한 조건으로 형성할 수 있다. 이에 따라, 상기 빈 공간(153)의 상단에 오버행(overhang)이 발생되어 상기 공극(160)이 형성될 수 있다. 일 실시예에 따르면, 상기 상부 층간 유전막(155)은 화학 기상 증착 공정(이하, CVD 공정이라 함)으로 형성될 수 있다. 이때, 상기 CVD 공정의 공정 압력은 약 50 Torr 내지 대기압인 것이 바람직하다. 상기 CVD 공정의 공정 압력이 약 50 Torr 이상으로 높음으로써, 상기 상부 층간 유전막(155)의 단차 도포성이 열악해져 상기 공극(160)이 형성될 수 있다. 상기 CVD 공정의 공정 온도는 상기 배선(150a)에 포함된 도전 물질(ex, 금속)의 용융점 보다 낮을 수 있다. 일 실시예에 따르면, 상기 상부 층간 유전막(155)을 위한 상기 CVD 공정은 열 에너지, 플라즈마 에너지, 또는 열/플라즈마 에너지를 사용할 수 있다. 일 실시예에 따르면, 상기 상부 층간 유전막(155)은 단일 CVD 공정(single CVD process)으로 형성될 수 있다.
이와는 다르게, 상기 상부 층간 유전막(155)은 다중 CVD 공정(multi CVD process)으로 형성될 수도 있다. 상기 다중 CVD 공정은 복수의 CVD 공정들을 포함할 수 있다. 일 실시예에 따르면, 상기 다중 CVD 공정은 서로 다른 공정 온도들을 갖는 CVD 공정들 및/또는 서로 다른 소스 가스를 사용하는 CVD 공정들을 포함할 수 있다. 예를 들면, 상기 상부 층간 유전막(155)이 실리콘 산화물을 포함하는 경우에, 상기 다중 CVD 공정은 중온 CVD 공정, 고온 CVD 공정, TEOS-CVD 공정, SiH4-CVD 공정, Si2H6-CVD 공정, 또는 Si2Cl2H2-CVD 공정 중에서 선택된 적어도 2개를 포함할 수 있다. 상기 TEOS-CVD 공정은 TEOS 가스 및 산소 소스 가스를 사용하는 CVD 공정을 의미하고, 상기 SiH4-CVD 공정은 SiH4 가스 및 산소 소스 가스를 사용하는 CVD 공정을 의미한다. 이와 유사하게, 상기 Si2H6-CVD 공정은 Si2H6 가스 및 산소 소스 가스를 사용하는 CVD 공정을 의미하고, 상기 Si2Cl2H2-CVD 공정은 Si2Cl2H2 가스 및 산소 소스 가스를 사용하는 CVD 공정을 의미한다. 상기 TEOS-CVD 공정, SiH4-CVD 공정, Si2H6-CVD 공정, 및 Si2Cl2H2-CVD 공정은 열에너지 및/또는 플라즈마 에너지를 사용할 수 있다. 상기 다중 CVD 공정에 포함된 CVD 공정들의 각각은 약 50 Torr 내지 대기압의 공정 압력으로 수행될 수 있다. 일 실시예에 따르면, 상기 상부 층간 유전막(155)은 상기 단일 CVD 공정 또는 상기 다중 CVD 공정을 수행하기 전에 수행되는 ALD 공정에 의해 형성된 산화물(ALD 산화물)을 더 포함할 수도 있다.
일 실시예에 따르면, 상기 상부 층간 유전막(155)은 ALD 산화물, 상기 SiH4-CVD 공정에 의해 형성된 산화물, 상기 Si2Cl2H2-CVD 공정에 의해 형성된 산화물, 및 상기 고온 CVD 공정에 의해 형성된 산화물을 포함할 수 있다. 이 경우에, 상기 배선들(150a) 사이에는 도 1b 및 도 1d에 개시된 공극(160)이 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술된 다중 CVD 공정에 포함될 수 있는 CVD 공정들의 다른 조합에 의하여 상기 공극(160)이 형성될 수도 있다.
일 실시예에 따르면, 상기 상부 층간 유전막(155)을 상기 다중 CVD 공정으로 형성하고, 상기 다중 CVD 공정에 포함된 CVD 공정들의 증착율들 및/또는 산화물들의 두께들 등을 조절하여, 도 2a의 공극(160a), 도 2b의 공극(160b), 도 2d의 공극(160d) 또는 도 2e의 공극(160e)을 구현할 수 있다. 예컨대, 상기 상부 층간 유전막(155)이 상기 Si2H6-CVD 공정에 의해 형성된 산화물, 상기 Si2Cl2H2-CVD 공정에 의해 형성된 산화물, 및 상기 고온 CVD 공정에 의해 형성된 산화물을 포함하는 경우에, 도 2a의 공극(160a)이 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 도 2a의 공극(160a)은 상술된 다중 CVD 공정에 포함될 수 있는 CVD 공정들의 다른 조합에 의하여 형성될 수도 있다. 도 1b의 상부 층간 유전막(155)의 단차도포성이 도 2b의 상부 층간 유전막(155)의 단차 도포성 보다 열악할 수 있다.
일 실시예에 따르면, 상기 상부 층간 유전막(155)은 ALD 산화물, 플라즈마를 이용하는 상기 TEOS-CVD 공정에 의해 형성된 산화물, 및 상기 고온 CVD 공정에 의해 형성된 산화물을 포함할 수 있다. 이 경우에, 도 2c에 개시된 공극(160c)을 구현할 수 있다. 예컨대, 상기 상부 층간 유전막(155) 내 상기 플라즈마를 이용하는 TEOS-CVD 공정에 의해 형성된 산화물의 두께가 증가될수록, 도 2c의 공극(160c)의 상단이 더 높아질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 도 2c의 공극(160c)은 상술된 다중 CVD 공정에 포함될 수 있는 CVD 공정들의 다른 조합에 의하여 형성될 수도 있다.
상술된 바와 같이, 상기 배선들(150a) 사이의 빈 공간들(153)이 상기 콘택부(150c)의 윗부분을 노출시키는 경우에, 상기 공극(160)의 하단은 상기 배선(150a)의 하부면 보다 낮은 레벨에 위치할 수 있다.
상술된 반도체 소자의 제조 방법에 따르면, 상기 상부 층간 유전막(155)을 형성한 후에, 상기 배선들(150a) 사이에 공극이 형성된다. 이에 따라, 상기 배선들(150a)간의 기생 정전용량을 최소화하여 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 콘택홀(145)은 상기 그루브(135)의 내측벽에 자기 정렬되어 형성될 수 있다. 이에 따라, 상기 그루브(135) 및 콘택홀(145)간에는 오정렬이 존재하지 않는다. 이에 따라, 반도체 공정의 공정 마진을 향상시킬 수 있다. 또한, 콘택홀들(145) 및 그루브들(1235)간의 간격을 최소화하여 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
도 10a 및 도 10b를 참조하여 설명한 반도체 소자의 제조 방법에 따르면, 상기 배선들(150a) 사이의 블로킹 유전막(115)은 이방성 식각으로 제거될 수 있다. 이와는 다르게, 상기 배선들(150a) 사이의 블로킹 유전막(115)은 등방성 식각으로 제거될 수 있다. 이 경우에, 도 2d에 개시된 바와 같이, 블로킹 유전 패턴(115b)의 폭은 배선(150a)의 폭 보다 작게 되어, 언더컷 영역(161)이 형성될 수 있다. 이로써, 도 2d에 개시된 반도체 소자를 구현할 수 있다.
상기 상부 층간 유전막(155)을 형성하기 전에, 상기 배선들(150a) 사이의 빈 공간들(153)을 갖는 기판(100) 상에 도 2에 개시된 저유전막(157)을 콘포말하게 형성할 수 있다. 상기 저유전막(157)은 단차도포성이 우수한 화학 기상 증착법 또는 원자층 증착법 등으로 형성될 수 있다. 상기 저유전막(157)을 형성한 후에 상기 상부 층간 유전막(155)을 형성하여 상기 배선들(150a) 사이에 공극들을 형성할 수 있다. 이로써, 도 2e에 개시된 반도체 소자를 구현할 수 있다.
상술한 반도체 소자의 제조 방법에서, 도 8b에 개시된 바와 같이, 상기 하드마스크 패턴들(125)이 잔존된 상태에서 상기 도전막(150)이 형성될 수 있다. 이와는 다르게, 도 11에 도시된 바와 같이, 하드마스크 패턴들(125)을 제거한 후에, 상기 그루브(135) 및 콘택홀(145)을 채우는 도전막(150)을 기판(100) 상에 형성할 수 있다. 이 후의 제조 방법은 도 9a, 도 9b, 도 10a 및 도 10b을 참조하여 설명한 방법들 및 상기 상부 층간 유전막(155)의 형성 방법들과 동일할 수 있다.
상술된 반도체 소자의 제조 방법에서, 도전막(150)을 형성하기 전에, 상기 그루브(135)에 노출된 블로킹 유전막(115)을 제거하는 공정을 더 수행할 수 있다. 이를 도 12를 참조하여 좀더 구체적으로 설명한다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 변형예를 설명하기 위하여 단면도이다.
도 7b 및 도 12를 참조하면, 콘택홀(145)을 형성하고 마스크막(도 6b의 137)을 제거한 후에, 상기 그루브(135) 내에 노출된 블로킹 유전막(115)을 콘택 몰드막(110)이 노출될 때가지 식각할 수 있다. 이에 따라, 콘택 몰드막(110)을 노출시키는 그루브(135') 가 형성될 수 있다. 또한, 콘택홀(145')은 콘택 몰드막(110) 내에 한정적으로 형성될 수 있다. 다시 말해서, 상기 콘택홀(145')의 상단은 상기 콘택 몰드막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
이어서, 도 9a 및 도 9b에 도시된 도전막(150)을 형성할 수 있다. 이 경우에, 도전막(150)은 상기 그루브(135') 및 콘택홀(145')을 채울 수 있다. 이 후의 제조 방법들은 도 10a 및 도 10b을 참조하여 설명한 방법들 및 상기 상부 층간 유전막(155)의 형성 방법과 동일할 수 있다. 본 변형예에 따라 제조된 반도체 소자는 도 2f를 참조하여 설명한 반도체 소자로 구현될 수 있다. 도 2f에 개시된 반도체 소자는 블로킹 유전막을 포함하지 않을 수 있다. 본 변형예에 따르면, 상기 블로킹 유전막(115)이 모두 제거될 수 있다. 이에 따라, 상기 하부 층간 유전막(103)에 포함될 수 있는 수소 원자들이 반도체 소자의 외부로 원활히 배출 될 수 있다. 이에 더하여, 수소 원자들을 포함할 수 있는 상기 블로킹 유전막(115)이 모두 제거될 수 있다. 이에 따라, 수소 원자들로 야기될 수 있는 반도체 소자의 신뢰성 저하를 최소화시킬 수 있다.
한편, 도 3a 내지 도 10a 및 도 3b 내지 도 10a를 참조하여 상술된 반도체 소자의 제조 방법에 따르면, 그루브(135)를 형성한 후에, 상기 콘택홀(145)을 정의하는 개구부(140)를 갖는 마스크막(137)을 형성할 수 있다. 이와는 다른 방법으로 콘택홀 및 그루브를 형성하는 방법을 도면들을 참조하여 설명한다.
도 13a 내지 16a 는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 평면도들이고, 도 13b 내지 도 16b는 각각 도 13a 내지 도 16a의 I-I'및 II-II'을 따라 취해진 단면도들이다.
도 13a 및 도 13b를 참조하면, 기판(100) 상에 하부 층간 유전막(103)을 형성할 수 있으며, 상기 하부 층간 유전막(103)을 관통하는 도전 필라들(105)을 형성할 수 있다. 이어서, 상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)을 형성할 수 있다.
상기 콘택 몰드막(110) 상에 블로킹 유전막(115)을 형성할 수 있다. 이어서, 상기 블로킹 유전막(115)을 패터닝하여 상기 콘택 몰드막(110)을 노출시키는 가이드 홀들(143)을 형성할 수 있다. 상기 가이드 홀들(143)은 상기 도전 필라들(105)의 상부면들 상에 각각 형성될 수 있다. 일 실시예에 따르면, 상기 가이드 홀(143)의 제1 및 제2 방향들의 폭들은 상기 도전 필라(105)의 상부면의 상기 제1 및 제2 방향들의 폭들 보다 각각 작을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 14a 및 도 14b를 참조하면, 상기 가이드 홀들(143)을 갖는 기판(100) 상에 배선 몰드막(120)을 형성할 수 있다. 상기 배선 몰드막(120)은 상기 가이드 홀들(143)을 채울 수 있다. 상기 배선 몰드막(120) 상에 상기 제1 방향으로 나란히 연장된 하드마스크 패턴들(125)을 형성할 수 있다. 상기 하드마스크 패턴들(125)은 제1 및 제2 개구부들(131, 132)을 정의한다. 상기 하드마스크 패턴들(125)은 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 설명한 방법과 동일한 방법으로 형성될 수 있다.
일 실시예에 따르면, 상기 가이드 홀(143)의 상기 제2 방향(도 14a의 y축 방향)의 폭은 상기 제1 개구부(131)의 상기 제2 방향의 폭 보다 클 수 있다. 이와 마찬가지로, 상기 가이드 홀(143)의 상기 제2 방향의 폭은 상기 제2 개구부(131)의 상기 제2 방향의 폭 보다 클 수 있다.
도 15a 및 도 15b를 참조하면, 상기 하드마스크 패턴들(125) 및 상기 블로킹 유전막(115)을 식각 마스크로 사용하여 상기 배선 몰드막(120) 및 상기 콘택 몰드막(110)을 연속적으로 식각한다. 이에 따라, 그루브(135) 및 콘택홀(145a)이 형성된다. 상기 그루브(135)는 상기 블로킹 유전막(115)을 노출시키고, 상기 콘택홀(145a)은 상기 가이드 홀(143)을 채우는 배선 몰드막(120)의 일부분 및 상기 콘택 몰드막(110)을 연속적으로 관통하여 상기 도전 필라(120)의 상부면을 노출시킬 수 있다. 상기 하드마스크 패턴(125)을 식각 마스크로 사용함으로써, 상기 콘택홀(145a)은 상기 그루브(135)의 내측벽에 자기 정렬된 제1 내측벽을 가질 수 있다. 상기 콘택홀(145a)의 상기 제1 내측벽은 상기 제1 방향과 평행할 수 있다. 또한, 상기 콘택홀(145a)은 상기 그루브(135)의 양 내측벽들 사이에 위치한 상기 가이드 홀(143)의 측벽의 일부분들에 자기 정렬된 한 쌍의 제2 내측벽들을 가질 수 있다. 상기 콘택홀(145a)의 상기 한 쌍의 제2 내측벽들은 상기 제1 방향으로 서로 이격될 수 있다.
상기 하드마스크 패턴들(125)을 이용하여 상기 그루브(135) 및 콘택홀(145a)이 형성됨으로써, 상기 그루브(135) 및 콘택홀(145a)간의 오정렬이 발생되지 않을 수 있다. 이에 따라, 반도체 소자의 공정 마진이 향상될 수 있다.
도 16a 및 도 16b를 참조하면, 이어서, 상기 그루브(135) 및 콘택홀(145a)을 채우는 도전막을 형성하고, 상기 도전막을 상기 배선 몰드막(120)이 노출될 때까지 평탄화시키어, 상기 콘택홀(145a)을 채우는 콘택부(150c) 및 상기 그루브(135)를 채우는 배선(150a)을 형성할 수 있다. 상기 도전막은 상기 하드마스크 패턴들(125)이 잔존된 상태에서 형성될 수 있다. 이 경우에, 상기 하드마스크 패턴들(125)은 상기 도전막의 평탄화 공정에 의하여 제거될 수 있다. 이와는 달리, 상기 하드마스크 패턴들(125)을 제거한 후에, 상기 도전막을 형성할 수도 있다.
상기 배선(150a) 및 콘택부(150c)을 형성한 후에, 상기 배선들(150a) 사이의 상기 배선 몰드막(120) 및 블로킹 유전막(115)을 상기 콘택 몰드부(110)이 노출될 때까지 식각할 수 있다. 이에 따라, 도 10a 및 도 10b에 개시된 배선들(150a) 사이의 빈 공간들(153)을 형성할 수 있다. 이어서, 상술된 상부 층간 유전막(155)의 형성 방법과 동일한 방법을 수행하여, 상기 배선들(150a) 사이에 공극을 형성할 수 있다.
(제2 실시예)
본 실시예에서 상술된 실시예과 동일한 구성 요소들은 동일한 참조부호를 사용한다. 또한, 설명의 중복을 피하기 위하여 동일한 설명은 생략한다.
도 17a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 17b는 도 17a의 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 17a 및 도 17b를 참조하면, 복수의 도전 필라들(105a)이 기판(100) 상의 하부 층간 유전막(103)을 관통할 수 있다. 도 17a에 개시된 바와 같이, 상기 도전 필라들(105a)은 일 방향을 따라 배열되어 하나의 열을 이룰 수 있다. 상기 도전 필라들(105a)의 상부면들은 상기 하부 층간 유전막(103)의 상부면과 공면을 이룰 수 있다. 상기 도전 필라들(105a)은 상술된 제1 실시예의 도전 필라(105)와 동일한 물질로 형성될 수 있다.
상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)이 배치되고, 상기 콘택 몰드막(110) 상에 복수의 배선들(150a)이 제1 방향으로 나란히 연장될 수 있으며, 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제1 방향은 도 17a의 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도 17a의 y축 방향에 해당할 수 있다. 콘택부(150ca)가 상기 각 배선(150a)의 하부면의 일부분으로 아래로 연장되어 상기 콘택 몰드막(110)을 관통한다. 각 콘택부(150ca)는 상기 각 도전 필라(105a)의 상부면에 접촉될 수 있다. 도 17a에 개시된 바와 같이, 상기 배선들(150a)에 연결된 상기 콘택부들(150ca)은 상기 제2 방향을 따라 배열되어 하나의 열을 이룰 수 있다.
상기 콘택부(150ca)의 상기 제2 방향의 폭은 상기 배선(150a)의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 일 실시예에 따르면, 도 17a에 개시된 바와 같이, 상기 콘택부(150ca)의 하부면은 사각형의 형태일 수 있다. 상기 콘택부(150ca)는 그 상의 배선(150a)의 양 측벽에 각각 자기 정렬된 한 쌍의 제1 측벽들을 포함할 수 있다. 상기 한 쌍의 제1 측벽들은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향으로 서로 이격될 수 있다. 또한, 상기 콘택부(150ca)는 상기 제2 방향으로 연장된 한 쌍의 제2 측벽들을 포함할 수 있다. 상기 콘택부(150ca)의 상기 한 쌍의 제2 측벽들은 상기 제1 방향으로 서로 이격될 수 있다.
상기 배선(150a) 및 상기 콘택 몰드막(110) 사이에 블로킹 유전 패턴(115a)이 배치될 수 있다. 이 경우에, 상기 콘택부(150ca)은 상기 콘택 몰드막(110)의 상부면 보다 높게 돌출될 수 있다. 상기 블로킹 유전 패턴(115a)은 상기 배선(150a)의 측벽과 자기 정렬된 측벽을 가질 수 있다. 이와는 다르게, 상기 블로킹 유전 패턴(115a)은 상기 배선(150a)의 폭 보다 작은 폭을 가질 수 있으며, 상기 블로킹 유전 패턴(115a) 양측에 언더컷 영역들이 정의될 수도 있다.
일 실시예에 따르면, 상기 블로킹 유전 패턴(115a)은 생략될 수 있다. 이 경우에, 상기 배선(150a)은 상기 콘택 몰드막(110) 바로 위(directly on)에 배치될 수 있으며, 상기 콘택부(150ca)의 상단은 상기 콘택 몰드막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 배선들(150a) 상에 상부 층간 유전막(155)이 배치될 수 있다. 이때, 상기 배선들(150a) 사이에 공극들(160)이 형성될 수 있다. 상기 공극들(160)은 도 2a의 공극(160a), 도 2b의 공극(160b), 도 2c의 공극(160c), 도 2d의 공극(160d) 또는 도 2e의 공극(160e) 중에서 어느 하나와 대체될 수 있다.
다음으로, 본 실시예에 따른 반도체 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 18a 내지 도 22a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 18b 내지 도 22b는 각각 도 18a 내지 도 22a의 III-III' 및 IV-IV'을 따라 취해진 단면도들이다.
도 18a 및 도 18b를 참조하면, 기판(100) 상에 하부 층간 유전막(103)을 형성할 수 있으며, 상기 하부 층간 유전막(103)을 관통하는 도전 필라들(105a)을 형성할 수 있다. 상기 도전 필라들(105a)은 일 방향으로 배열되어 하나의 열을 이룰 수 있다.
상기 도전 필라들(105a) 및 하부 층간 유전막(103) 상에 콘택 몰드막(110), 블로킹 유전막(115) 및 배선 몰드막(120)을 차례로 형성할 수 있다. 상기 배선 몰드막(120) 상에 제1 방향으로 나란히 연장된 하드마스크 패턴들(125)을 형성할 수 있다. 상기 하드마스크 패턴들(125)은 상기 제1 방향에 수직한 제2 방향으로 교대로 그리고 반복적으로 배열된 제1 개구부들(131) 및 제2 개구부들(132)을 포함할 수 있다. 상기 제1 및 제2 개구부들(131, 132)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 하드마스크 패턴들(125)은 상술한 제1 실시예의 형성 방법과 동일한 방법으로 형성될 수 있다. 상기 도전 필라들(105a)는 상기 제2 방향으로 배열되어 하나의 열을 이룰 수 있다.
상기 하드마스크 패턴들(125)을 식각 마스크로 사용하여 상기 배선 몰드막(120)을 식각하여 그루브들(135)을 형성할 수 있다. 이때, 상기 블로킹 유전막(115)을 식각 정지층으로 사용할 수 있다. 상기 그루브들(135)은 상기 제1 방향으로 나란히 연장될 수 있으며, 상기 각 그루브(135)는 상기 각 도전 필라(205) 상부(over)를 지날 수 있다. 상기 도전 필라(105a)의 상기 제2 방향의 폭은 상기 각 그루브(135)의 상기 제2 방향의 폭 보다 클 수 있다.
도 19a 및 도 19b를 참조하면, 상기 그루브들(135) 및 하드마스크 패턴들(125)을 갖는 기판(100) 상에 마스크막(237)을 형성하고, 상기 마스크막(237)을 패터닝하여 개구부(240)를 형성할 수 있다. 상기 개구부(240)는 상기 제2 방향으로 연장되어, 상기 하드마스크 패턴들(125) 및 그루브들(135)을 가로지를 수 있다. 즉, 상기 개구부(240)는 상기 제2 방향으로 연장된 라인 형태일 수 있다. 상기 개구부(240)는 복수의 상기 그루브들(135)의 일부분들, 및 상기 하드마스크 패턴들(125)의 일부분들을 노출시킬 수 있다. 상기 개구부(240) 및 상기 각 그루브(135)간의 교차 지점은 콘택홀이 형성되는 영역에 해당할 수 있다. 상기 개구부(240) 및 상기 각 그루브(135)간의 교차 지점에 위치한 블로킹 유전막(115)의 일부분이 노출될 수 있다. 상기 교차 지점의 블로킹 유전막(115)의 노출된 부분은 상기 도전 필라(105a)의 상부(over)에 배치될 수 있다.
상기 마스크막(237)은 감광막일 수 있다. 상기 마스크막(237)은 포토리소그라피 공정에 의해 패터닝 되어 상기 개구부(240)가 형성될 수 있다. 상기 포토 리소그라피 공정은 노광 공정 및 현상 공정 등을 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 상기 마스크막(237) 및 상기 하드마스크 패턴들(125)을 식각 마스크로 사용하여 상기 블로킹 유전막(115)의 노출된 부분들, 및 콘택 배선막(110)을 연속적으로 식각하여 콘택홀들(245)을 형성할 수 있다. 상기 콘택홀들(245)은 상기 도전 필라들(105a)을 각각 노출시킬 수 있다. 상기 제1 방향으로 연장된 상기 하드마스크 패턴들(125) 및 상기 제2 방향으로 연장된 라인 형태의 상기 개구부(240)로 인하여, 상기 각 콘택홀(245)의 바닥면은 사각형 형태로 구현될 수 있다. 상기 그루브(135)를 정의한 상기 하드마스크 패턴들(125)을 식각 마스크로 사용함으로써, 상기 콘택홀(245)은 상기 그루브(135)의 양 내측벽들에 각각 자기 정렬된 한 쌍의 제1 내측벽들을 포함할 수 있다. 상기 콘택홀(245)의 상기 제1 내측벽들은 상기 제1 방향으로 나란히 연장될 수 있다. 또한, 상기 콘택홀(245)은 상기 개구부(240)의 양 내측벽에 각각 자기 정렬된 한 쌍의 제2 내측벽들을 포함할 수 있다. 상기 콘택홀(245)의 제2 내측벽들은 상기 제2 방향으로 나란히 연장될 수 있다.
도 21a 및 도 21b를 참조하면, 이어서, 상기 마스크막(237)을 제거하고, 상기 기판(100) 상에 상기 그루브들(135) 및 콘택홀들(245)을 채우는 도전막을 형성할 수 있다. 상기 하드마스크 패턴들(125)이 잔존된 상태에서 상기 도전막이 형성될 수 있다. 이와는 다르게, 상기 하드마스크 패턴(125)을 제거한 후에, 상기 도전막을 형성할 수 있다.
상기 도전막을 상기 배선 몰드막(120)이 노출될 때까지 평탄화시키어, 상기 콘택홀(245)을 채우는 콘택부(150ca) 및 상기 그루브(135)를 채우는 배선(150a)을 형성할 수 있다.
도 22a 및 도 22b를 참조하면, 이어서, 상기 배선들(150a) 사이에 위치한 상기 배선 몰드막(120) 및 블로킹 유전막(115)을 제거할 수 있다. 이에 따라, 상기 배선들(150a) 사이에 빈 공간을 형성할 수 있다.
이어서, 상기 배선들(150a) 사이에 공극이 형성되도록, 도 17a 및 도 17b의 상부 층간 유전막(155)을 형성할 수 있다. 상기 상부 층간 유전막(155)의 형성 방법은 상술된 제1 실시예와 동일하게 수행될 수 있다. 상기 배선들(150a) 사이의 공극(160)은 도 2a 내지 도 2e의 공극들 중에서 어느 하나로 구현될 수도 있다.
(제3 실시예)
본 실시예는 상술된 제1 및 제2 실시예들에서 개시된 배선들 및 콘택부들 중에서 어느 하나를 포함하는 반도체 기억 소자를 개시한다. 상술된 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 23a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 23b는 도 23a의 V-V'및 VI-VI'을 따라 취해진 단면도이다.
도 23a 및 도 23b를 참조하면, 기판(100)에 소자분리 패턴(302)에 배치되어 활성부들(305)을 정의할 수 있다. 상기 활성부(305)는 상기 소자분리 패턴(302)에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성부들(305)은 제1 방향으로 나란히 연장될 수 있다. 상기 활성부들(305)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제1 방향은 도 23a의 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도 23a의 y축 방향에 해당할 수 있다. 상기 활성부들(305)은 제1 도전형의 도펀트로 도핑될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 상기 제2 방향으로 나란히 연장되어, 상기 활성부들(305)을 가로질 수 있다. 복수의 워드 라인들(WL)이 상기 스트링 및 접지 선택 라인들(SSL, GSL) 사이에 배치될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향으로 나란히 연장되어, 상기 활성부들(305)을 가로질 수 있다. 상기 스트링 선택 라인(SSL) 일측의 상기 각 활성부(305) 내에 공통 드레인(310d)이 배치될 수 있으며, 상기 접지 선택 라인(GSL) 일측의 상기 각 활성부(305) 내에 공통 소오스(310s)가 배치될 수 있다. 상기 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)은 상기 공통 드레인(310d) 및 공통 소오스(310s) 사이에 배치될 수 있다. 상기 워드 라인(WL) 양측의 상기 활성부(305)에 셀 소오스/드레인(310c)이 배치될 수 있다. 상기 공통 드레인(310d) 및 공통 소오스(310s)는 제2 도전형의 도펀트로 도핑될 수 있다. 상기 셀 소오스/드레인(310c)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 이와는 다르게, 상기 셀 소오스/드레인(310c)은 상기 워드 라인(WL)에 동작 전압이 인가될 때, 상기 워드 라인(WL)의 가장자리 전계(fringe field)에 의해 생성되는 반전층일 수도 있다.
상기 워드 라인(WL)은 상기 활성부(305) 상에 차례로 적층된 터널 유전막, 전하 저장층, 블로킹 유전막 및 제어 게이트를 포함할 수 있다. 상기 전하 저장층은 반도체 물질로 형성되는 플로팅 게이트일 수 있다. 이와는 다르게, 상기 전하 저장층은 전하를 저장할 수 있는 트랩들을 갖는 유전막(ex, 질화막)일 수 있다. 상기 블로킹 유전막은 상기 터널 유전막에 비하여 높은 상수를 갖는 고유전 물질(ex, 산화하프늄, 산화알루미늄 등)을 포함할 수 있다. 상기 블로킹 유전막은 단일층 또는 다층일 수 있다. 상기 터널 유전막은 단일층 또는 다층일 수 있다. 상기 터널 유전막은 열산화막을 포함할 수 있다. 상기 스트링 선택 라인(SSL)은 상기 활성부(305)를 가로지르는 스트링 선택 게이트 및 스트링 선택 게이트와 활성부(305) 사이에 개재된 제1 게이트 유전막을 포함할 수 있다. 상기 접지 선택 라인(GSL)은 상기 활성부(305)를 가로지르는 접지 선택 게이트, 및 상기 접지 선택 게이트와 활성부(305) 사이에 개재된 제2 게이트 유전막을 포함할 수 있다.
상기 각 워드 라인(WL), 및 상기 각 워드 라인(WL) 양측의 셀 소오스/드레인(310c)은 셀 트랜지스터에 포함될 수 있으며, 상기 스트링 선택 라인(SSL) 및 상기 스트링 선택 라인(SSL) 양측의 공통 드레인(310d) 및 셀 소오스/드레인(310c)은 스트링 선택 트랜지스터에 포함될 수 있다. 상기 접지 선택 라인(GSL) 및 상기 접지 선택 라인(GSL) 양측의 공통 소오스(310s) 및 셀 소오스/드레인(310c)은 접지 선택 트랜지스터에 포함될 수 있다. 상기 각 활성부(305)에 셀 스트링이 형성될 수 있다. 상기 셀 스트링은 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 서로 직렬로 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 상기 스트링 선택 트랜지스터는 상기 복수의 셀 트랜지스터들의 일단에 직렬로 연결될 수 있으며, 상기 접지 선택 트랜지스터는 상기 복수의 셀 트랜지스터들의 타단에 직렬로 연결될 수 있다. 본 실시예에 따른 상기 셀 스트링 내 스트링 선택, 셀 및 접지 선택 트랜지스터들은 상기 기판(100) 상에 수평적으로 배열될 수 있다.
하부 층간 유전막(103)이 상기 라인들(SSL, WL, GSL)을 갖는 상기 기판(100) 전면 상에 배치될 수 있다. 공통 소오스 라인(CSL)이 상기 하부 층간 유전막(103) 내에 배치되어, 상기 제2 방향으로 연장될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 활성부들(305)에 형성된 상기 공통 소오스들(310s)과 접속될 수 있다.
도전 필라들(105)이 상기 하부 층간 유전막(103)을 관통하여 상기 공통 드레인들(310d)에 각각 접속될 수 있다. 상기 도전 필라들(105)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다.
상기 하부 층간 유전막(103) 상에 도 1a, 도 1b, 도 1c 및 도 1d를 참조하여 설명한 콘택 몰드막(110), 배선들(150a), 콘택부들(150c) 및 블로킹 유전 패턴들(115a)이 배치될 수 있다. 상부 층간 유전막(155)이 상기 배선들(150a) 상에 배치될 수 있다. 이때, 상기 배선들(150a) 사이에 공극들(160)이 형성될 수 있다. 상기 각 콘택부(150c)는 상기 각 도전 필라(105)의 상부면에 접속될 수 있다. 이에 따라, 상기 각 배선(150a)은 상기 각 공통 드레인(310d)에 전기적으로 접속될 수 있다. 상기 배선들(150a)은 반도체 기억 소자의 비트 라인들에 해당할 수 있다. 본 실시예에 따르면, 상기 각 배선(150a)은 상기 기판(100)에 수평적으로 배열된 셀 스트링의 스트링 선택 트랜지스터의 드레인에 전기적으로 접속될 수 있다.
상기 공극(160)은 도 2a 내지 도 2e의 공극들 중에서 어느 하나로 대체될 수 있다. 상기 블로킹 유전 패턴(115a)은 생략되고, 상기 배선(150a)이 상기 콘택 몰드막(110) 바로 위(directly on)에 배치될 수도 있다.
일 실시예에 따르면, 상기 배선들(150a), 콘택부들(150c) 및 도전 필라(105)는 상술된 제2 실시예의 배선들(150a), 콘택부들(150ca) 및 도전 필라들(105a)로 대체될 수 있다.
(제4 실시예)
본 실시예에서는, 다른 형태의 반도체 기억 소자를 개시한다.
도 24a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 24b는 도 24a의 VII-VII' 및 VIII-VIII'을 따라 취해진 단면도이다.
도 24a 및 도 24b를 참조하면, 기판(100) 상에 복수의 게이트 구조체들(420)이 배치될 수 있다. 상기 게이트 구조체들(420)은 제1 방향으로 서로 이격될 수 있다. 게이트 구조체들(420)은 상기 제1 방향에 수직한 제2 방향으로 나란히 연장될 수 있다. 상기 제1 방향 및 제2 방향은 각각 도 24a의 x축 방향 및 y축 방향에 해당할 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 각 게이트 구조체(420)는 교대로 그리고 반복적으로 적층된 유전 패턴들(405) 및 게이트 패턴들(410)을 포함할 수 있다. 복수의 수직형 활성 패턴들(430)이 상기 적층된 유전 패턴들(405) 및 게이트 패턴들(410)을 연속적으로 관통할 수 있다. 상기 수직형 활성 패턴들(430)은 상기 기판(100)에 접촉될 수 있다. 일 실시예에 따르면, 상기 각 게이트 구조체(420)를 관통하는 수직형 활성 패턴들(430)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다. 상기 수직형 활성 패턴(430)은 반도체 물질을 포함할 수 있다. 상기 수직형 활성 패턴(430)은 언도프트(undoped) 상태일 수 있다. 이와는 달리, 상기 수직형 활성 패턴(430)은 상기 제1 도전형의 도펀트로 도핑된 상태일 수도 있다.
데이터 저장막(415)이 상기 수직형 활성 패턴(430)의 측벽 및 상기 게이트 패턴(410) 사이에 개재될 수 있다. 상기 데이터 저장막(415)은 터널 유전막, 전하저장층 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(430)에 인접하고, 상기 블로킹 유전막은 상기 게이트 패턴(410)에 인접할 수 있다. 상기 전하저장층은 상기 터널 유전막 및 블로킹 유전막 사이에 개재될 수 있다.
상기 수직형 활성 패턴(430)은 내부가 빈 쉘(shell) 형태일 수 있다. 이 경우에, 상기 수직형 활성 패턴(430)의 내부는 충전 유전 패턴(425)에 의하여 채워 질 수 있다. 상기 충전 유전 패턴(425) 상에는 캐핑 반도체 패턴(435)이 배치될 수 있다. 상기 캐핑 반도체 패턴(435)은 상기 수직형 활성 패턴(430)과 접촉될 수 있다. 적어도 상기 캐핑 반도체 패턴(435)은 상기 제2 도전형의 도펀트로 도핑되어 공통 드레인이 형성될 수 있다. 이와는 다르게, 상기 수직형 활성 패턴(430)은 필라 형태일 수도 있다. 이 경우에, 상기 충전 유전 패턴(425) 및 캐핑 반도체 패턴(435)은 생략될 수 있다. 상기 수직형 활성 패턴(430)이 필라 형태인 경우에, 상기 게이트 패턴들(410) 중에서 최상위에 위치한 게이트 패턴 보다 높은 상기 수직형 활성 패턴(430)의 일부분은 상기 제2 도전형의 도펀트로 도핑되어, 상기 공통 드레인이 형성될 수 있다. 상기 게이트 구조체들(420) 사이의 상기 기판(100) 내에 공통 소오스 영역(450)이 배치될 수 있다. 상기 공통 소오스 영역(450)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 소자분리 패턴(440)이 상기 게이트 구조체들(420) 사이를 채울 수 있다.
상기 각 게이트 구조체(420) 내의 적층된 게이트 패턴들(410) 중에서 최하위의 게이트 패턴은 접지 선택 트랜지스터에 포함될 수 있으며, 최상위의 게이트 패턴은 스트링 선택 트랜지스터에 포함될 수 있다. 상기 최하위 및 최상위의 게이트 패턴들 사이에 적층된 게이트 패턴들은 셀 트랜지스터들에 각각 포함될 수 있다. 상기 최하위 및 최상위의 게이트 패턴들 사이의 각 게이트 패턴 및 상기 수직형 활성 패턴(430)이 교차하는 지점에 상기 셀 트랜지스터가 형성될 수 있다. 상기 셀 트랜지스터는 비휘발성 특성을 가질 수 있다. 상기 수직형 활성 패턴(430)에 의하여 상기 적층된 접지 선택 트랜지스터, 셀 트랜지스터들, 및 스트링 선택 트랜지스터는 직렬로 연결되어 셀 스트링을 구성할 수 있다. 상기 셀 스트링 내 트랜지스터들은 상기 기판(100)의 상부면에 수직적으로(vertically) 적층될 수 있다.
상기 게이트 구조체들(420) 및 소자분리 패턴(440) 상에 도 1a, 도 1b, 도 1c 및 도 1d의 콘택 몰드막(110), 콘택부들(150c) 및 배선들(150a)이 배치될 수 있다. 상기 배선들(150a) 상에 상부 층간 유전막(155)이 배치될 수 있으며, 이때, 상기 배선들(150a) 사이에는 공극들(160)이 배치될 수 있다. 상기 각 배선들(150a)에 연결된 각 콘택부(150c)는 상기 공통 드레인에 접속될 수 있다. 예컨대, 상기 각 콘택부(150c)는 상기 각 캐핑 반도체 패턴(435)에 접속될 수 있다. 상기 배선들(150a)은 상기 각 게이트 구조체(420)를 관통하는 복수의 수직형 활성 패턴들(430)에 각각 전기적으로 접속될 수 있다. 상기 공극(160)은 상기 도 2a 내지 도 2e의 공극들 중에서 어느 하나로 대체될 수 있다.
일 실시예에 따르면, 상기 콘택부들(150c) 및 배선들(150a)은 상술된 제2 실시예의 콘택부들(150ca) 및 배선들(150a)과 대체될 수 있다. 이 경우에, 상기 각 게이트 구조체(420)을 관통하는 복수의 수직형 활성 패턴들(430)은 상기 제2 방향을 따라 배열되어 하나의 열을 이룰 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 다른 기능을 수행하는 반도체 소자(ex, 컨트롤러 및/또는 논리 소자 등)을 더 포함할 수도 있다.
도 25는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술된 제1 및 제2 실시예들에 개시된 반도체 소자들이 논리 소자로 구현되는 경우에, 상기 컨트롤러(1110)는 상기 제1 및 제2 실시예들의 반도체 소자들 중에 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 내지 제4 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 26은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 내지 제4 실시예들의 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (31)

  1. 기판 상에 배치된 몰드막;
    상기 몰드막 상에 배치되고, 일 방향으로 나란히 연장된 배선들;
    상기 각 배선의 하부면의 일부분으로부터 아래로 연장되어 상기 몰드막을 관통하고, 상기 각 배선과 동일한 폭을 갖는 콘택부; 및
    상기 배선들 상에 배치된 상부 층간 유전막을 포함하되, 인접한 상기 배선들 사이에 공극이 형성된 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 공극은 상기 배선들과 평행하게 연장된 반도체 소자.
  3. 청구항 1항에 있어서,
    상기 공극의 상단은 상기 배선의 상부면 보다 높은 레벨에 위치한 반도체 소자.
  4. 청구항 1항에 있어서,
    상기 공극의 상단은 상기 배선의 상부면 보다 낮은 레벨에 위치한 반도체 소자.
  5. 청구항 1항에 있어서,
    상기 공극의 윗부분은 상기 상부 층간 유전막의 상부면을 향하여 뾰족한 형태(tapered shape)인 반도체 소자.
  6. 청구항 1항에 있어서,
    상기 콘택부는 상기 콘택부에 연결된 배선의 측벽에 자기정렬된 측벽을 갖는 반도체 소자.
  7. 청구항 1항에 있어서,
    상기 배선과 상기 몰드막 사이에 배치된 블로킹 유전 패턴을 더 포함하되,
    상기 블로킹 유전 패턴은 상기 몰드막에 대하여 식각 선택비를 갖는 유전물질을 포함하고,
    상기 콘택부는 상기 몰드막의 상부면 보다 위로 돌출되어, 상기 콘택부의 상단은 상기 블로킹 유전 패턴의 상부면과 동일한 레벨에 위치한 반도체 소자.
  8. 청구항 7항에 있어서,
    상기 공극의 하단은 상기 배선의 하부면 보다 낮은 레벨에 위치한 반도체 소자.
  9. 청구항 7항에 있어서,
    상기 블로킹 유전 패턴은 상기 배선의 측벽에 자기 정렬된 측벽을 갖는 반도체 소자.
  10. 청구항 7항에 있어서,
    상기 블로킹 유전 패턴은 상기 배선의 폭 보다 작은 폭을 갖고, 상기 블로킹 유전 패턴의 양측에 상기 배선의 하부면의 양 가장자리부들로 덮혀진 언더컷 영역들이 정의된 반도체 소자.
  11. 청구항 1항에 있어서,
    상기 각 배선의 양 측벽들 및 상기 배선들 사이의 몰드막 상에 배치된 저유전막을 더 포함하되,
    상기 저 유전막은 상기 상부 층간 유전막의 유전상수 보다 낮은 유전상수를 갖고, 상기 공극의 양측 및 하단은 상기 저유전막에 의하여 둘러싸인 반도체 소자.
  12. 청구항 1항에 있어서,
    상기 배선들은 상기 몰드막 바로 위(directly on)에 배치된 반도체 소자.
  13. 청구항 1항에 있어서,
    상기 배선들 중에서 홀수 번째 배선들의 콘택부들은 상기 일 방향에 수직한 방향으로 제1 열을 이루고,
    상기 배선들 중에서 짝수 번째 배선들의 콘택부들은 상기 수직한 방향으로 제2 열을 이루고, 상기 제2 열은 상기 제1 열의 일 측에 배치된 반도체 소자.
  14. 청구항 1항에 있어서,
    상기 배선들의 상기 콘택부들은 상기 일 방향에 수직한 방향으로 정렬되어 하나의 열을 이루고,
    평면적 관점에서 상기 각 콘택부의 하부면은 사각형인 반도체 소자.
  15. 기판 상에 형성된 복수의 셀 스트링들, 상기 각 셀 스트링은 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬로 연결된 복수의 셀 트랜지스터들을 포함하고;
    상기 셀 스트링들 상에 배치된 몰드막;
    상기 몰드막 상에 배치되고, 일 방향으로 나란히 연장된 배선들;
    상기 각 배선의 하부면의 일부분으로부터 아래로 연장되어 상기 몰드막을 관통하고, 상기 각 셀 스트링 내 스트링 선택 트랜지스터의 드레인에 전기적으로 접속된 콘택부; 및
    상기 배선들 상에 배치된 상부 층간 유전막을 포함하되, 인접한 상기 배선들 사이에 공극이 형성된 반도체 소자.
  16. 청구항 15 항에 있어서,
    상기 각 배선은 상기 일 방향에 수직한 방향으로 제1 폭을 갖고,
    상기 각 배선의 콘택부는 상기 수직한 방향으로 제2 폭을 갖고,
    상기 제1 폭은 상기 제2 폭과 동일한 반도체 소자.
  17. 청구항 15 항에 있어서,
    상기 콘택부는 상기 콘택부에 연결된 배선의 측벽에 자기 정렬된 측벽을 갖는 반도체 소자.
  18. 청구항 15 항에 있어서,
    상기 각 셀 스트링 내 스트링 선택 트랜지스터, 셀 트랜지스터들 및 접지 선택 트랜지스터는 상기 기판의 상부면에 수평적으로 배열된 반도체 소자.
  19. 청구항 15 항에 있어서,
    상기 각 셀 스트링 내 접지 선택 트랜지스터, 셀 트랜지스터들 및 스트링 선택 트랜지스터는 상기 기판의 상부면에 수직적으로 적층된 반도체 소자.
  20. 기판 상에 배선 몰드막을 형성하는 것;
    상기 배선 몰드막 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격된 그루브들을 형성하는 것;
    상기 그루브들 내에 배선들을 각각 형성하는 것;
    상기 배선들 사이의 상기 배선 몰드막을 제거하는 것; 및
    상기 배선들 사이에 공극이 형성되도록, 상기 배선들 상에 상부 층간 유전막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  21. 청구항 20 항에 있어서,
    상기 기판 상에 콘택 몰드막을 형성하는 것;
    상기 콘택 몰드막 상에 블로킹 유전막을 형성하되, 상기 배선 몰드막은 상기 블로킹 유전막 상에 배치되는 것;
    상기 그루브를 형성한 후에, 상기 블로킹 유전막 및 콘택 몰드막을 연속적으로 식각하여 상기 그루브의 내측벽에 자기 정렬된 내측벽을 갖는 콘택홀을 형성하는 것; 및
    상기 콘택홀 내에 콘택부를 형성하는 것을 더 포함하되, 상기 콘택부는 상기 배선과 연결된 반도체 소자의 제조 방법.
  22. 청구항 21 항에 있어서,
    상기 그루브들을 형성하는 것은,
    상기 배선 몰드막 상에 상기 제1 방향으로 나란히 연장되고, 상기 제2 방향으로 서로 이격된 하드마스크 패턴들을 형성하는 것; 및
    상기 하드마스크 패턴들을 식각 마스크로 사용하여 상기 배선 몰드막을 식각하여 상기 블로킹 유전막을 노출시키는 상기 그루브들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  23. 청구항 22 항에 있어서,
    상기 배선 및 상기 콘택부를 형성하는 것은,
    상기 기판 상에 상기 콘택홀 및 그루브를 채우는 도전막을 형성하는 것; 및
    상기 도전막을 상기 배선 몰드막이 노출될 때까지 평탄화시키는 것을 포함하는 반도체 소자의 제조 방법.
  24. 청구항 23 항에 있어서,
    상기 콘택홀을 형성한 후에 상기 그루브에 노출된 블로킹 유전막을 제거하여, 상기 그루브 아래의 콘택 몰드막을 노출시키는 것을 더 포함하되,
    상기 도전막은 상기 콘택 몰드막을 노출시키는 상기 그루브 및 상기 콘택 몰드막 내의 상기 콘택홀을 채우는 반도체 소자의 제조 방법.
  25. 청구항 22 항에 있어서,
    상기 콘택홀들을 형성하는 것은,
    상기 그루브들을 갖는 기판 상에 서로 이격된 복수의 개구부들을 갖는 마스크막을 형성하되, 상기 각 개구부는 상기 각 그루브의 상기 제2 방향의 폭 보다 큰 폭을 갖고, 상기 각 개구부는 상기 각 그루브에 노출된 블로킹 유전막의 일 부분 및 그 양측의 하드마스크 패턴들의 일부분들을 노출시키고;
    상기 마스크막 및 상기 노출된 하드마스크 패턴들의 일부분들을 식각 마스크로 사용하여 상기 노출된 블로킹 유전막 및 콘택 몰드막을 연속적으로 식각하여 상기 콘택홀들을 형성하는 것; 및
    상기 마스크막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  26. 청구항 22 항에 있어서,
    상기 콘택홀들을 형성하는 것은,
    상기 그루브들을 갖는 기판 상에 개구부를 갖는 마스크막을 형성하되, 상기 개구부는 상기 제2 방향으로 연장되어 상기 그루브들에 노출된 상기 블로킹 유전막의 일부분들 및 상기 하드마스크 패턴들의 일부분들을 노출시키고;
    상기 마스크막 및 상기 노출된 하드마스크 패턴들의 일부분들을 식각 마스크로 사용하여 상기 노출된 블로킹 유전막 및 콘택 몰드막을 연속적으로 식각하여 상기 콘택홀들을 형성하는 것; 및
    상기 마스크막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  27. 청구항 21 항에 있어서,
    상기 배선들 사이의 상기 배선 몰드막을 제거하는 것은,
    상기 배선들 사이의 상기 배선 몰드막 및 상기 블로킹 유전막을 제거하여, 상기 배선들 사이의 콘택 몰드막을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
  28. 청구항 27 항에 있어서,
    상기 배선들 사이의 상기 블로킹 유전막은 등방성 식각으로 제거되되, 상기 각 배선 아래에 상기 블로킹 유전막의 일부분이 잔존되고,
    상기 블로킹 유전막의 상기 잔존된 부분의 양 측에 상기 배선의 하부면의 양 가장자리부에 의해 덮혀진 언더컷 영역이 정의되는 반도체 소자의 제조 방법.
  29. 청구항 20 항에 있어서,
    상기 기판 상에 콘택 몰드막을 형성하는 것;
    상기 콘택 몰드막 상에 블로킹 유전막을 형성하는 것;
    상기 블로킹 유전막을 패터닝하여 상기 콘택 몰드막을 노출시키는 가이드 홀들을 형성하되, 상기 배선 몰드막은 상기 블로킹 유전막 상에 형성되어 상기 가이드 홀들을 채우고;
    상기 각 가이드 홀을 채우는 상기 배선 몰드막, 및 콘택 몰드막을 연속적으로 관통하는 콘택홀을 형성하는 것; 및
    상기 각 콘택홀 내에 콘택부를 형성하는 것을 더 포함하되, 상기 각 콘택부는 상기 각 배선과 연결된 반도체 소자의 제조 방법.
  30. 청구항 29 항에 있어서,
    상기 그루브들 및 콘택홀들을 형성하는 것은,
    상기 배선 몰드막 상에 상기 제1 방향으로 나란히 연장되고 상기 제2 방향으로 서로 이격된 하드마스크 패턴들을 형성하는 것; 및
    상기 하드마스크 패턴들 및 상기 가이드 홀들을 갖는 블로킹 유전막을 식각 마스크로 사용하여 상기 배선 몰드막 및 상기 콘택 몰드막을 식각하여, 상기 그루브들 및 상기 콘택홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  31. 청구항 30 항에 있어서,
    상기 배선 및 콘택부를 형성하는 것은,
    상기 그루브 및 상기 콘택홀을 채우는 도전막을 형성하는 것; 및
    상기 도전막을 상기 배선 몰드막이 노출될 때까지 평탄화시키는 것을 포함하는 반도체 소자의 제조 방법.
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