TWI730165B - 半導體結構與半導體結構的製造方法 - Google Patents

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Abstract

提供一種半導體結構的製造方法。方法包含形成犠牲閘極結構、沉積介電材料以及利用矽團簇(silicon cluster)氣體佈植介電材料。矽團簇氣體具有二個或以上的矽原子。

Description

半導體結構與半導體結構的製造方法
本揭露是關於一種半導體結構的製造方法，特別是關於一種半導體結構及半導體裝置的製造方法。
在半導體積體電路(Integrated Circuit，IC)的製程中，層間介電質(inter-layer dielectric，ILD)係形成為在基材及內連接結構之間的阻障層。層間介電質有助於防止內連接結構及金屬間介電質(inter-metal dielectrics，IMDs)內的粒子擴散至基材內，並藉以減少形成在層間介電質中的各種元件具有不正常功能的風險。蝕刻層間介電質以形成開口，例如接觸孔或溝槽，其中開口係在後續被金屬化的特徵，提供電子訊號導電路徑，以連接至各種元件。
在一些方法中，矽甲烷(SiH4)或四氟化矽(SiF4)氣體係在層間介電質形成之後為了平坦化而導入。舉例而言，在離子佈植製程中，矽甲烷係被離子化，以產生電漿，並形成具有矽原子的離子束。
本揭露之一態樣是關於一種半導體結構的製造方法。方法包含形成犠牲閘極結構、沉積介電材料以及利用矽團簇(silicon cluster)氣體佈植介電材料。矽團簇氣體具有二個或以上的矽原子。佈植介電材料之操作包含佈植方向之角度相對於介電材料之頂表面係為45°至90°。
本揭露之另一態樣是關於種半導體結構的製造方法，包含形成第一犠牲閘極結構在基材上、形成第二犠牲閘極結構在基材上、沉積一層間介電質在基材上，並介於第一犠牲閘極結構及第二犠牲閘極結構之間、移除第二犠牲閘極結構及層間介電質之一部分，以形成開口、以第一介電材料填充開口、進行第一平坦化製程、進行氣體群離子束佈植製程，其中氣體群離子束佈植製程所使用之氣體群包含SixFy，x等於或大於2，而y等於或大於6，以及進行第二平坦化製程。
本揭露之另一態樣是關於一種半導體結構，包含設置於基材上的閘極結構，其中閘極結構包含閘極電極，以及設置在基材上的層間介電質，其中相較於層間介電質之下部分，層間介電質之上部分具有較高的矽原子濃度。
100:半導體結構
110:基材
112a/112b/112c:閘極結構
114:間隙壁
116:源極/汲極特徵
117:蝕刻中止層
118:層間介電質
118a:上部分
118b:下部分
121:電晶體
134:矽原子
140:導電層
142:平坦介電層
200:方法
210:形成犠牲閘極結構在基材上之操作
220:沉積層間介電質之操作
230:進行第一平坦化製程，以暴露出犠牲閘極之操作
240:利用氟取代的矽烷化合物佈植層間介電質之操作
250:進行熱製程之操作
260:移除犠牲閘極結構之操作
270:形成導電閘極結構之操作
280:進行第二平坦化製程之操作
300:半導體結構
310:基材
312a/312b/312c:犠牲閘極結構
314/314c:間隙壁
316:源極/汲極特徵
317/317c:蝕刻中止層
318:層間介電質
318a:上部分
318b:下部分
320:罩幕層
322:多晶矽裁剪圖案
324:填充材料
326:凹陷
328:第一平坦化製程
330:碟形凹陷
332:佈植製程
334:矽原子
336:熱製程
338:溝槽
340:導電閘極結構
342:犠牲介電材料
344:第二平坦化製程
h11/h31/h32/h33:高度
d31/d31’:深度
t31:厚度
θ31:角度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示根據一或多個實施例之具有層間介電質的半導體結構的剖視圖。
[圖2]係繪示根據一或多個實施例之半導體結構的製造方法的流程圖。
[圖3A]至[圖3H]係繪示根據一或多個實施例之半導體結構的製程各階段中的剖視圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份、數值、操作、材料、排列方式或類似者的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化和明確，並不表示所討論的各種實施例及/或配置之間有任何關係。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元 件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
隨著半導體科技的進步，取代閘極構造係用以製作如金屬閘極結構的導電閘極結構。首先，犠牲閘極結構及層間介電質(inter-layer dielectric，ILD)係形成在基材上。接著，犠牲閘極結構係自層間介電質被移除，並被導電閘極結構取代。前述構造提供益處，例如：無多晶矽空乏效應(polysilicon depletion effect)、依據電晶體之導電型式，增加調整功函數之靈活性，及減少在製程流程設計中的熱積存(thermal budget)。然而，由於犠牲閘極結構及層間介電質之間的研磨選擇性，層間介電質之上部分在平坦化製程中發生非預期的損耗，導致不足的閘極高度，進而在電晶體之通道區內造成應力。
在一些實施例中，矽團簇(silicon cluster)氣體(例如：具有二個或以上的矽原子之氟取代的矽烷化合物或矽烷)係用於佈植製程。在一些實施例中，矽團簇氣體係被離子化並解離成矽離子的多種型式，以增加層間介電質內的矽-矽鍵，藉以在後續平坦化製程中強化層間介電質，以及增加每小時的晶片(wafer per hour，WPH)產出量。在一些實施例中，在高於室溫(例如15℃至30℃)的溫度下進行佈植製程，以驅動矽離子至層間介電質。在一些實施例中，在室溫或低於室溫下進行佈植製程，並接著進行熱製程，以擴散矽離子至層間介電質內。在後續平坦化製程中， 由於相對低的研磨阻力，層間介電質損耗發生在層間介電質之頂表面，並造成碟形凹陷(dish-shaped recess)，亦可稱之為碟形凹陷效應(dishing effect)。在一些實施例中，在閘極介電層的移除製程之後，層間介電質之頂表面的碟形凹陷減少，使得相較於習知結構，具有較高的閘極高度，以及較少的製程成本。
圖1係根據一或多個實施例之半導體結構100的剖視圖。半導體結構100包含在基材110上的電晶體121。在一些實施例中，電晶體121為鰭式場效電晶體(fin field effect transistor，FinFET)。在一些實施例中，電晶體121為平面式金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)。其他的電晶體結構及類似的結構[例如三閘極場效電晶體(tri-gate field effect transistor)、環繞式閘極場效電晶體(gate-all-around field effect transistor)、奈米線場效電晶體或穿隧場效電晶體(tunneling field effect transistor)]係在所述之考量範圍內。電晶體121包含閘極結構112a、鄰接在閘極結構112a之側壁上的間隙壁114，以及在閘極結構112a之相反側的源極/汲極特徵116。在一些實施例中，蝕刻中止層117係在閘極結構112a至閘極結構112c、間隙壁114及源極/汲極特徵116上。閘極結構112a包含導電層140、平坦介電層142及在導電層140及基材110之間的介電層(圖未繪示)。導電層140、平坦化介電層142及介電層決定閘極高度h11。半導 體結構100亦包含多晶矽裁剪結構(poly cutting structure)112c。多晶矽裁剪結構112c包含鄰接間隙壁114的介電層。層間介電質118係形成在基材110上。在一些實施例中，層間介電質118包含氧化矽、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、碳摻雜低介電常數介電材料或類似物。層間介電質118之厚度等於閘極高度h11。層間介電質118之上部分118a具有高於層間介電質118之下部分118b的矽原子134濃度。在一些實施例中，下部分118b對上部分118a之厚度比例為約3.5：1至約5.5：1。在一些例示中，較大的比例提供不足的矽原子，以承受平坦化製程。在一些例示中，較小的比例會破壞閘極結構。在至少一實施例中，上部分118a對下部分118b的矽原子濃度比例係大於或等於1000：1。
圖2係根據一或多個實施例之半導體結構的製造方法200之流程圖。本領域中具有通常知識者應理解在一些實施例中，可在圖2所繪示之方法200之前、之間及/或之後進行額外的操作。方法200包含操作210，形成犠牲閘極結構在基材上。在一些實施例中，基材為平面基材。在一些實施例中，基材為自半導體工件延伸之半導體條，亦稱為鰭片。在一些實施例中，基材包含矽、矽鍺、碳化矽或III-V族化合物。在一些實施例中，基材為絕緣層上覆矽(silicon on insulator layer，SOI)基材或藍寶石上覆矽(silicon on sapphire，SOS)基材。
在「後閘極」構造中，犠牲閘極結構係先被形成，且後續被其他材料所取代，直到製造層間介電質，其中「後閘極」構造表示最終閘極結構係「最後」被製作。然後，根據積體電路設計，犠牲閘極結構係被製造以做為功能性閘極結構或非功能性閘極結構。在一些實施例中，犠牲閘極結構包含氧化物層及/或多晶矽層。因此，犠牲閘極結構也可稱為虛設多晶矽結構(dummy poly structure)或虛設閘極結構。在一些實施例中，犠牲閘極結構包含形成在多晶矽層之上的硬罩幕層。犠牲閘極結構的形成包含沉積製程及蝕刻製程。
圖3A係根據一或多個實施例之在操作210之後的半導體結構300之剖視圖。半導體結構300係類似於半導體裝置100，相似的元件係將相同的元件符號加上200。半導體結構300包含基材310、複數個犠牲閘極結構312a至犠牲閘極結構312c、間隙壁314及源極/汲極特徵316。基材310為具有平坦頂表面的半導體工件。另外地，基材310為形成在工件上的鰭片結構。當基材310為鰭片結構，在一些實施例中，基材310係由與工件相同的材料所製成。在一些實施例中，基材310係由與工件不同的材料所製成。
在完成晶片封裝之後，犠牲閘極結構312a的取代閘極電極係用以進行邏輯功能，例如開啟/關閉電晶體，排列在犠牲閘極結構312a之至少一側上的犠牲閘極結構312b的取代閘極電極係用以保護功能性閘極電極，而犠牲閘極結構312c會被移除，以斷開閘極電極與其他者的連 接。間隙壁314係在基材310的頂表面上，且係沿著犠牲閘極結構312a至犠牲閘極結構312c的側壁。間隙壁314係做為輕摻雜汲極(lightly doped drain，LDD)佈植的罩幕，有助於避免熱載子注入(hot carrier injection，HCI)。在一些實施例中，間隙壁314包含介電材料，例如氧化矽、氮化矽或其他合適的材料。在一些實施例中，間隙壁314包含多種材料，例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構。當硬罩幕層係形成在多晶矽層上，間隙壁314包含與硬罩幕層不同的介電材料。在各種實施例中，沉積間隙壁314，然後藉由進行同向性或異向性蝕刻製程圖案化間隙壁314，以具有D形、I形或L形。源極/汲極特徵316係在犠牲閘極結構312a的相反側。在一些實施例中，源極/汲極特徵316係被n型摻質或p型摻質摻雜的區域。在一些實施例中，源極/汲極特徵316係成長在基材310之凹陷內的磊晶材料。在一些實施例中，源極/汲極特徵316為摻雜磊晶材料。
方法200繼續進行操作220，沉積層間介電質在基材上。在一些實施例中，沿著基材、犠牲閘極結構、間隙壁及源極/汲極特徵形成蝕刻中止層，例如接觸蝕刻中止層(contact etch stop layer，CESL)。然後，形成層間介電質在蝕刻中止層上，並介於犠牲閘極結構之間。層間介電質的形成後係接續進行平坦化製程，其中平坦化製程可例如化學機械研磨(chemical mechanical polishing，CMP)、蝕刻製程或其他合適的製程，以為層間介電質產生平坦的頂表 面。平坦的頂表面有助於增加後續微影製程的精確度。在一些實施例中，形成罩幕層在層間介電質上，並圖案化罩幕層以定義出多晶矽移除的多晶矽裁剪圖案。接著，在多晶矽移除之後，沉積介電層以填充開口，並沉積於罩幕層之上。
圖3B係根據一或多個實施例之在操作220之後的半導體結構300之剖視圖。層間介電質318係沉積在基材310、犠牲閘極結構312a至犠牲閘極結構312c、間隙壁314及源極/汲極特徵316上。在一些實施例中，層間介電質318包含介電材料，例如氧化矽、氮化矽、未摻雜矽玻璃(undoped silicate glass，USG)、硼矽玻璃(Boro-Silicate Glass，BSG)、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、其他合適的材料及/或上述之組合。在一些實施例中，層間介電質318包含低介電常數(低k值)材料，例如介電常數小於3。在一些實施例中，層間介電質318包含極低k值(extreme low-k，ELK)材料，例如介電常數小於2.6。在一些實施例中，基於犠牲閘極結構312a至犠牲閘極結構312c的高度，層間介電質318的厚度為約85nm至約500nm。在一些例示中，較小的厚度導致犠牲閘極結構312a至犠牲閘極結構312c的覆蓋不足。在一些例示中，較大的厚度增加製程成本，但對功能性沒有顯著的增加。層間介電質318的形成包含化學氣相沉積法、物理氣相沉積法、高密度電漿(High-Density Plasma，HDP)沉積法、旋轉塗佈沉積法(spin-on deposition)、其他合適的製程及/或上述之組合。在一些實施例中，蝕刻中止層係在沉積層間介電質 318之前形成，蝕刻中止層的形成係利用化學氣相沉積法、物理氣相沉積法、高密度電漿沉積法、旋轉塗佈沉積法、原子層沉積法或其他合適的製程。在一些實施例中，層間介電質318係被平坦化，以與犠牲閘極結構312a至犠牲閘極結構312c之頂表面共平面。在一些實施例中，層間介電質318係藉由利用化學機械研磨被平坦化，以移除在犠牲閘極結構312a至犠牲閘極結構312c上的層間介電質318之部分，以及在絕緣區域[例如淺溝渠隔離(shallow trench isolation，STI)]上的其他犠牲閘極結構。在一些實施例中，施加化學機械研磨以移除在犠牲閘極結構312a至犠牲閘極結構312c之上的蝕刻中止層317，而暴露出多晶矽層或硬罩幕層。
在一些實施例中，由於閘極結構的節距減少，對平行閘極電極進行增加密度的設計規則。在增加密度的設計規則下，舉例而言，限制了在相鄰閘極結構之間的井拾取區域(well pickup region)的空間，其中井拾取區域係用以放電靜電放電電流(electrostatic discharge current，ESD current)，以保護電晶體，且當相鄰閘極結構彼此相距太遠時，增加面積補償(area penalty)。面積補償為額外的佔用面積相對於起始設計的佔用面積之比例。在一些實施例中，由於在晶圓上對光罩圖案具有較低的圖案保真度，以及較小的晶片尺寸具有較小的製程窗，閘極結構之較寬的末端也增加佔用面積。因此，為了保存佔用面積，基於設計規則，首先排列犠牲閘極結構312a至犠牲閘極結構312c。
接著，藉由罩幕層320，定義出開口，其中此開口也稱為多晶矽裁剪圖案322，並暴露出非預期的犠牲閘極結構312c。藉由化學機械研磨或蝕刻製程，移除犠牲閘極結構312c之多晶矽層的全部、間隙壁314c之部分、蝕刻中止層317c之部分，以及透過多晶矽裁剪圖案開口(cutting pattern opening，CPO)322所暴露出的層間介電質318。
在移除製程之後，間隙壁314c之剩餘部分及/或蝕刻中止層317c之剩餘部分具有高度h31。為了防止不想要的電流洩漏，形成填充材料324，以填充開口並覆蓋罩幕層320之頂表面。填充材料324包含一或多個介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、未摻雜矽玻璃、四乙氧基矽烷、其他合適的材料及/或上述之組合。在一些實施例中，填充材料324包含與層間介電質318相同的材料。在一些實施例中，填充材料324包含與層間介電質318不同的材料。在一些實施例中，形成凹陷326，其中凹陷326對應至多晶矽裁剪圖案開口322。
請重新參閱圖2，方法200繼續進行操作230，進行第一平坦化製程，以暴露出犠牲閘極。第一平坦化製程包含化學機械研磨製程。在一些實施例中，形成在層間介電質內的凹陷係在第一平坦化製程的過程中消失。
圖3C係根據一或多個實施例之半導體結構300的剖視圖。為了進行閘極取代，進行第一平坦化製程328，以移除層間介電質318之多餘部分以及罩幕層320之全部， 直到暴露出犠牲閘極結構312a至犠牲閘極結構312c之多晶矽層。在第一平坦化製程328的過程中，因為研磨液對層間介電質318具有較高的選擇性，碟形凹陷330係形成在層間介電質318之頂表面。碟形凹陷330之最大深度d31為約1nm至約6nm。在一些例示中，較大的最大深度d31增加層間介電質318在後續製程中的損耗，並導致閘極高度不足，而使通道區內產生應力。
請重新參閱圖2，方法200繼續進行操作240，利用氟取代的矽烷化合物佈植層間介電質。為了增加佈植效率以及減少製程時間，選擇包含至少二個矽原子的摻質氣體。因此，佈植時間減少且每小時之晶片產出量增加。在一些實施例中，設備包含離子化腔室以及在離子化腔室內的電子束源裝置。電子束源裝置包含具有複數個發射器的場發射陣列(field emission array)，其係用以在電場下並在真空中產生電子。在一些實施例中，電子源裝置更包含陰極。電子在離子化腔室內與摻質氣體碰撞，以離子化摻質分子，進而產生電漿。電漿包含摻質離子，其中摻質離子係透過抽出設備被拉出，以形成離子束。在一些實施例中，摻質氣體為矽團簇氣體。在一些實施例中，摻質氣體為SixFy或SixHy，其中x為在2至4之範圍內的整數，而y為2x+2。在一些實施例中，摻質氣體為SixHyFz，其中x的範圍為2至4，且(y+z)為2x+2。在一些實施例中，摻質氣體的劑量為約8E15 atom/cm2至約1.5E16 atom/cm2。在一些實施例中，摻質的重量濃度為約0.01%至約100%。相較於其他方法，所選 擇的矽團簇包含更多的矽基離子。由於矽團簇具有二個或以上的矽原子，矽團簇***成較小的矽團簇。舉例而言，摻質氣體Si2F6生成二種型式的矽離子(Si+及Si2 +)，相較於其他方法，可產生兩倍的光束源。愈多的矽原子可獲得愈多的光束源，進而導致較少的佈植製程時間。在一些實施例中，佈植製程係在約150℃至約450℃之溫度下進行，以驅動矽離子至層間介電質內。在一些實施例中，佈植製程係在室溫或低於室溫下進行，且接著進行熱製程，以達到相似的效果。
在一些實施例中，佈植製程332係藉由佈植設備進行，其中佈植設備例如為高電流佈植機、中電流佈植機及/或高能量佈植機。例示佈植系統包含由加州費利蒙的漢辰科技(Advance Ion Beam Technology，AIBT)(包含漢辰科技的iPulsar系統)；麻薩諸塞州的瓦里安半導體設備公司(Varian Semiconductor Equipment Associates)(包含瓦里安的TridentTM、900XP或3000XP系統)；以及麻薩諸塞州的亞舍立科技(Axcelis Technologies)(包含亞舍立的HE3或Optima XE系統)所提供。
圖3D係根據一或多個實施例之半導體結構300的剖視圖。在後閘極構造中，為了閘極取代，多晶矽層及/或氧化物層係被移除。在一些例示中，由於在較密集區域中的閘極結構與較低密集區域中的閘極結構具有不同的閘極高度，在移除製程中顯著的閘極高度損耗可導致例如電力短路或金屬擴散的裝置缺陷。因此，為了減少閘極高度損耗，在第一平坦化製程328之後，進行佈植製程332，以增加層 間介電質318中的矽原子334之矽-矽鍵，藉以降低對層間介電質318的蝕刻速率。在至少一實施例中，相較於層間介電質318之下部分318b，層間介電質318之上部分318a具有較高的矽原子334濃度。下部分318b之厚度對上部分318a之厚度的比值為約20至約200。較大或較小的比值會增加控制後續平坦化製程的困難度。在一些實施例中，層間介電質318在正交層間介電質318之頂表面的方向上具有梯度的矽濃度。在一些實施例中，上部分318a之厚度t31的範圍為約25Å至約75Å。在一些例示中，較小的厚度t31使得矽-矽鍵不足以減少閘極高度損耗。在一些例示中，較大的厚度t31增加生產單位成本。
在佈植製程332過程中，矽離子係垂直地朝向層間介電質318之頂表面，或以相對於層間介電質318之頂表面傾斜角度θ31朝向層間介電質318之頂表面，其中角度θ31為約45°至約90°。在一些例示中，較小的角度θ31會導致厚度t31太小，而減少閘極高度損耗；另外，為了維持厚度t31，增加的佈植能量會破壞半導體結構300。佈植能量係基於角度θ31進行調整。舉例而言，當角度θ31為90°時，能量範圍為約1800電子伏特(electron volt，eV)至約2200eV。在一些例示中，較小的能量導致厚度t31太小，而減少閘極高度損耗。在一些例示中，較大的能量破壞半導體結構300。在一些實施例中，佈植製程332的溫度範圍為約150℃至450℃，並持續約300秒至約600秒。以一具體例而言，利用靜電夾頭(electrostatic chuck，e-chuck)以夾 持半導體結構300，並控制佈植製程332的溫度。在一些實施例中，佈植製程332的溫度大約為室溫，且可進行後續的熱製程，以驅動矽原子向下。佈植製程332係藉由毯覆佈植所進行。在一些實施例中，矽離子係佈植至犠牲閘極結構312a之頂表面、犠牲閘極結構312b之頂表面、填充材料324之頂表面及層間介電質318之頂表面內。在一些實施例中，藉由利用光阻將矽離子特定地佈植至層間介電質318之頂表面內。
在一些實施例中，佈植製程332係利用電漿摻雜。由於在電漿鞘(plasma sheath)中的電漿離子可以不同方向移動，而不像來自離子束的摻質僅朝向基材，故電漿離子往往比離子束的離子具有更低的能量。因此，電漿摻雜具有較高的表面濃度，且摻質濃度隨著深度有較快的遞減，其代表對淺摻雜有較佳的深度控制。據此，在一些實施例中，電漿摻雜係用在較淺的厚度t31。
請重新參閱圖2，方法200繼續進行選擇性的操作250，進行熱製程。當佈植製程係在室溫或低於室溫(例如：約15℃至約30℃)下進行，熱製程有助於驅動矽離子至層間介電質內。在一些實施例中，佈植製程在約300℃的溫度下進行，熱製程仍可提供矽-矽鍵的優化。
圖3E係根據一或多個實施例之半導體結構300的剖視圖。進行熱製程336，以驅動矽原子更深入層間介電質318。再者，熱製程336有助於增加層間介電質318內的矽-矽鍵，使得層間介電質318的蝕刻速率較低。在一些實 施例中，熱製程336包含電漿處理、雷射退火或快速退火。在一些實施例中，熱製程336係在約150℃至約450℃的溫度範圍下進行。較高的溫度會減少半導體製程中的熱積存。在一些實施例中，基於操作溫度，熱製程336係進行約300秒至約600秒。
請重新參閱圖2，方法200繼續進行操作260，移除犠牲閘極結構。移除製程包含平坦化製程(例如化學機械平坦化)或蝕刻製程(例如濕式蝕刻)。在一些實施例中，移除氧化物層及犠牲閘極結構的多晶矽層。在一些實施例中，保留氧化物層。在一些實施例中，氧化物層包含二氧化矽。在一些實施例中，氧化物層係具有高介電常數(high-k)的材料，其介電常數係大於二氧化矽的介電常數，高介電常數材料可例如為HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2及/或其他合適材料。
圖3F係根據一或多個實施例之在操作260後的半導體結構300的剖視圖。在一些實施例中，多晶矽層及/或硬罩幕層係自犠牲閘極結構312a及犠牲閘極結構312b被選擇性地移除。選擇性的移除製程提供溝槽338在後續形成之導電閘極結構之中。在一些實施例中，藉由利用濕式蝕刻、乾式蝕刻或上述之組合移除犠牲閘極結構312a及犠牲閘極結構312b。在一些實施例中，濕式蝕刻製程包含暴露至含氫氧根的溶液(例如：氫氧化銨)、去離子水及/或其他合適的蝕刻溶液中。在一些實施例中，當犠牲閘極結構312a及犠牲閘極結構312b的氧化物層為二氧化矽時，在閘極電 極的移除之後，藉由使用緩衝氧化物蝕刻劑(buffered oxide etchant，BOE)自溝槽中移除氧化物層。在一些實施例中，移除製程使用的研磨液對層間介電質318的蝕刻速率係高於對犠牲閘極結構312a及犠牲閘極結構312b的蝕刻速率。然而，層間介電質318之一部分係被移除，且導致碟形凹陷330具有較深的深度d31’，其中深度d31’的範圍為約1nm至約12nm。相較於其他方法，移除較少的層間介電質318，因而導致較淺的深度d31’。高度h32係定義為碟形凹陷330之底部部分至基材310之頂表面的距離。由於減少的蝕刻速率，高度h32係大於高度h31。
請重新參閱圖2，方法200繼續進行操作270，形成導電閘極結構。在移除犠牲閘極結構之後，沉積導電材料，以填充層間介電質內的溝槽。當犠牲閘極結構的氧化物層被移除，在導電材料形成之前，沉積高k材料。
圖3G係根據一或多個實施例之半導體結構300的剖視圖。導電閘極結構340係形成在溝槽338內。導電閘極結構340的形成包含沉積製程，例如物理氣相沉積。在一些實施例中，導電閘極結構340包含多層結構。在一些實施例中，導電閘極結構包含界面層，界面層係用以在矽表面(即基材310之頂表面)及閘極絕緣層(例如高k值材料，如HfO2、HfSiO4、ZrO2或ZrSiO4)之間安排良好的界面，並抑制通道載子的遷移率下降。在一些實施例中，高k值材料之厚度為約5Å至約30Å。在一些例示中，較小的高k值材料導致在電晶體中大的洩漏電流。在一些例示中，較大的厚度 導致短通道效應。接著，導電材料係沉積在孔洞中，其中孔洞係由界面層及高k值材料所定義。在一些實施例中，導電材料為鎢。在一些實施例中，導電材料包含例如鈦、鎳或鉭的不同材料，並具有適用於p型電晶體或n型電晶體的功函數。
然後，犠牲介電材料342係形成在層間介電質318上並填充溝槽338。在一些實施例中，犠牲介電材料342填充至碟形凹陷330內及溝槽338內的空隙，且犠牲介電材料342係配置為在後續的平坦化製程中做為硬罩幕層。在一些實施例中，犠牲介電材料342係用以減少在後續平坦化製程中進一步凹陷的風險。
請重新參閱圖2，方法200繼續進行操作280，進行第二平坦化製程。進行第二平坦化製程以移除在導電閘極結構上的多餘犠牲介電材料。在一些實施例中，犠牲介電材料包含與填充材料相同的介電材料。在一些實施例中，犠牲介電材料包含與填充材料不同的介電材料。在一些實施例中，第二平坦化製程停止在碟形凹陷之底部部分。在一些實施例中，第二平坦化製程停止在多晶矽裁剪區域中的間隙壁之頂部部分。
圖3H係根據一或多個實施例之在操作270之後的半導體結構300的剖視圖。第二平坦化製程344係進行至碟形凹陷330(可見於圖3F)消失。在一些實施例中，第二平坦化製程344為化學機械平坦化。在一些實施例中，第二平坦化製程344係蝕刻製程，例如濕式蝕刻、乾式蝕刻或上述 之組合。在一些實施例中，當導電閘極結構340係實質填充於溝槽338內，第二平坦化製程344移除在碟形凹陷330上的所有犠牲介電材料342，直到使層間介電質318獲得平坦的頂表面。閘極高度h33係在第二平坦化製程344之後被定義。相較於其他方法，當層間介電質仍具有均勻平坦的頂表面，閘極高度h33係較高。本領域中具有通常知識者應理解的是，由於製程及/或製作，平坦的表面可在普通耐受下發生變化。在一些實施例中，閘極高度h33的範圍為約850Å至約1050Å。在一些例示中，較小的閘極高度h33減少電晶體之通道區域中的應力。
在一些實施例中，額外的操作係包含在方法200中，例如形成導電結構340係基於電晶體的導電型式而被分開。在一些實施例中，方法200可繼續包含額外的操作，例如接觸窗、內連接結構(例如線及介層窗、金屬層及層間介電質，其係提供電性連接至包含形成之金屬閘極的裝置)的形成以及鈍化層的沉積。在一些實施例中，變更方法200的操作順序。舉例而言，多晶矽自犠牲閘極結構312c的移除係在間隙壁314形成之前被進行。
藉由利用矽團簇氣體，較多的矽-矽鍵係產生在層間介電質內，特別是在層間介電質之上部分，以降低層間介電質的蝕刻速率。因此，層間介電質損耗減少，且閘極高度增加。由於矽團簇氣體在佈植製程中產生至少兩倍的矽離子，生產單位成本下降且每小時之晶片產出量增加。再者，較少的製程時間有助於防止顆粒對晶圓造成污染，藉以優化 產量。
本敘述的一態樣是關於一種半導體結構的製造方法。方法包含形成犠牲閘極結構、沉積介電材料以及利用矽團簇氣體佈植介電材料。矽團簇氣體具有二個或以上的矽原子。
在一些實施例中，上述佈植介電材料之操作包含形成矽原子的梯度濃度在介電材料內，其中相較於介電材料之下部分，介電材料之上部分具有較高的矽原子濃度。
在一些實施例中，上述佈植介電材料之操作包含利用氟取代的矽烷化合物。
在一些實施例中，上述半導體結構的製造方法更包含移除犠牲閘極結構、形成金屬閘極結構以及進行平坦化製程。碟形凹陷之深度的範圍實質為1奈米至12奈米。
在一些實施例中，上述佈植介電材料之操作包含範圍實質為1800電子伏特至2200電子伏特之能量，以及範圍實質為8E15 atoms/cm2至1.5E16 atoms/cm2之佈植量。
在一些實施例中，上述佈植介電材料之操作包含範圍實質為150℃至450℃之溫度。
在一些實施例中，上述佈植介電材料之操作包含佈植方向之角度相對於介電材料之頂表面係實質為45°至90°。
在一些實施例中，上述佈植介電材料之操作包含範圍實質為10℃至20℃之溫度。
在一些實施例中，上述半導體結構的製造方法更包含在範圍實質為150℃至450℃之溫度下，進行熱製程。
在一些實施例中，上述半導體結構的製造方法更包含沉積罩幕層在介電材料及犠牲閘極結構上、移除罩幕層之一部分，以藉由切割圖案定義開口、移除在開口內的介電材料之一部分及犠牲閘極結構、沉積填充層，以及進行另一平坦化製程，以暴露出犠牲閘極結構之頂表面。
本敘述的另一態樣是關於一種半導體裝置的製造方法。方法包含形成第一犠牲閘極結構在基材上、形成第二犠牲閘極結構在基材上、沉積層間介電質在基材上，並介於第一犠牲閘極結構及第二犠牲閘極結構之間、移除第二犠牲閘極結構及層間介電質之一部分，以形成開口、以第一介電材料填充開口、進行第一平坦化製程、進行氣體群離子束佈植製程，其中氣體群包含SixFy，x係等於或大於2，而y係等於或大於6，以及進行第二平坦化製程。
在一些實施例中，上述進行氣體群離子束佈植製程之操作包含範圍實質為1800電子伏特至2200電子伏特之能量，以及範圍實質為8E15 atom/cm2至1.5E16 atom/cm2之佈植量。
在一些實施例中，上述進行氣體群離子束佈植製程之操作包含範圍實質為150℃至450℃之溫度。
在一些實施例中，上述半導體裝置的製造方法更包含在範圍實質為150℃至450℃之溫度下退火所佈植之層間介電質，其中進行氣體群離子束佈植製程之操作包含範 圍實質為10℃至20℃之溫度。
在一些實施例中，上述退火佈植之層間介電質之操作包含範圍實質為5秒至60秒之時間週期。
在一些實施例中，上述進行氣體群離子束佈植製程之操作包含在層間介電質之上部分增加矽-矽鍵，且層間介電質之上部分具有範圍實質為25Å至75Å之厚度。
在一些實施例中，上述半導體裝置的製造方法更包含移除第一犠牲閘極結構、形成第一金屬閘極結構，以及沉積第二介電材料在第一金屬閘極結構上。
本敘述的再一態樣是關於一種半導體結構。半導體結構包含在基材上的閘極結構以及在基材上的層間介電質。該層間介電質之上部分的矽原子濃度係高於層間介電質之底部部分的矽原子濃度。
在一些實施例中，上述層間介電質之上部分具有範圍實質為5Å至50Å之厚度。
在一些實施例中，上述閘極結構之閘極高度實質為850Å至1050Å。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
200:方法
210:形成犠牲閘極結構在基材上之操作
220:沉積層間介電質之操作
230:進行第一平坦化製程，以暴露出犠牲閘極之操作
240:利用氟取代的矽烷化合物佈植層間介電質之操作
250:進行熱製程之操作
260:移除犠牲閘極結構之操作
270:形成導電閘極結構之操作
280:進行第二平坦化製程之操作

Claims (10)

  1. 一種半導體結構的製造方法，包含：形成一犠牲閘極結構；沉積一介電材料；以及利用一矽團簇(silicon cluster)氣體佈植該介電材料，其中該矽團簇氣體具有複數個矽原子，其中佈植該介電材料之操作包含佈植方向之角度相對於該介電材料之一頂表面係為45°至90°。
  2. 如請求項1所述之方法，其中佈植該介電材料之操作包含形成矽原子的梯度濃度在該介電材料內，其中相較於該介電材料之一下部分，該介電材料之一上部分具有較高的矽原子濃度。
  3. 如請求項1所述之方法，其中佈植該介電材料之操作包含利用氟取代的矽烷化合物。
  4. 如請求項1所述之方法，其中佈植該介電材料之操作包含範圍為1800電子伏特至2200電子伏特之能量，以及範圍為8E15 atoms/cm2至1.5E16 atoms/cm2之佈植量。
  5. 如請求項1所述之方法，其中佈植該介電材料包含使用不同的種類的該矽團簇氣體。
  6. 一種半導體的製造方法，包含：形成一第一犠牲閘極結構在一基材上；形成一第二犠牲閘極結構在該基材上；沉積一層間介電質在該基材上，並介於該第一犠牲閘極結構及該第二犠牲閘極結構之間；移除該第二犠牲閘極結構及該層間介電質之一部分，以形成一開口；以一第一介電材料填充該開口；進行一第一平坦化製程；進行一氣體群離子束佈植製程，其中該氣體群離子束佈植製程所使用之氣體群包含SixFy，x係等於或大於2，而y係等於或大於6；以及進行一第二平坦化製程。
  7. 如請求項6所述之方法，更包含在範圍為150℃至450℃之溫度下退火所佈植之該層間介電質，其中進行該氣體群離子束佈植製程之操作包含範圍為10℃至20℃之溫度。
  8. 如請求項7所述之方法，其中退火所佈植之該層間介電質之操作包含範圍為5秒至60秒之時間週期。
  9. 如請求項6所述之方法，其中進行該氣體群離子束佈植製程之操作包含在該層間介電質之一上部分 增加矽-矽鍵，且該層間介電質之該上部分具有範圍為25Å至75Å之厚度。
  10. 一種半導體結構，包含：一閘極結構，設置於一基材上，其中該閘極結構包含一閘極電極；以及一層間介電質在該基材上，其中相較於該層間介電質之一下部分，該層間介電質之一上部分具有較高的矽原子濃度，且該上部分對該下部分的矽原子濃度比例大於或等於1000：1。
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